JP4517413B2

JP4517413B2 - 半導体装置

Info

Publication number: JP4517413B2
Application number: JP00632199A
Authority: JP
Inventors: 荘一郎田中; 健治千島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-13
Filing date: 1999-01-13
Publication date: 2010-08-04
Anticipated expiration: 2019-01-13
Also published as: JP2000208710A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に互いに同特性で同サイズを有する一対のトランジスタを対称配置により設けた半導体装置に関する。
【０００２】
【従来の技術】
従来より、アナログ回路を構成する半導体装置として、例えばミラー回路等を構成するための同特性の一対のトランジスタ（ペアトランジスタ）を半導体基板上に対称配置により設けたものが知られている。
このような素子では、ペアを構成する各トランジスタが同一特性で動作することが必要である。特にアナログ回路においては、各トランジスタの特性が絶対値において一致していなければならず、各トランジスタの特性を厳格に一致させる必要がある。
【０００３】
図３は、半導体基板状におけるペアトランジスタの配置例を示す部分平面図である。
図示のように、ペアを構成する２つの電界効果トランジスタ２Ａ、２Ｂは、共通ソース２Ｃを介して互いに隣接して配置され、各電界効果トランジスタ２Ａ、２Ｂの外側に互いに対称形状のドレイン２Ｄ、２Ｅを有している。
また同様に、別のペアを構成する２つの電界効果トランジスタ４Ａ、４Ｂは、共通ソース４Ｃを介して互いに隣接して配置され、各電界効果トランジスタ４Ａ、４Ｂの外側に互いに対称形状のドレイン４Ｄ、４Ｅを有している。
また、各ペアトランジスタ２Ａ、２Ｂ、４Ａ、４Ｂの周囲には、他の電界効果トランジスタ６Ａ、６Ｂ、６Ｃやその他の素子が配置されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のようなペアトランジスタが搭載される半導体基板上では、様々な素子が密集して配置されているため、ペアトランジスタ周辺の素子配置パターンの粗密差やプロセスのばらつき等により、ペアトランジスタの特性に悪影響が及び、適正な対称特性が得られず、不良と成る場合があった。
また、特に１ＰＣ（Pellet Check）モニタによって個別にチェックしていないような大面積のトランジスタでは、プロセスのばらつきの影響を同一チップ内の隣接素子でも受け易く、そのモニタ及び制御が困難であった。
【０００５】
図４は、半導体ウェーハ内の各部におけるトランジスタの特性差の実測例を示す説明図である。
図４（Ｂ）に示すように、半導体ウェーハの面内に縦に１〜９、横に１１〜１９の位置をとり、図４（Ａ）に示すように、各面内位置における１ＰＣトランジスタと大面積トランジスタのＮＭＶｔｈ（ｎ型トランジスタの閾値電圧）の値を測定した。
１ＰＣトランジスタは、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝０．５μｍであり、各測定値を四角い点で示している。これに対し、大面積（Long Channel）トランジスタは、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μｍであり、各測定値を丸い点で示している。
【０００６】
図示のように、大面積トランジスタのＮＭＶｔｈは、半導体ウェーハの縦方向に上部と下部で低めにばらつく傾向がある。通常、ＮＭＶｔｈのチャネル長依存は、Ｌ＝０．５μｍ→６．０μｍで、△Ｖｔｈ〜０．１Ｖｔｈであることから、半導体ウェーハの上部と下部が異常と考えられる。
半導体ウェーハの上部と下部でＶｔｈ異常部が発生するパラメータは把握されていないが、大面積トランジスタでは、微妙なパラメータでＶｔｈが０．１Ｖレベルシフトすることが示唆される。
【０００７】
そこで本発明の目的は、ペアトランジスタの特性を一致させることができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は前記目的を達成するため、半導体基板上に配置され、チャネル長方向に対称形状であって、互いに同特性で同サイズを有する一対のトランジスタと、前記半導体基板上における前記一対のトランジスタの周辺部に前記一対のトランジスタに対して対称形状に配置され、前記一対のトランジスタの周辺部における素子パターン配置を対称形状にするダミーパターンとを有する。本発明の半導体装置では、ペアを構成する各トランジスタの周辺部における素子パターン配置を対称形状としたことから、各トランジスタの周辺における素子配列パターンの粗密差等による影響を排除し、各トランジスタの特性を同一に保持することができる。
【０００９】
【発明の実施の形態】
以下、本発明による半導体装置の実施の形態について説明する。
図１は、本発明による半導体装置の第１の例を示す平面図である。
本例の半導体装置は、半導体基板１０上に互いに同特性で同サイズを有する一対の電界効果トランジスタ２０Ａ、２０Ｂをチャネル長方向に対称形状で配置し、アナログ素子となるペアトランジスタを構成したものである。
各電界効果トランジスタ２０Ａ、２０Ｂは、大面積トランジスタであり、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μｍを有する。
【００１０】
そして、各電界効果トランジスタ２０Ａ、２０Ｂは、共通ソース２０Ｃを介して互いに隣接して配置され、各電界効果トランジスタ２０Ａ、２０Ｂのチャネル長方向の外側に、互いに対称形状のドレイン２０Ｄ、２０Ｅを有している。
また、各電界効果トランジスタ２０Ａ、２０Ｂの本体部は、例えばポリシリコン膜やシリコン酸化膜等の積層構造によって形成されており、その上部にゲート２０Ｆ、２０Ｇが設けられている。
【００１１】
また、各電界効果トランジスタ２０Ａ、２０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部には、互いに対称形状のダミーパターンとしてのダミー導電層２２Ａ、２２Ｂが設けられている。
各ダミー導電層２２Ａ、２２Ｂは、ポリシリコン膜等によって形成されており、各ドレイン２０Ｄ、２０Ｅと平行に形成されている。
本例の半導体装置では、共通ソース２０Ｃを介して互いに隣接配置される各電界効果トランジスタ２０Ａ、２０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部に互いに対称形状のダミー導電層２２Ａ、２２Ｂを設けたことから、各電界効果トランジスタ２０Ａ、２０Ｂの周辺における素子配列パターンの粗密差等による影響を排除し、各電界効果トランジスタ２０Ａ、２０Ｂの特性を同一に保持することができる。
【００１２】
この結果、ＬＤＤ．ＥＴ（Lightly Doped Drain.Etching ）、ＬＤＤ．ＩＩ（ＬＤＤ.Ion Implantation ）、Ｓ／Ｄ．Ｏｘ（Source／Drain.Oxidtion）、Ｓ／Ｄ．ＩＩ、オートドープ等のパターン粗密差による影響を同等にすることができる。
したがって、各電界効果トランジスタ２０Ａ、２０Ｂの特性を同等とすることができ、アナログ素子を構成するペアトランジスタとしての良好な機能を得ることができる。
【００１３】
なお、図１に示す例では、各電界効果トランジスタ２０Ａ、２０Ｂのチャネル長方向に対称形状でダミー導電層２２Ａ、２２Ｂを設けたが、各電界効果トランジスタ２０Ａ、２０Ｂを包囲する状態、すなわち、チャネル長方向及びチャネル幅方向に対称形状でダミー導電層を設けてもよい。
また、図１に示す例では、ダミーパターンとしてポリシリコン膜等による導電層２２Ａ、２２Ｂを設けたが、このようなダミーパターンとしては、導電層の代わりに、例えば酸化シリコン膜等による絶縁層を用いてもよい。
また、図１に示す例では、各電界効果トランジスタ２０Ａ、２０Ｂが共通ソース２０Ｃを有する構成について説明したが、個別にソースを有するものであってもよい。
また、図１に示す例では、電界効果トランジスタによってペアトランジスタを構成したが、他のトランジスタを用いたものであってもよい。
【００１４】
図２は、本発明による半導体装置の第２の例を示す平面図である。
本例の半導体装置は、半導体基板１２上に互いに同特性で同サイズを有する一対の電界効果トランジスタ３０Ａ、３０Ｂをチャネル長方向に対称形状で配置し、アナログ素子となるペアトランジスタを構成したものである。
各電界効果トランジスタ３０Ａ、３０Ｂは、大面積トランジスタであり、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μｍを有する。
【００１５】
そして、各電界効果トランジスタ３０Ａ、３０Ｂは、共通ソース３０Ｃを介して互いに隣接して配置され、各電界効果トランジスタ３０Ａ、３０Ｂのチャネル長方向の外側に、互いに対称形状のドレイン３０Ｄ、３０Ｅを有している。
また、各電界効果トランジスタ３０Ａ、３０Ｂの本体部は、例えばポリシリコン膜やシリコン酸化膜等の積層構造によって形成されており、その上部にゲート３０Ｆ、３０Ｇが設けられている。
【００１６】
そして本例においては、各電界効果トランジスタ３０Ａ、３０Ｂの周辺部に所定以上の大きさを有するスペース３２を設け、その外側に他の素子３４Ａ、３４Ｂ、３４Ｃ等を設けたものである。
スペース３２は、各電界効果トランジスタ３０Ａ、３０Ｂの全周辺部にわたってほぼ均一の幅（例えば１０μｍ）を有している。
本例の半導体装置では、共通ソース３０Ｃを介して互いに隣接配置される各電界効果トランジスタ３０Ａ、３０Ｂの周囲に所定以上の大きさを有するスペース３２を設けたことから、各電界効果トランジスタ３０Ａ、３０Ｂの周辺における素子配列パターンの粗密差等による影響を排除し、各電界効果トランジスタ３０Ａ、３０Ｂの特性を同一に保持することができる。
【００１７】
この結果、ＬＤＤ．ＥＴ、ＬＤＤ．ＩＩ、Ｓ／Ｄ．Ｏｘ、Ｓ／Ｄ．ＩＩ、オートドープ等のパターン粗密差による影響を同等にすることができる。
したがって、各電界効果トランジスタ３０Ａ、３０Ｂの特性を同等とすることができ、アナログ素子を構成するペアトランジスタとしての良好な機能を得ることができる。
【００１８】
なお、図２に示す例では、各電界効果トランジスタ２０Ａ、２０Ｂが共通ソース２０Ｃを有する構成について説明したが、個別にソースを有するものであってもよい。
また、図２に示す例では、電界効果トランジスタによってペアトランジスタを構成したが、他のトランジスタを用いたものであってもよい。
【００１９】
【発明の効果】
以上説明したように本発明の半導体装置では、半導体基板上に互いに同特性で同サイズを有する一対のトランジスタをチャネル長方向に対称形状で配置した半導体装置において、前記各トランジスタの周辺部における素子パターン配置を対称形状とした。
したがって本発明によれば、ペアを構成する各トランジスタの周辺部における素子パターン配置を対称形状としたことから、各トランジスタの周辺における素子配列パターンの粗密差等による影響を排除し、各トランジスタの特性を同一に保持することができ、例えばアナログ素子を構成するペアトランジスタとしての良好な機能を得ることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態を示す平面図である。
【図２】本発明による半導体装置の第２の実施の形態を示す平面図である。
【図３】半導体装置における素子配列の一例を示す平面図である。
【図４】半導体ウェーハ内の各部におけるトランジスタの特性差の実測例を示す説明図である。
【符号の説明】
１０、１２……半導体基板、２０Ａ、２０Ｂ、３０Ａ、３０Ｂ……電界効果トランジスタ、２０Ｃ、３０Ｃ……共通ソース、２０Ｄ、２０Ｅ、３０Ｄ、３０Ｅ……ドレイン、２０Ｆ、２０Ｇ、３０Ｆ、３０Ｇ……ゲート、２２Ａ、２２Ｂ……ダミー導電層、３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ……スペース、３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ……周辺素子。

Claims

半導体基板上に配置され、チャネル長方向に対称形状であって、互いに同特性で同サイズを有する一対のトランジスタと、
前記半導体基板上における前記一対のトランジスタの周辺部に前記一対のトランジスタに対して対称形状に配置され、前記一対のトランジスタの周辺部における素子パターン配置を対称形状にするダミーパターンと
を有する
半導体装置。
前記ダミーパターンは、前記各トランジスタを包囲する状態で形成されている請求項１記載の半導体装置。
前記ダミーパターンは、前記各トランジスタのチャネル長方向の外側近傍部に互いに対称形状で形成されている請求項１記載の半導体装置。
前記各トランジスタは、共通ソースを介して互いに隣接して配置されるとともに、前記各トランジスタの外側に互いに対称形状のドレインを有していることを特徴とする請求項１記載の半導体装置。
前記ダミーパターンは、前記各ドレインの外側近傍部に各ドレインと平行に形成されていることを特徴とする請求項４記載の半導体装置。
前記ダミーパターンは、導電層より形成されることを特徴とする請求項１記載の半導体装置。
前記導電層は、ポリシリコン素子より形成されることを特徴とする請求項６記載の半導体装置。
前記ダミーパターンは、絶縁層より形成されることを特徴とする請求項１記載の半導体装置。
前記絶縁層は、酸化シリコン素子より形成されることを特徴とする請求項８記載の半導体装置。
前記各トランジスタにより、アナログ素子を構成することを特徴とする請求項１記載の半導体装置。