JPH079919B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH079919B2 JPH079919B2 JP20940785A JP20940785A JPH079919B2 JP H079919 B2 JPH079919 B2 JP H079919B2 JP 20940785 A JP20940785 A JP 20940785A JP 20940785 A JP20940785 A JP 20940785A JP H079919 B2 JPH079919 B2 JP H079919B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L2924/1301—Thyristor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、大電力用として用いられる圧接構造方式の
半導体装置に関するものである。
半導体装置に関するものである。
一般に、大電流を制御することの要求される大電力用の
半導体装置においては、大電流通電時の熱疲労等の問題
から電極取り出し方法としては、半田付やワイヤボンデ
ィング方式は用いられず、圧接構造方式が用いられる。
半導体装置においては、大電流通電時の熱疲労等の問題
から電極取り出し方法としては、半田付やワイヤボンデ
ィング方式は用いられず、圧接構造方式が用いられる。
第４図は圧接構造方式の従来のサイリスタの断面図で、
１はｎ形ベース層、２はｐ形ベース層、３はｎ形エミッ
タ層、４はｐ形エミッタ層、５は陽電極、６は陰電極、
７はゲート電極を示し、陽電極５は圧接時の機械的補強
の面から通常、モリブデン板やタングステン板等のシリ
コンと熱膨張率の近い金属で、半導体チップと接着層を
介して合金化が行われている。８は前記陰電極６に装着
されモリブデン板またはタングステン板等からなる電極
接続板、9,10はそれぞれパッケージに連結された陽電極
側および陰電極側の電極ブロックで、一般に矢印に示す
方向に圧接されている。また11はポリイミドワニス，シ
リコンゴム等の有機物質等からなる表面被覆材、J1，J2
はそれぞれ主耐圧を制御する接合である。
１はｎ形ベース層、２はｐ形ベース層、３はｎ形エミッ
タ層、４はｐ形エミッタ層、５は陽電極、６は陰電極、
７はゲート電極を示し、陽電極５は圧接時の機械的補強
の面から通常、モリブデン板やタングステン板等のシリ
コンと熱膨張率の近い金属で、半導体チップと接着層を
介して合金化が行われている。８は前記陰電極６に装着
されモリブデン板またはタングステン板等からなる電極
接続板、9,10はそれぞれパッケージに連結された陽電極
側および陰電極側の電極ブロックで、一般に矢印に示す
方向に圧接されている。また11はポリイミドワニス，シ
リコンゴム等の有機物質等からなる表面被覆材、J1，J2
はそれぞれ主耐圧を制御する接合である。
通常の圧接構造方式の半導体装置では、これらの接合
J1,J2の終端が側面に結ぶメサ構造が用いられている。
圧接構造方式の半導体装置でメサ構造が用いられる理由
としては、陽電極５を形成するための合金化時に、プレ
ーナ構造の場合にはプレーナ接合を被覆する絶縁膜が汚
染されて素子の耐圧特性が劣化することがあるか、メサ
構造では合金後に接合の表面処理が可能なとがあげられ
る。
J1,J2の終端が側面に結ぶメサ構造が用いられている。
圧接構造方式の半導体装置でメサ構造が用いられる理由
としては、陽電極５を形成するための合金化時に、プレ
ーナ構造の場合にはプレーナ接合を被覆する絶縁膜が汚
染されて素子の耐圧特性が劣化することがあるか、メサ
構造では合金後に接合の表面処理が可能なとがあげられ
る。
上記のような従来の圧接構造方式の半導体装置において
は、プレーナ構造の半導体チップの場合、陽電極の合金
化の際にプレーナ接合を被覆する絶縁膜の汚染により耐
圧特性が劣化し、またメサ構造の半導体チップの場合、
ポリイミドワニス，シリコンゴム等の有機物質が表面被
覆材11として用いられるため、素子の品質が安定し難
く、さらにはモリブデン板やタングステン板の電極接続
板が取付けられた状態で表面処理を実施するため、工程
が複雑になるとともに、作業性が非常に悪くなるという
問題点があつた。
は、プレーナ構造の半導体チップの場合、陽電極の合金
化の際にプレーナ接合を被覆する絶縁膜の汚染により耐
圧特性が劣化し、またメサ構造の半導体チップの場合、
ポリイミドワニス，シリコンゴム等の有機物質が表面被
覆材11として用いられるため、素子の品質が安定し難
く、さらにはモリブデン板やタングステン板の電極接続
板が取付けられた状態で表面処理を実施するため、工程
が複雑になるとともに、作業性が非常に悪くなるという
問題点があつた。
この発明は、かかる問題点を解決するためになされたも
ので、素子の品質を安定させることができ、かつ製造工
程が簡単で作業性のよい圧接構造方式の半導体装置を得
ることを目的とする。
ので、素子の品質を安定させることができ、かつ製造工
程が簡単で作業性のよい圧接構造方式の半導体装置を得
ることを目的とする。
この発明に係る半導体装置は、プレーナ構造の半導体チ
ップの陽電極と陽電極側の電極ブロック間に陽電極と別
体に分離された陽電極補強板を介在させ、陰電極側の電
極ブロックと陽電極側の電極ブロックとで押圧し、陽電
極補強板を半導体チップに圧接させたものである。
ップの陽電極と陽電極側の電極ブロック間に陽電極と別
体に分離された陽電極補強板を介在させ、陰電極側の電
極ブロックと陽電極側の電極ブロックとで押圧し、陽電
極補強板を半導体チップに圧接させたものである。
この発明においては、高温熱処理による半導体チップの
陽電極の合金化が不要となり、パッシベーション処理に
よるウエハ表面の酸化膜が金属で汚染されることがな
く、耐圧特性の劣化を防止できる。
陽電極の合金化が不要となり、パッシベーション処理に
よるウエハ表面の酸化膜が金属で汚染されることがな
く、耐圧特性の劣化を防止できる。
第１図はこの発明の半導体装置の一実施例を示すゲート
ターンオフサイリスタ（以下GTOという）の断面図で、2
1はｎ形ベース層、22はｐ形ベース層、23はｎ形エミッ
タ層、24はｐ形エミッタ層、25はガードリング領域、2
6,27,28はそれぞれA1等の金属からなる陽電極，ゲート
電極，陰電極であり、これらでプレーナ構造の半導体チ
ップ20が構成されている。29,30はそれぞれ陽電極側お
よび陰電極側の電極ブロック、31は前記陰電極28上に載
置したモリブデンまたはタングステン等からなる電極接
続板、32は前記陽電極26と陽電極側の電極ブロック29間
に介在させたモリブデンまたはタングステン等からなる
陽電極補強板である。
ターンオフサイリスタ（以下GTOという）の断面図で、2
1はｎ形ベース層、22はｐ形ベース層、23はｎ形エミッ
タ層、24はｐ形エミッタ層、25はガードリング領域、2
6,27,28はそれぞれA1等の金属からなる陽電極，ゲート
電極，陰電極であり、これらでプレーナ構造の半導体チ
ップ20が構成されている。29,30はそれぞれ陽電極側お
よび陰電極側の電極ブロック、31は前記陰電極28上に載
置したモリブデンまたはタングステン等からなる電極接
続板、32は前記陽電極26と陽電極側の電極ブロック29間
に介在させたモリブデンまたはタングステン等からなる
陽電極補強板である。
このGTOでは、陽電極26と陽電極側の電極ブロック29間
に陽電極補強板32を介在させることにより、圧接時の機
械的ストレスを緩衝することができ、従来のように陽電
極の合金化を行う必要がなくなる。特に、半導体チップ
20をプレーナ構造とすることができることにより、ウエ
ハ状態でのパッシベーションを行うことが可能となり、
従来のメサ構造の半導体装置のように陽電極の合金化後
に有機物質を用いて接合部の表面処理を行う必要がなく
なる。このため、素子の品質の安定化が図れるうえ作業
が容易となり、１枚のウエハから多数のエレメントを切
り出すマルチチップ構造の場合には特に作業が容易とな
る。
に陽電極補強板32を介在させることにより、圧接時の機
械的ストレスを緩衝することができ、従来のように陽電
極の合金化を行う必要がなくなる。特に、半導体チップ
20をプレーナ構造とすることができることにより、ウエ
ハ状態でのパッシベーションを行うことが可能となり、
従来のメサ構造の半導体装置のように陽電極の合金化後
に有機物質を用いて接合部の表面処理を行う必要がなく
なる。このため、素子の品質の安定化が図れるうえ作業
が容易となり、１枚のウエハから多数のエレメントを切
り出すマルチチップ構造の場合には特に作業が容易とな
る。
なお、このGTOは、ガードリング領域25を設けて接合の
屈曲部Ａにおける電界集中を緩和し、プレーナ構造でメ
サ構造に近い耐圧を得ている。
屈曲部Ａにおける電界集中を緩和し、プレーナ構造でメ
サ構造に近い耐圧を得ている。
またｐ形エミッタ層24とｎ形ベース層21とを陽電極26に
よつて短絡したアノード−エミッタ短絡構造とすること
により、ｎ形ベース層21内の蓄積キャリアを消滅しやす
くし、動作の高速化を図っている。
よつて短絡したアノード−エミッタ短絡構造とすること
により、ｎ形ベース層21内の蓄積キャリアを消滅しやす
くし、動作の高速化を図っている。
第２図は順方向耐圧の向上以外に逆方向耐圧の向上を図
ったこの発明の半導体装置の実施例を示す断面図で、こ
の実施例ではガードリング領域25をアノード側のｐ形エ
ミッタ層24の両側に隣接するｎ形ベース層21内に設けた
構造としている。
ったこの発明の半導体装置の実施例を示す断面図で、こ
の実施例ではガードリング領域25をアノード側のｐ形エ
ミッタ層24の両側に隣接するｎ形ベース層21内に設けた
構造としている。
また第３図も順方向耐圧の向上以外に逆方向耐圧の向上
を図ったこの発明の半導体装置のさらに他の実施例を示
す断面図で、この実施例では上記第２図に示した実施例
のようにアノード側にガードリング領域25を設けるかわ
りに、ｐ形エミッタ層24の両側をカソード側の表面へ伸
ばした構造としている。
を図ったこの発明の半導体装置のさらに他の実施例を示
す断面図で、この実施例では上記第２図に示した実施例
のようにアノード側にガードリング領域25を設けるかわ
りに、ｐ形エミッタ層24の両側をカソード側の表面へ伸
ばした構造としている。
なお、上記各実施例でGTOを用いて説明したが、この発
明はこれに限定されるものでなく、通常のサイリスタ，
トランジスタあるいはダイオード等に応用してもよい。
明はこれに限定されるものでなく、通常のサイリスタ，
トランジスタあるいはダイオード等に応用してもよい。
この発明は以上説明したとおり、プレーナ構造の半導体
チップの陽電極と陰電極の電極ブロック間に、陽電極と
別体に分離された陽電極補強板を介在させ、陰電極側の
電極ブロックと陽電極側の電極ブロックとで押圧し、陽
電極補強板を半導体チップに圧接させたので、高温熱処
理による陽電極の合金化が不要となり、パッシベーショ
ン処理によるウエハ表面の酸化膜が汚染されることがな
く耐圧特性の劣化を防止でき、またメサ構造の半導体チ
ップのように有機物質を用いて接合部の表面処理を行う
必要がないので、素子の安定化が図れるうえ、製造工程
が簡単で作業性がよくなるという効果がある。
チップの陽電極と陰電極の電極ブロック間に、陽電極と
別体に分離された陽電極補強板を介在させ、陰電極側の
電極ブロックと陽電極側の電極ブロックとで押圧し、陽
電極補強板を半導体チップに圧接させたので、高温熱処
理による陽電極の合金化が不要となり、パッシベーショ
ン処理によるウエハ表面の酸化膜が汚染されることがな
く耐圧特性の劣化を防止でき、またメサ構造の半導体チ
ップのように有機物質を用いて接合部の表面処理を行う
必要がないので、素子の安定化が図れるうえ、製造工程
が簡単で作業性がよくなるという効果がある。
第１図はこの発明の半導体装置の一実施例であるGTOの
断面図、第２図はこの発明の半導体装置の他の実施例を
示す断面図、第３図はこの発明の半導体装置のさらに他
の実施例を示す断面図、第４図は圧接構造方式の従来の
サイリスタの断面図である。 図において、20はプレーナ構造の半導体チップ、26は陽
電極、28は陰電極、29は陽電極側の電極ブロック、30は
陰電極側の電極ブロック、32は陽電極補強板である。 なお、各図中の同一符号は同一または相当部分を示す。
断面図、第２図はこの発明の半導体装置の他の実施例を
示す断面図、第３図はこの発明の半導体装置のさらに他
の実施例を示す断面図、第４図は圧接構造方式の従来の
サイリスタの断面図である。 図において、20はプレーナ構造の半導体チップ、26は陽
電極、28は陰電極、29は陽電極側の電極ブロック、30は
陰電極側の電極ブロック、32は陽電極補強板である。 なお、各図中の同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−153767（ＪＰ，Ａ) 特開 昭57−78178（ＪＰ，Ａ) 特開 昭59−218774（ＪＰ，Ａ) 特開 昭58−101433（ＪＰ，Ａ) 特開 昭56−124238（ＪＰ，Ａ) 特開 昭57−181131（ＪＰ，Ａ) 特開 昭58−176954（ＪＰ，Ａ) 特開 昭55−121654（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１及び第２の主面を有し、それぞれの主
面上に陽電極及び陰電極が配設された、プレーナ構造の
半導体チップと、 上記陽電極と分離された別体であって、上記陽電極と接
触して配設された陽電極補強板と、 この陽電極補強板を介して上記陽電極と対向し、また陰
電極と対向してそれぞれの側に配設されるとともにそれ
ぞれの側から押圧し上記陽電極補強板を上記半導体チッ
プに圧接する電極ブロックと、 を備えた半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940785A JPH079919B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
| PCT/JP1986/000145 WO1987001866A1 (en) | 1985-09-20 | 1986-03-27 | Semiconductor device |
| EP86902027A EP0238665A1 (en) | 1985-09-20 | 1986-03-27 | Semiconductor device |
| IT2165586A IT1213490B (it) | 1985-09-20 | 1986-09-09 | Dispositivo a semiconduttori avente una struttura di contatti apressione per l'impiego in applicazioni di alta potenza. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940785A JPH079919B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269522A JPS6269522A (ja) | 1987-03-30 |
| JPH079919B2 true JPH079919B2 (ja) | 1995-02-01 |
Family
ID=16572372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20940785A Expired - Lifetime JPH079919B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0238665A1 (ja) |
| JP (1) | JPH079919B2 (ja) |
| IT (1) | IT1213490B (ja) |
| WO (1) | WO1987001866A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040051A (en) * | 1988-12-05 | 1991-08-13 | Sundstrand Corporation | Hydrostatic clamp and method for compression type power semiconductors |
| EP0380799B1 (de) * | 1989-02-02 | 1993-10-06 | Asea Brown Boveri Ag | Druckkontaktiertes Halbleiterbauelement |
| US5210601A (en) * | 1989-10-31 | 1993-05-11 | Kabushiki Kaisha Toshiba | Compression contacted semiconductor device and method for making of the same |
| JPH0744264B2 (ja) * | 1989-10-31 | 1995-05-15 | 株式会社東芝 | 圧接型半導体装置 |
Family Cites Families (5)
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