JP3207559B2 - Ｍｏｓ駆動型半導体装置 - Google Patents
Ｍｏｓ駆動型半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000012535 impurity Substances 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 4
- 229920005989 resin Polymers 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 19
- 230000000903 blocking effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧を有するＭＯＳ
駆動型半導体装置に関する。
駆動型半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＯＳ駆動型半導体装置、例えば
ＩＧＢＴは、図７又は図８に示すような素子構造を有し
ている。図７及び図８において、１１は、Ｎ- 型ベ−ス
層、１２は、Ｐ型ベ−ス層、１３は、Ｎ型エミッタ層、
１４は、Ｐ型エミッタ層、１５は、カソ−ド電極、１６
は、アノ−ド電極、１７は、ゲ−ト電極、１８は、バッ
ファ層である。
ＩＧＢＴは、図７又は図８に示すような素子構造を有し
ている。図７及び図８において、１１は、Ｎ- 型ベ−ス
層、１２は、Ｐ型ベ−ス層、１３は、Ｎ型エミッタ層、
１４は、Ｐ型エミッタ層、１５は、カソ−ド電極、１６
は、アノ−ド電極、１７は、ゲ−ト電極、１８は、バッ
ファ層である。
【０００３】上記ＭＯＳ駆動型半導体装置では、当該半
導体素子が形成されるチップの終端部（縁部）には、一
般に、複数の拡散層１９、…から構成される多重のガ−
ドリング（プレ−ナ構造）が採用されている。これによ
り、当該半導体装置の耐圧を向上させている。
導体素子が形成されるチップの終端部（縁部）には、一
般に、複数の拡散層１９、…から構成される多重のガ−
ドリング（プレ−ナ構造）が採用されている。これによ
り、当該半導体装置の耐圧を向上させている。
【０００４】しかし、上述のような多重のガ−ドリング
からなるプレ−ナ構造を採用すると、第一に、チップの
終端部において複数の拡散層１９、…（電流が流れない
領域）が大きな面積を占め、チップ上における有効面積
が減少する、という欠点がある。また、第二に、当該プ
レ−ナ構造においても、理論上得ることができる耐圧の
約８割しか耐圧を得ることができない、という欠点があ
る。
からなるプレ−ナ構造を採用すると、第一に、チップの
終端部において複数の拡散層１９、…（電流が流れない
領域）が大きな面積を占め、チップ上における有効面積
が減少する、という欠点がある。また、第二に、当該プ
レ−ナ構造においても、理論上得ることができる耐圧の
約８割しか耐圧を得ることができない、という欠点があ
る。
【０００５】
【発明が解決しようとする課題】このように、従来は、
チップの終端部において、多重のガ−ドリングからなる
プレ−ナ構造を採用しているが、かかる構造では、チッ
プ上における有効面積が減少したり、理論値よりも低い
耐圧しか得られない、という欠点がある。
チップの終端部において、多重のガ−ドリングからなる
プレ−ナ構造を採用しているが、かかる構造では、チッ
プ上における有効面積が減少したり、理論値よりも低い
耐圧しか得られない、という欠点がある。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、チップ上における有効面積を増や
し、理論値に近い電圧阻止能力を有するＭＯＳ駆動型半
導体装置を提供することである。
もので、その目的は、チップ上における有効面積を増や
し、理論値に近い電圧阻止能力を有するＭＯＳ駆動型半
導体装置を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＭＯＳ駆動型半導体装置は、第１導電型の
第１の層と、前記第１の層上に形成される第２導電型の
第２の層と、前記第２の層の表面領域に形成される第１
導電型の複数の第３の層と、前記第３の層の表面領域に
形成される第２導電型の第４の層と、前記第１の層に接
続される第１の電極と、前記第３及び第４の層に接続さ
れる第２の電極と、前記第３の層に跨がるように形成さ
れる第３の電極と、前記第２の層の終端部の表面領域に
一つのみ形成され、前記第２の電極に接続されることに
より前記第３の層の電位と同電位に保たれる第１導電型
の第５の層とを備える。
め、本発明のＭＯＳ駆動型半導体装置は、第１導電型の
第１の層と、前記第１の層上に形成される第２導電型の
第２の層と、前記第２の層の表面領域に形成される第１
導電型の複数の第３の層と、前記第３の層の表面領域に
形成される第２導電型の第４の層と、前記第１の層に接
続される第１の電極と、前記第３及び第４の層に接続さ
れる第２の電極と、前記第３の層に跨がるように形成さ
れる第３の電極と、前記第２の層の終端部の表面領域に
一つのみ形成され、前記第２の電極に接続されることに
より前記第３の層の電位と同電位に保たれる第１導電型
の第５の層とを備える。
【０００８】また、前記第５の層の厚さは、前記第３の
層の厚さよりも大きくなっている。前記第３の層の直下
における第１の層の厚さは、前記第５の層の直下におけ
る第１の層の厚さよりも大きくなっており、前記第２の
層の厚さがほぼ均一である。
層の厚さよりも大きくなっている。前記第３の層の直下
における第１の層の厚さは、前記第５の層の直下におけ
る第１の層の厚さよりも大きくなっており、前記第２の
層の厚さがほぼ均一である。
【０００９】また、前記第５の層の直下における第１の
層の導電型を第２導電型に変え、かつ、当該第２導電型
の第１の層の不純物濃度を前記第２の層の不純物濃度よ
りも高くしている。また、前記第１の層と前記第２の層
との間にバッファ層を設けたものである。前記第２の層
の終端部は、斜めに切り落とされており、かつ、当該終
端部は、樹脂によって保護されている。
層の導電型を第２導電型に変え、かつ、当該第２導電型
の第１の層の不純物濃度を前記第２の層の不純物濃度よ
りも高くしている。また、前記第１の層と前記第２の層
との間にバッファ層を設けたものである。前記第２の層
の終端部は、斜めに切り落とされており、かつ、当該終
端部は、樹脂によって保護されている。
【００１０】
【作用】上記構成によれば、第２の層の終端部には、第
３の層と同電位の一つの第５の層が形成され、かつ、い
わゆるメサ構造を採用している。また、通電領域におけ
る第１の層の深さも大きくしている。これにより、素子
特性を劣化させることなく、チップ上における有効面積
を増やすことができ、理論値に近い電圧素子能力を有す
るＭＯＳ駆動型半導体装置を提供できる。さらに、当該
ＭＯＳ駆動型半導体装置とダイオ−ドとをモノリシック
に形成することもでき、当該半導体装置を利用した応用
装置全体の小型化に貢献できる。
３の層と同電位の一つの第５の層が形成され、かつ、い
わゆるメサ構造を採用している。また、通電領域におけ
る第１の層の深さも大きくしている。これにより、素子
特性を劣化させることなく、チップ上における有効面積
を増やすことができ、理論値に近い電圧素子能力を有す
るＭＯＳ駆動型半導体装置を提供できる。さらに、当該
ＭＯＳ駆動型半導体装置とダイオ−ドとをモノリシック
に形成することもでき、当該半導体装置を利用した応用
装置全体の小型化に貢献できる。
【００１１】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の第１の実
施例に係わるＭＯＳ駆動型半導体装置（ＩＧＢＴ）を示
すものである。図１において、２１は、Ｎ- 型ベ−ス
層、２２は、Ｐ型ベ−ス層、２３は、Ｎ型エミッタ層、
２４は、Ｐ型エミッタ層、２５は、カソ−ド電極、２６
は、アノ−ド電極、２７は、ゲ−ト電極である。
例について詳細に説明する。図１は、本発明の第１の実
施例に係わるＭＯＳ駆動型半導体装置（ＩＧＢＴ）を示
すものである。図１において、２１は、Ｎ- 型ベ−ス
層、２２は、Ｐ型ベ−ス層、２３は、Ｎ型エミッタ層、
２４は、Ｐ型エミッタ層、２５は、カソ−ド電極、２６
は、アノ−ド電極、２７は、ゲ−ト電極である。
【００１２】上記ＭＯＳ駆動型半導体装置は、当該半導
体素子が形成されるチップの終端部（縁部）に一つの拡
散層２８を有している。この拡散層２８は、チップの終
端部おいて当該チップを取り囲むようにして形成されて
いる。また、拡散層２８は、カソ−ド電極２５に接続さ
れており、Ｐ型ベ−ス層２２と同電位となっている。さ
らに、チップの終端面は、斜め（例えば基板主面に対し
約６０°）に切り落とされ、かつ、シリコ−ン樹脂２９
等で保護されている。なお、このシリコ−ン樹脂２９等
は、チップの終端面を斜めに切り落とす加工による破砕
層をエッチングにより除去した後に形成される。
体素子が形成されるチップの終端部（縁部）に一つの拡
散層２８を有している。この拡散層２８は、チップの終
端部おいて当該チップを取り囲むようにして形成されて
いる。また、拡散層２８は、カソ−ド電極２５に接続さ
れており、Ｐ型ベ−ス層２２と同電位となっている。さ
らに、チップの終端面は、斜め（例えば基板主面に対し
約６０°）に切り落とされ、かつ、シリコ−ン樹脂２９
等で保護されている。なお、このシリコ−ン樹脂２９等
は、チップの終端面を斜めに切り落とす加工による破砕
層をエッチングにより除去した後に形成される。
【００１３】上記構成によれば、チップ終端部の拡散層
２８は一つであり、また、当該拡散層２８は、Ｐ型ベ−
ス層２２と同電位である。さらに、チップ終端面が斜め
に切り落とされたメサ構造を有する。これにより、チッ
プ上における有効面積を増やすことができると共に、理
論値に近い電圧阻止能力を有するＭＯＳ駆動型半導体装
置にすることができる。
２８は一つであり、また、当該拡散層２８は、Ｐ型ベ−
ス層２２と同電位である。さらに、チップ終端面が斜め
に切り落とされたメサ構造を有する。これにより、チッ
プ上における有効面積を増やすことができると共に、理
論値に近い電圧阻止能力を有するＭＯＳ駆動型半導体装
置にすることができる。
【００１４】図２は、本発明の第２の実施例に係わるＭ
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図２において、図１と同じ部分には同じ符号を付
してある。
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図２において、図１と同じ部分には同じ符号を付
してある。
【００１５】このＭＯＳ駆動型半導体装置は、チップの
終端部の拡散層２８の深さを、Ｐ型ベ−ス層２２の深さ
よりも大きくしたものである。Ｐ型ベ−ス層２２の深さ
は、一般的には約１０〜２５［μｍ］であり、この程度
の深さで２５００［Ｖ］以上の電圧阻止能力を持たせよ
うとするのは困難である。なぜなら、チップ終端部の鋭
角部は製造工程途上においてかけやすく、また、かけた
場合には拡散層２８の深さが実質的に浅くなるためであ
る。そこで、チップの終端部の拡散層２８の深さを、Ｐ
型ベ−ス層２２の深さ（約１０〜２５［μｍ］）よりも
深い、約３０〜７０［μｍ］としたものである。
終端部の拡散層２８の深さを、Ｐ型ベ−ス層２２の深さ
よりも大きくしたものである。Ｐ型ベ−ス層２２の深さ
は、一般的には約１０〜２５［μｍ］であり、この程度
の深さで２５００［Ｖ］以上の電圧阻止能力を持たせよ
うとするのは困難である。なぜなら、チップ終端部の鋭
角部は製造工程途上においてかけやすく、また、かけた
場合には拡散層２８の深さが実質的に浅くなるためであ
る。そこで、チップの終端部の拡散層２８の深さを、Ｐ
型ベ−ス層２２の深さ（約１０〜２５［μｍ］）よりも
深い、約３０〜７０［μｍ］としたものである。
【００１６】上記構成によれば、上記第１の実施例と同
様の効果が得られる他、さらに２５００［Ｖ］以上の電
圧阻止能力を有するＭＯＳ駆動型半導体装置を歩留りよ
く製造できる、という効果が得られる。
様の効果が得られる他、さらに２５００［Ｖ］以上の電
圧阻止能力を有するＭＯＳ駆動型半導体装置を歩留りよ
く製造できる、という効果が得られる。
【００１７】図３は、本発明の第３の実施例に係わるＭ
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図３において、図２と同じ部分には同じ符号を付
してある。
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図３において、図２と同じ部分には同じ符号を付
してある。
【００１８】このＭＯＳ駆動型半導体装置は、チップの
終端部の拡散層２８の深さを、Ｐ型ベ−ス層２２の深さ
よりも大きくし、電圧阻止能力の向上を図った点におい
て第２の実施例と共通する。
終端部の拡散層２８の深さを、Ｐ型ベ−ス層２２の深さ
よりも大きくし、電圧阻止能力の向上を図った点におい
て第２の実施例と共通する。
【００１９】しかし、第２の実施例では、通電領域にお
けるＮ- 型べ−ス層２１が、終端部の拡散層２８直下の
Ｎ- 型べ−ス層２１に比べて、当該拡散層２８を深くし
た分だけ厚くなってしまう。なお、通電領域におけるＮ
- 型べ−ス層２１が厚くなると、以下の不都合が生じ
る。即ち、Ｎ- 型べ−ス層２１の抵抗値 Ｒが増大する
ため、当該Ｎ- 型べ−ス層２１中の電圧降下 Ｖ（＝Ｒ
×Ｉ）もまた大きくなる。なお、電流Ｉは一定とする。
従って、当該半導体装置に発生する電力（熱エネルギ
−） Ｐ（＝Ｉ×Ｖ）が増大し、通電状態における特性
を劣化させる。
けるＮ- 型べ−ス層２１が、終端部の拡散層２８直下の
Ｎ- 型べ−ス層２１に比べて、当該拡散層２８を深くし
た分だけ厚くなってしまう。なお、通電領域におけるＮ
- 型べ−ス層２１が厚くなると、以下の不都合が生じ
る。即ち、Ｎ- 型べ−ス層２１の抵抗値 Ｒが増大する
ため、当該Ｎ- 型べ−ス層２１中の電圧降下 Ｖ（＝Ｒ
×Ｉ）もまた大きくなる。なお、電流Ｉは一定とする。
従って、当該半導体装置に発生する電力（熱エネルギ
−） Ｐ（＝Ｉ×Ｖ）が増大し、通電状態における特性
を劣化させる。
【００２０】そこで、本実施例では、通電領域における
Ｐ型エミッタ層２４の深さを、他の領域（終端部）にお
ける当該Ｐ型エミッタ層２４の深さよりも大きくしたも
のである。言い換えれば、Ｎ- 型ベ−ス層２１の厚さ
ｔを場所によらず、即ち通電領域及びチップ終端部にお
いてほぼ一定としたものである。
Ｐ型エミッタ層２４の深さを、他の領域（終端部）にお
ける当該Ｐ型エミッタ層２４の深さよりも大きくしたも
のである。言い換えれば、Ｎ- 型ベ−ス層２１の厚さ
ｔを場所によらず、即ち通電領域及びチップ終端部にお
いてほぼ一定としたものである。
【００２１】上記構成によれば、上記第２の実施例と同
様の効果が得られることに加えて、さらに通電状態にお
ける特性を向上、即ちＭＯＳ駆動型半導体装置に発生す
る熱量を最小限に抑えることができる。
様の効果が得られることに加えて、さらに通電状態にお
ける特性を向上、即ちＭＯＳ駆動型半導体装置に発生す
る熱量を最小限に抑えることができる。
【００２２】図４は、本発明の第４の実施例に係わるＭ
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図４において、図３と同じ部分には同じ符号を付
してある。
ＯＳ駆動型半導体装置（ＩＧＢＴ）を示すものである。
なお、図４において、図３と同じ部分には同じ符号を付
してある。
【００２３】このＭＯＳ駆動型半導体装置は、チップの
終端部において、アノ−ド電極２６側にチャネルストッ
パとしてのＮ型拡散層３０を形成したものである。この
拡散層３０は、チャネルストッパとしての役割を果たす
と共に、当該半導体素子（ＩＧＢＴ）と逆並列に接続さ
れるダイオ−ド３１としての役割を果たすものである。
また、Ｎ型拡散層３０の不純物濃度は、Ｎ- 型ベ−ス層
２１の不純物濃度よりも高くなっている。
終端部において、アノ−ド電極２６側にチャネルストッ
パとしてのＮ型拡散層３０を形成したものである。この
拡散層３０は、チャネルストッパとしての役割を果たす
と共に、当該半導体素子（ＩＧＢＴ）と逆並列に接続さ
れるダイオ−ド３１としての役割を果たすものである。
また、Ｎ型拡散層３０の不純物濃度は、Ｎ- 型ベ−ス層
２１の不純物濃度よりも高くなっている。
【００２４】上記構成によれば、上記第３の実施例と同
様の効果が得られる他、以下の効果を得ることができ
る。即ち、ＩＧＢＴなどのＭＯＳ駆動型半導体装置は、
これにダイオ−ドを逆並列に接続して使用するのが一般
的であり、本実施例によれば、当該ＩＧＢＴとダイオ−
ドをモノリシックに形成できるため、当該半導体装置を
利用した応用装置全体の小型化を達成できるメリットが
ある。
様の効果が得られる他、以下の効果を得ることができ
る。即ち、ＩＧＢＴなどのＭＯＳ駆動型半導体装置は、
これにダイオ−ドを逆並列に接続して使用するのが一般
的であり、本実施例によれば、当該ＩＧＢＴとダイオ−
ドをモノリシックに形成できるため、当該半導体装置を
利用した応用装置全体の小型化を達成できるメリットが
ある。
【００２５】図５及び図６は、それぞれ本発明の第５の
実施例に係わるＭＯＳ駆動型半導体装置（ＩＧＢＴ）を
示すものである。なお、図５において図３と同じ部分に
は同じ符号を付してある。また、図６において図４と同
じ部分には同じ符号を付してある。
実施例に係わるＭＯＳ駆動型半導体装置（ＩＧＢＴ）を
示すものである。なお、図５において図３と同じ部分に
は同じ符号を付してある。また、図６において図４と同
じ部分には同じ符号を付してある。
【００２６】本実施例は、図３及び図４のＭＯＳ駆動型
半導体装置にバッファ層３２を設けたものであり、これ
によりＮ- 型ベ−ス層２１をさらに薄くすることがで
き、電圧降下を低くすることができる。なお、ここでは
ＩＧＢＴについて記述したが、本発明がその他のＭＯＳ
駆動型半導体装置にも適用できることは、容易に類推で
きる。
半導体装置にバッファ層３２を設けたものであり、これ
によりＮ- 型ベ−ス層２１をさらに薄くすることがで
き、電圧降下を低くすることができる。なお、ここでは
ＩＧＢＴについて記述したが、本発明がその他のＭＯＳ
駆動型半導体装置にも適用できることは、容易に類推で
きる。
【００２７】
【発明の効果】以上、説明したように、本発明のＭＯＳ
駆動型半導体装置によれば、次のような効果を奏する。
チップ終端部には、Ｐ型ベ−ス層と同電位の一つのＰ型
拡散層が形成され、かつ、メサ構造を採用している。ま
た、通電領域におけるＰ型エミッタ領域の深さも大きく
している。これにより、素子特性を劣化させることな
く、チップ上における有効面積を増やすことができ、理
論値に近い電圧素子能力を有するＭＯＳ駆動型半導体装
置を提供できる。さらに、ＩＧＢＴとダイオ−ドをモノ
リシックに形成でき、当該半導体装置を利用した応用装
置全体の小型化に貢献できる。
駆動型半導体装置によれば、次のような効果を奏する。
チップ終端部には、Ｐ型ベ−ス層と同電位の一つのＰ型
拡散層が形成され、かつ、メサ構造を採用している。ま
た、通電領域におけるＰ型エミッタ領域の深さも大きく
している。これにより、素子特性を劣化させることな
く、チップ上における有効面積を増やすことができ、理
論値に近い電圧素子能力を有するＭＯＳ駆動型半導体装
置を提供できる。さらに、ＩＧＢＴとダイオ−ドをモノ
リシックに形成でき、当該半導体装置を利用した応用装
置全体の小型化に貢献できる。
【図１】本発明の第１の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図２】本発明の第２の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図３】本発明の第３の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図４】本発明の第４の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図５】本発明の第５の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図６】本発明の第５の実施例に係わるＭＯＳ駆動型半
導体装置を示す断面図。
導体装置を示す断面図。
【図７】従来のＭＯＳ駆動型半導体装置を示す断面図。
【図８】従来のＭＯＳ駆動型半導体装置を示す断面図。
２１ …Ｎ- 型ベ−ス層、 ２２ …Ｐ型ベ−ス層、 ２３ …Ｎ型エミッタ層、 ２４ …Ｐ型エミッタ層、 ２５ …カソ−ド電極、 ２６ …アノ−ド電極、 ２７ …ゲ−ト電極、 ２８ …Ｐ型拡散層、 ２９ …シリコ−ン樹脂、 ３０ …Ｎ型拡散層、 ３１ …ダイオ−ド、 ３２ …バッファ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 唐澤 大 東京都府中市東芝町１番地 株式会社東 芝府中工場内 (56)参考文献 特開 平４−229661（ＪＰ，Ａ) 特開 昭63−104480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (4)
- 【請求項１】 第１導電型の第１の層と、前記第１の層
上に形成される第２導電型の第２の層と、前記第２の層
の表面領域に形成される第１導電型の複数の第３の層
と、前記第３の層の表面領域に形成される第２導電型の
第４の層と、前記第１の層に接続される第１の電極と、
前記第４の層、或いは前記第３及び第４の層に接続され
る第２の電極と、前記第３の層に跨がるように絶縁層を
介して形成される第３の電極と、前記第２の層の終端部
の表面領域に一つのみ形成され、前記第２の電極に接続
されることにより前記第３の層の電位と同電位に保たれ
る第１導電型の第５の層とを具備し、前記第５の層の厚
さは、前記第３の層の厚さよりも大きくなっていること
を特徴とするＭＯＳ駆動型半導体装置。 - 【請求項２】 前記第３の層の直下における第１の層の
厚さは、前記第５の層の直下における第１の層の厚さよ
りも大きくなっており、前記第２の層の厚さがほぼ均一
であることを特徴とする請求項１に記載のＭＯＳ駆動型
半導体装置。 - 【請求項３】 前記第５の層の直下における第１の層の
導電型を第２導電型に変え、かつ、当該第２導電型の第
１の層の不純物濃度を前記第２の層の不純物濃度よりも
高くしたことを特徴とする請求項１又は２に記載のＭＯ
Ｓ駆動型半導体装置。 - 【請求項４】 前記第２の層の終端部は、斜めに切り落
とされており、かつ、当該終端部は、樹脂によって保護
されていることを特徴とする請求項１乃至３のいずれか
１項に記載のＭＯＳ駆動型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28869492A JP3207559B2 (ja) | 1992-10-27 | 1992-10-27 | Ｍｏｓ駆動型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28869492A JP3207559B2 (ja) | 1992-10-27 | 1992-10-27 | Ｍｏｓ駆動型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140633A JPH06140633A (ja) | 1994-05-20 |
| JP3207559B2 true JP3207559B2 (ja) | 2001-09-10 |
Family
ID=17733488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28869492A Expired - Lifetime JP3207559B2 (ja) | 1992-10-27 | 1992-10-27 | Ｍｏｓ駆動型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207559B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3275536B2 (ja) | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP3612226B2 (ja) * | 1998-12-21 | 2005-01-19 | 株式会社東芝 | 半導体装置及び半導体モジュール |
| JP5082211B2 (ja) * | 2005-03-25 | 2012-11-28 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2007184486A (ja) * | 2006-01-10 | 2007-07-19 | Denso Corp | 半導体装置 |
| JP4265684B1 (ja) | 2007-11-07 | 2009-05-20 | トヨタ自動車株式会社 | 半導体装置 |
| JP5520024B2 (ja) * | 2009-12-09 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置、及びその製造方法 |
| JP6317694B2 (ja) | 2015-03-16 | 2018-04-25 | 株式会社東芝 | 半導体装置 |
| JP7043750B2 (ja) * | 2017-07-14 | 2022-03-30 | 株式会社デンソー | ＳｉＣ－ＭＯＳＦＥＴ |
-
1992
- 1992-10-27 JP JP28869492A patent/JP3207559B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH06140633A (ja) | 1994-05-20 |
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