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JPH077413A - ゲートアレイ回路用電流制限出力駆動回路 - Google Patents

ゲートアレイ回路用電流制限出力駆動回路

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JPH077413A
JPH077413A JP5347267A JP34726793A JPH077413A JP H077413 A JPH077413 A JP H077413A JP 5347267 A JP5347267 A JP 5347267A JP 34726793 A JP34726793 A JP 34726793A JP H077413 A JPH077413 A JP H077413A
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JP
Japan
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fet
circuit
current
voltage
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JP5347267A
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エス.クラーフツ ハロルド
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NCR Voyix Corp
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AT&T Global Information Solutions Co
AT&T Global Information Solutions International Inc
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    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00369Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • HELECTRICITY
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    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract

(57)【要約】 【目的】 定格からの変動が制限されている限り供給電
圧、負荷キャパシタンス、温度および処理変数とは独立
した出力電流を有する出力駆動回路。 【構成】 出力駆動回路は2つの基準電圧を用いて出力
電流を制限しまたプルダウントランジスタを用いて電
圧、負荷キャパシタンス、温度および製造工程の変動が
あっても論理低値が実現できるように成してある。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はCMOS集積回路用出力
駆動回路に関し、より特定すれば接地電位の反跳および
電磁的干渉に対する感受性を減少した該駆動回路に関す
る。
【0002】
【従来の技術】CMOS集積回路において、ゲートアレ
イとして周知の回路形式が存在する。ゲートアレイはそ
の装置に必要な全ての拡散領域を含む基板上に製造す
る。これらの拡散領域がアレイ状に配列させたトランジ
スタ、特に電界効果型トランジスタ(FET)を形成す
る。設計工程はそれぞれのFETおよびFETのグルー
プを2進ゲートに相互接続し、所望の2進数機能を提供
する。CMOSは高密度技術であり、非常に複雑な機能
を実現することが出来る。さらに、CMOSゲートアレ
イを用いて設計者が2進回路を迅速かつ安価に作成でき
るような論理回路設計言語ならびにソフトウェアが存在
している。
【0003】しばしば見られるように、ゲートアレイ集
積回路の実行する機能はトランジスタ−トランジスタ論
理(TTL)回路に接続する。つまりゲートアレイ回路
の出力駆動回路は電流を充分に増減することでTTL入
力を駆動して、TTL入力を駆動しまたCMOS出力か
らTTL入力へ接続する導線に電荷を注入する能力を有
すべきである。CMOS出力駆動回路のTTL駆動仕様
に適合する標準的設計によりCMOS出力駆動回路が1
〜2ボルトの間の出力電圧で定格電流の数倍の電流を流
すようになる。この剰余電流はCMOSゲートアレイ出
力駆動回路において、またTTL入力回路において、さ
らに両方の回路を組み込んでいるシステムにおいて雑音
の問題を引き起こす。この種の雑音はゲートアレイ集積
回路の電力バスの低電圧側における雑音が接地の反跳、
また電力バスの高電圧側における雑音が電力供給雑音と
呼ばれる。
【0004】このような雑音の問題は複数の出力駆動回
路がゲートアレイをシステム電力供給部の高圧側および
低圧側と結合する1本またはそれ以上の共通ピンを通し
て電流を流しているという事実に関連している。これま
での解決方法の1つはゲートアレイ集積回路あたりの電
力供給ピンの本数を増やすことだった。このような方法
には経済的制約が存在するが、電力供給用接続に使用す
るパッケージのどのピンについても、論理処理用として
集積回路へまたは集積回路から論理信号を流すことの出
来るピンはこれより1本少ない。つまり、それぞれの2
進出力ピンについて2本以下の電力供給ピンしか使用し
ない限り、この種の雑音の問題はある程度残存すること
になる。
【0005】接地反跳ならびに電源供給雑音の問題に対
する別の解決方法は出力駆動回路により加減する電流を
動的に制限することである。公知の動的制限回路は供給
電圧レベルやトランジスタの相互コンダクタンスおよび
多結晶シリコンまたは単結晶シリコンの内部固有抵抗率
などの回路パラメータに敏感である。このような回路は
特定の供給電圧または付加の形式においては充分に機能
するが、温度、電力供給電圧、付加、ゲートアレイで問
題となる製造工程の変動などの広い範囲にわたって良好
な動作を行なうことは出来ない。
【0006】
【発明が解決しようとする課題】本発明の目的は定電流
出力駆動回路を提供することである。
【0007】本発明の別の目的は該回路の作動曲線上の
大電流を流す部分で高速スイッチングできこれによって
流れる電流の量を制限し生成される接地反跳/電力供給
雑音を低減するような出力駆動回路を提供することであ
る。
【0008】
【課題を解決するための手段】簡単に説明すると、本発
明の1つの態様において、出力電流が供給電圧、負荷キ
ャパシタンス、温度、処理変数が仕様限界以内である限
り出力電流がこれらと相関しないような出力駆動回路を
提供することにより前述の目的を達成する。
【0009】本発明の1つの態様において、2個のN型
FETの直列接続と直列に接続した2個のP型FETの
直列接続を有し、これら4個のトランジスタ列が正の供
給電圧と接地電圧の間に接続してある出力パッド駆動回
路を提供することにより前述の目的を達成する。これら
の電圧に接続したチャネル電極を有するFETのゲート
を相互に接続してあり、2進データ入力として駆動す
る。真ん中の2個のFETについては、P型FETはゲ
ートを高い方の正の基準電圧に接続してあり、N型FE
Tはゲートを低い方の正の基準電圧に接続してある。出
力パッドは真ん中のP型FETのチャネル電極と真ん中
のN型FETのチャネル電極の結合部に接続する。さら
に、電流を余分に流す容量を提供する能動プルダウン回
路を出力パッドに接続する。
【0010】本明細書は本発明と見なし得る請求の範囲
を特に記載し明確に請求する添付の請求項を結論と成し
ているが、本発明は添付の図面を参照して以下の詳細な
説明からよりよく理解できるものと考えられる。
【0011】
【実施例】図1を参照すると、低雑音電流制限CMOS
出力駆動回路10が図示してある。出力駆動回路10は
これが組み込まれるゲートアレイなど大きな集積回路
(図示していない)の出力パッド12に接続する。出力
駆動回路10は線14経由で出力パッド12に接続す
る。
【0012】出力駆動回路10は4個のFET16、1
8、20、22の直列接続を有する。FET16、1
8、20、22において、術語ドレインおよびソースの
代わりに術語チャネル端部電極(CTE)を使用する。
高密度集積回路のFETがゲート素子に対して高度な対
称性を成しそれぞれの独立した装置のCTE接続を交換
した場合にも等しく良好な作動が行なえるためこの表記
が妥当である。
【0013】FET16は最終的にVddに接続してい
る集積回路の正の電圧バス23に第1のCTEを接続し
たPチャネル型素子である。FET16の第2のCTE
はFET18の第1のCTEに接続する。FET18も
Pチャネル型素子で、第2のCTEを線14およびFE
T20の第1のCTEに接続してある。FET20はN
チャネル型素子で第2のCTEをFET22の第1のC
TEに接続してある。FET22もNチャネル型素子
で、最終的にVssに接続している集積回路の接地バス
に第2のCTEを接続してある。要するにFET16〜
22のチャネルが直列に接続されている。
【0014】FET16およびFET22のゲートはど
ちらも線25で接続してあり出力駆動回路10にコア論
理回路(図示していない)からの2進入力を供給する。
【0015】抵抗R1およびR2は正電圧バス23と接
地電圧バス24の間で第1の分圧回路を構成する。これ
らのバスは雑音および負荷が存在しない場合それぞれV
ddとVssに相当する。分圧回路の中点は線26でF
ET18のゲートに接続する。中点における電圧Vre
f1はVss+(Vdd−Vss)(R2)/(R1+
R2)である。同様に、抵抗R3およびR4は正電圧バ
ス23と接地電圧バス24の間で第2の分圧回路を構成
する。電圧Vref2はFEt20のゲートに線28で
接続する。中点における電圧Vref2はVss+(V
dd−Vss)(R4)/(R3+R4)である。前記
抵抗は全て拡散抵抗でよい。さらに、Vref1とVr
ef2は、FETゲートに流れる電流が小さいので、チ
ップ空間を節約するために他の出力駆動回路へ接続して
もよい。
【0016】電圧Vref1およびVref2はそれぞ
れFET18とVET20の相互コンダクタンスを設定
する。設定した相互コンダクタンスは正電圧バス23か
らFET16およびFET18を経由して2進高値出力
として供給可能な電流量およびFET20およびFET
22を経由して接地バス24へ2進低値出力として減少
可能な電流量を制限する。
【0017】典型的なCMOSまたはTTL負荷では、
2進高値として出力パッド12へ供給する電流は小さく
FET16およびFET18を導通させる上で問題はな
い。しかしTTL負荷の2進低値としては、出力パッド
から流れる電流は基本的にバイポーラ・エミッタ電流で
FET20およびFET22を導通させるには、特にV
ref2に応じてFET20の供給する相互コンダクタ
ンスの制限があると問題となり得る。そのため出力駆動
回路10はその一部として追加のプルダウン回路を有し
ている。
【0018】プルダウン回路は線32で出力パッド12
へ入力を接続したインバータ30を有する。インバータ
30の出力は線34で2入力ANDゲート36の第1の
入力に接続する。2入力ANDゲート36の第2の入力
は線38でコア論理回路からの2進入力に接続する。こ
れはFET22のゲートに接続したのと同じ入力であ
る。2入力ANDゲート36の出力は線40でFET4
2のゲートに接続する。FET42はFET20および
FET22と同様のNチャネル型素子である。FET4
2の一方のCTEは線14および出力パッド12に接続
する。FET42の第2のCTEは接地バス24へ接続
する。
【0019】インバータ30の入力における閾値電圧は
電流制限FET20および22の論理低値出力電圧より
小さくなるように選択する。つまりFET20およびF
ET22が出力パッド12と線14の電圧をインバータ
30の入力の閾値電圧以下に引き下げると、FET42
はTTL負荷を駆動する最小論理低値電圧以下に出力パ
ッド12と線14の電圧を引き下げる。ここではインバ
ータ30とANDゲート36の論理応答が可能なように
コア論理回路からの2進入力の持続が充分長いものと仮
定している。
【0020】図2を参照すると、本発明の第2の実施例
が図示してある。CMOS電流制限出力駆動回路10’
は図1に図示した出力駆動回路10と実質的に同一であ
るが、VddおよびVssからVref1’およびVr
ef2’を誘導する好適な方法として抵抗R1、R2、
R3、R4をFET50、52、54、56で置換して
いる点が異なっている。
【0021】FET50は第1のCTEを正電圧バス2
3’に接続し第2のCTEをFET52の第1のCTE
に接続し、ゲートを接地バス24’に接続してあるPチ
ャネル型素子である。FET52もPチャネル型素子
で、前述の第1のCTE以外に第2のCTEはゲートお
よびFET18’へのVref1’入力である線26’
へ接続してある。抵抗R5は線26’とVssの間に接
続してあり、FET50およびFET52と分圧回路を
構成してVref1’を提供する。
【0022】FET54は第1のCTEを接地バス2
4’へ接続し第2のCTEをFET56の第1のCTE
へ接続しゲートを正電圧バス23’に接続してあるNチ
ャネル型素子である。FET56もNチャネル型素子
で、前述の第1のCTE以外に、FET20’へのVr
ef2’線である線28とゲートへ接続した第2のCT
Eを有する。抵抗R6は線28’とVddの間に接続し
FET54およびFET56と共に分圧回路を構成して
Vref2’を提供する。
【0023】FET50およびFET54は正電圧バス
23’と接地バス24’の間の差により導通状態にバイ
アスしてある。FET50とFET54のチャネル抵抗
は正電圧バス23’と接地バス24’の差が減少すると
増大し、逆に差が増加すると減少する。つまりVref
1’とVref2’を動的に変化させることで製造工程
における変動に起因する出力電流の変化を打ち消してい
る。同時に、FET52およびFET56はほとんど一
定の基準電圧Vref1’とVref2’を提供するダ
イオードとして接続する。つまりFET52とFET5
6はFET18’とFET22’に対する補償を提供す
る。FET16’とFET22’の全体的高価は図1に
図示した抵抗R1、R2、R3、R4により利用可能な
動的電流制限より大きい。
【0024】回路10’の残りの部分の動作は図1に図
示した回路10の動作と同一である。1つ以上の出力駆
動回路10にVref1およびVref2を用いること
が出来るのと同様に、Vref1’およびVref2’
も1つ以上の出力駆動回路10’に使用することが出来
る。
【0025】ここで図1、図2、コア論理回路からの入
力についてパッド12’における出力の電圧と電流の関
係が図示してある図3を参照する。出力電圧がインバー
タ30または30’の閾値電圧に達すると、FET42
または42’が導通し始め出力駆動回路10または1
0’を流れる電流量が短時間増加してから接地バス24
または24’へのカットオフ電圧の減少のため電流が非
常に急峻に減少する。減少量は破線で図示してある。
【0026】図2をここで参照すると、出力駆動回路1
0’はゲートアレイ集積回路に好適な用途を有してい
る。FET16’、18’、20’、22’を直列に提
供するには、ゲート絶縁製造技術を用いて必要な絶縁を
達成する。FET50、52、54、56は最良の動的
制限を得られるようにFET16’、18’20’、2
2’の対応する形式と同一の構造および特性を有するべ
きである。
【0027】本発明はこれの好適実施例を参照して図示
および説明を行なっているが、態様、詳細および用途に
おける各種の変化を本発明の範囲内で成しうることは当
業者には理解されよう。たとえば、所望すれば外部Vr
ef1およびVref2電圧を用いることが出来る。
【0028】
【発明の効果】本発明は該回路の作動曲線上の大電流を
流す部分で高速スイッチングできこれによって流れる電
流の量を制限し生成される接地反跳/電力供給雑音を低
減するような出力駆動回路を提供する。
【図面の簡単な説明】
【図1】本発明による出力駆動回路の略図である。
【図2】本発明による出力駆動回路の第2の実施例の略
図である。
【図3】図2に記載した回路の電圧および電流の特性の
特性図である。
【符号の説明】
10 出力駆動回路 12 出力パッド 16 FET 18 FET 20 FET 22 FET 23 正電圧バス 24 接地バス 30 インバータ 36 2入力ANDゲート 42 FET 50 FET 52 FET 54 FET 56 FET R1 抵抗 R2 抵抗 R3 抵抗 R4 抵抗 R5 抵抗 R6 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 8321−5J H03K 19/00 101 F

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 出力パッドと、 前記出力パッドに出力を接続してある電流制限出力駆動
    回路と、 論理低値レベルを達成するため前記出力パッドからのさ
    らなる電流を流せるように前記出力パッドに接続してあ
    るプルダウン回路を含むことを特徴とする出力駆動回
    路。
  2. 【請求項2】 正の供給電圧と接地電圧の間に接続して
    ある反転CMOS電流制限出力駆動回路を駆動して、こ
    れの入力における論理低値がこれの出力端子においてT
    TL論理高値レベルを出力する段階と、 前記反転CMOS電流制限出力駆動回路および前記出力
    端子に接続してあるプルダウン回路を駆動して論理高値
    が前記出力端子においてTTL論理低値を出力するよう
    に成す段階を含むことを特徴とするTTL回路を駆動す
    るためのCMOS反転回路の出力を提供するための方
    法。
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