JPH0745794A

JPH0745794A - 強誘電体メモリの駆動方法

Info

Publication number: JPH0745794A
Application number: JP5183826A
Authority: JP
Inventors: Takashi Mihara; 孝士三原
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1993-07-26
Filing date: 1993-07-26
Publication date: 1995-02-14
Also published as: US5515311A

Abstract

(57)【要約】【目的】本発明は、１つのセルに単一ＦゲートＦＥＴを
用いた高密度で且つ通常使用の低電圧で書込みができ、
かつ非破壊読出しできる不揮発性メモリの強誘電体ゲー
トトランジスタメモリセルの駆動方法を提供することを
目的とする。【構成】本発明は、半導体基板１上にソース及びドレイ
ン２，３が形成され、該ソース及びドレイン間のチャネ
ル領域上に強誘電体薄膜４を形成し、その上層に導電性
電極からなるゲート電極５を形成した強誘電体ゲートト
ランジスタ構造の強誘電体ゲートトランジスタメモリセ
ル２０を構成し、前記メモリセル２０のゲートにＸワー
ドライン６、ソース，ドレインにＹデータラインを接続
し、又はＸ，Ｙラインの行，列が逆にメモリセル２０に
接続され、パスゲートトランジスタを不要とする１トラ
ンジスタ／１セルのみで駆動する強誘電体メモリの駆動
方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体ゲートトラン
ジスタメモリの駆動方法に係り、特にメモリ情報の非破
壊読み出し方法に関する。

【０００２】

【従来の技術】一般に、強誘電体材料の持つヒステリシ
ス特性を利用して情報を記録する強誘電体メモリには、
第１に強誘電体容量とその強誘電体セルを選択するトラ
ンジスタを組み合せたものと、第２に薄膜化された強誘
電体を半導体基板の上に積層して、その電流や抵抗をコ
ントロールする２種類の技術がある。

【０００３】このうち第２の技術は、非破壊的にメモリ
セルの持つ情報を引き出せると言う可能性を持ってい
る。この技術は、「第５章、強誘電体薄膜の積層化技術
と新デバイスの展望」第３節、強誘電体ゲート不揮発メ
モリＦＥＴ−ＭＦＳ−ＦＥＴ、奥山雅則」に記載されて
おり、図１０に示すような構造と動作原理に基づいてい
る。

【０００４】この構成において、半導体基板１上に図示
しないｎ型のウェル領域、ｐ型のソース領域２，ドレイ
ン領域３、及びその端子、さらに強誘電体薄膜４、ゲー
ト電極５が形成される。ここで図１０（ａ）は、分極が
下向きの場合の分極状態を示しており、図１０（ｂ）
は、分極が上向きの場合の分極状態を示している。この
分極が上向きの場合には、ゲートに電圧を印加しなくて
も、図１０（ｂ）に示すようにチャネルが形成されて、
同図（ｃ）に示すようにドレイン電流が流れる。

【０００５】また、その他公知な例としては、特開平５
−１２０８６６号公報に開示される図１１に示すよう
な、強誘電体ゲートトランジスタ（以下、ＦゲートＦＥ
Ｔと称する）と選択用のＭＯＳ−ＦＥＴを組み合せて選
択できるようにした例や、図１２に示すようなＭＯＳ−
ＦＥＴのゲート電極の上に強誘電体キャパシタ（以下、
ＦＣと称する）を積層する。また、この間にビットライ
ン電極を付加したものも、特開平５−９０５３２号公報
により公知である。

【０００６】

【発明が解決しようとする課題】しかし前述した図１０
に代表されるＦゲートＦＥＴは、秀れた可能性を持ちな
がら３つの決定的な問題点があった。それは、第１に、
書き込み又は消去動作をゲート電極５と半導体基板１の
間に電圧をかけて行わせるようとすると、きわめて高い
電圧を加えなくてはならない。また第２に、所望するＦ
ゲートＦＥＴを選択するためには、選択用のトランジス
タをさらに設ける必要があり、その結果、回路規模が大
きくなり、強いてはメモリセルの面積が大きくなる。第
３に、メモリセルから非破壊で読み出しを行うためには
ソース２，ドレイン３に電圧をかける必要があるが、印
加の際に、ゲート電極５とソース２，ドレイン３とゲー
ト電極５の間にそれぞれ電圧がかかってしまい、メモリ
セル内の強誘電体キャパシタ４の分極がくり返しによっ
て消えてしまう。

【０００７】また特開平５−９０５３２号公報に記載さ
れた図１２の構造は、書き込み電圧を低減することを要
旨とするものであり、強誘電体キャパシタ４にワードラ
イン（Ｘｉワードライン）６とビットライン（Ｙｊデー
タライン）７を設け、書き込み時には直接的に強誘電体
キャパシタに印加している。

【０００８】しかし該公報には、書き込み時や読み出し
時の方法についての具体的な記載がなく、さらに、バイ
アスの方法選択の方法、読み出し時のセンスの方法につ
いても何ら記載されていない。また、図１０に示す動作
原理を示す図や前述した文献や公知の資料等にも、書き
込み，読み出しの方法や選択の方法に関して何も述べら
れていない。

【０００９】従って、従来の公知例においては、前述し
た３つの問題点について、何も解決されていない。そこ
で本発明は、１つのセルに単一のＦゲートＦＥＴを用い
た高密度で且つ通常のＩＣや半導体メモリに使われる５
Ｖや３Ｖの低電圧で書き込みができ、かつ非破壊で読み
出しできる不揮発性メモリとなる強誘電体ゲートトラン
ジスタメモリセルの駆動方法を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、第１型の半導体上に第２の型のソース及び
ドレイン領域が形成され、これらソース及びドレイン領
域間のチャネル領域上に強誘電体薄膜を形成し、その上
部に導電性のゲート電極からなる強誘電体ゲートトラン
ジスタ構造を有する強誘電体ゲートトランジスタメモリ
セルがマトリックス状に配置された強誘電体メモリにお
いて、読み出し時には、ゲート電極とソース又はドレイ
ンに強誘電体の抗電界（抗電圧）よりも低い電圧を強誘
電体の最大印加電界部にかかるようにし、且つソース−
ドレイン間の電圧を強誘電体の最大印加電界部が抗電圧
よりも小さくなるように制限する。さらにメモリセルの
選択は、ゲート電極とソース又はドレインの２端子とし
て構成する単純マトリックス構造の１点で選択されるこ
とによって非破壊読み出しする強誘電体メモリの駆動方
法を提供する。

【００１１】

【作用】以上のような構成の強誘電体メモリは、１つの
ＦゲートＦＥＴ／１メモリセルで形成されて極めて高密
度で、且つ非破壊読み出しにより低電圧で書き込み，消
去，読み出しされるものであり、読み出し回数がほぼ無
限大の不揮発性のメモリ素子が実現される。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。まず図１を参照して、本発明の強誘電体メ
モリの駆動方法の概要について説明する。

【００１３】このメモリセルの構造は、従来からの公知
のＦゲートＦＥＴを用いており、ソース２，ドレイン
３、強誘電体キャパシタ４、ゲート電極５により構成さ
れる。この例では、Ｘワードライン（行ライン）６は、
ゲート電極５に接続される。

【００１４】次にＹデータライン（列ライン）７は、Ｆ
ゲートＦＥＴのドレイン３に接続され、ソース２はＧＮ
Ｄレベル、半導体基板１はＩＣ中で最も低い電圧に固定
される。

【００１５】そしてＹデータライン７は、ＣＤ負荷容量
８を介して接地（ＧＮＤ）され、且つアンプ１０の入力
端に接続される。このアンプ１０はレファレンスレベル
（Ｖref ）９とＹデータライン７との差を検出し、出力
端１１に出力する。このＸワードライン６とＹデータラ
イン７は、Ｘ−Ｙの単純マトリックス構造となってい
る。

【００１６】ここで、書き込み用のパルスＶ_W ^(x) ，Ｖ
_W ^(Y) は、それぞれＸワードライン６へ加える電圧、Ｙ
データライン７へ加える電圧である。読み出し用パルス
Ｖ_r ^(x) ，Ｖ_r ^(Y) は、それぞれＸワードライン６，Ｙ
データライン７へ加える。本発明では、このＶ_W ^(x) ，
Ｖ_W ^(Y) ，Ｖ_r ^(x) ，Ｖ_r ^(Y) の値を決定する事が極め
て重要であり、且つ書き込みと、非破壊の読み出しを可
能にする。

【００１７】図２は、本発明の第１実施例の強誘電体メ
モリの駆動方法を説明するためのＦゲートＦＥＴの構造
とＣＶ特性を示す。この強誘電体メモリは、図２（ａ）
に示すようなｐ型の半導体基板１上にｎ⁺型半導体から
なるソース領域及びドレイン領域２，３が形成され、こ
れらソース及びドレイン領域２，３間のチャネル領域上
に強誘電体薄膜４を形成し、その上層に導電性電極から
なるゲート電極５を形成した強誘電体ゲートトランジス
タ構造を有する強誘電体ゲートトランジスタメモリセル
（以下、メモリセルとする）１２である。

【００１８】図２（ｃ）は、ゲート電極５を（＋）側
に、半導体基板１を（−）側としたときのＣＶ特性曲線
である。この場合、Ｖ_gsb （ゲートとサブストレイト間
の電圧）はこの強誘電体材料の抗電圧Ｖ_C より、はるか
に大きな電圧をかけて書き込む必要がある。この場合、
半導体層が蓄積状態すなわち、負の電位の場合は、半導
体層中の容量が小さいため電圧がかかりにくく、このた
め十分な電圧値を印加する必要がある。つまり、負の電
圧をかけて“０”の書き込みを行う場合は、半導体中の
容量Ｃ_s ，強誘電体の容量Ｃ_f とすると強誘電体に印加
される電圧Ｖ_f は、

【００１９】

【数１】ここで、Ｖ_gsb はゲート電極５とサブストレート電極１
ａ間の電圧である。

【００２０】通常、半導体基板１のウェル領域は、１×
１０¹⁶〜１０×１０¹⁶ｃｍ^-3の濃度であり、その空乏層
領域の厚さは０．３μｍ〜１μｍでる。また、誘電率ε
は、シリコンが１１．９、強誘電体キャパシタが１００
〜１０００であり、シリコンに比べて、１０〜１００倍
の差がある。よって、

【００２１】

【数２】となる。つまり、書き込みのための電圧Ｖ_W は強誘電体
にかかる電圧が抗電圧Ｖ_C を越える必要があるため、Ｖ
_gsb はＶＣの３０〜３００倍必要となる。一方、ゲート
電極５に正の電圧をかけて書き込む場合は、チャネル内
に自由電子が多数存在するために、ほぼＶ_C 以上の電圧
で書き込める。しかし、負の電圧と同程度の大きな電圧
をかけると、強誘電体に電荷が注入することや、アンバ
ランシェ破壊が発生する。このため書き込み電圧は、＋
Ｖ_C 〜−３０〜−３００Ｖ_C と強いアンバランスを持
つ。

【００２２】このため本実施例では、図１（ａ）に示す
ように、例えば、Ｘｉワードライン６をゲート電極５
へ、Ｙｊデータライン７をソース２とドレイン３を同時
にあるいは、図３（ｂ）に示すようにＸｉワードライン
６をゲート電極５にＹｊデータライン７をソース２又は
ドレイン３のいずれか一方に印加する。この場合、ｐウ
ェル領域は耐圧が維持できる限り、濃度が薄い方が望ま
しい。

【００２３】後述するように、このトランジスタのソー
ス２およびドレイン３の領域には、あまり高い電圧を加
えないため、このｐウェル領域の濃度は１０⁺¹⁴ 〜１０
⁺¹⁶ｃｍ^-3程度が望ましい。この場合に、ソース２とド
レイン３を同電位にするとｐウェル領域が高抵抗のた
め、ｐウェル領域の引出電極は、ＩＣ内部の最低電位に
固定されていても、ソース２とドレイン３及びゲート直
下は同電位、もしくはビルトイン電圧０．６〜０．８Ｖ
の差で同電位となる。これによって、ゲート電極直下に
も同様の電圧をかける事が可能となる。

【００２４】この方法においては、ソース２，ドレイン
３は、電子濃度が１×１０²¹〜１０×１０²¹と高く、負
の電圧をかける場合には、空乏層が発生しても数ｎｍと
きわめて薄くなるため、強誘電体キャパシタ４の容量と
同じか大きくなり、Ｖ_W はＶ_C の高々２倍となる。

【００２５】従って、書き込み電圧はゲート電極５とソ
ース２，ドレイン３間にかける方が好しい。以上のよう
に本発明では、書き込み電圧は、図１に示したような周
知な構造のメモリセルへの情報の書き込み方法は、ゲー
トとソース／ドレインとのマトリックスにより行う。

【００２６】図３（ａ）では、Ｘｉワードライン６をゲ
ート電極５へ、Ｙｊデータライン７をＦゲートＭＯＳの
ソース／ドレインの両方にかけるものであり、図３
（ｂ）では、Ｘワードラインはゲート電極５、Ｙデータ
ライン７はドレイン３又はソース２に電圧を印加し、ソ
ース２又はドレイン３は共通接続（共通端子）されるも
のである。この共通端子化は、セルの縮少を図るには重
要である。この場合、ゲート電極５とドレイン３間に挟
まれた部分のみが分極し、作用する。

【００２７】また、図３（ｃ），（ｄ）は、駆動方法を
説明するための図であり、同図（ｃ）に示す１／２Ｖ_W
方式で、選択セルにＶ_W が半選択セルに１／２Ｖ_W が非
選択セルには０Ｖがかかるように設定される。さらに、
図３（ｄ）は、１／３Ｖ_W 方式であり、選択セルＶ_W が
半選択セルおよび非選択セルは共に１／３Ｖ_W が印加さ
れる。

【００２８】このＶ_W の電圧の設定は、図３（ｅ），
（ｆ）のデータを用いて決定できる。図３（ｅ）は、ス
イッチングチャージ電位Ｑ_SW対パルス電位の関係を示
し、Ｖ_Wは望ましくは、スイッチングチャージ電位が飽
和した領域で用いることが望ましい。図３（ｆ）はいわ
ゆる“lach of true Ｅ_C ”を示すものであり、つまり
妨害パルス（disturbance Pulse ）に対する耐性を示し
ている。

【００２９】これら図３（ｅ），（ｆ）に示すｎは、１
／２Ｖ_W 法では“２”、１／３Ｖ_W法では“３”を表わ
している。同図（ｆ）では抗電圧Ｖ_C 以下のＶ_W ／ｎの
電圧のパルスを逆方向に分極した後で、Ｎ回加えた時の
スイッチング電荷Ｑ_SWの劣化特性を表わしている。強誘
電体キャパシタ４では、たとえＶ_C 以下であっても、こ
の図のように、１〜２回のパルスでは劣化しないが、１
０⁴ 〜１０⁶ 回とくり返しパルスを与えた場合には劣化
する。

【００３０】ここで抗電圧を望ましくは、１．０Ｖと
し、ｎ＝３すなわち１／３Ｖ_W 駆動方式を用いて、Ｖ_W
を１．５Ｖ，Ｖ_W ／３を０．５Ｖと設定できる。この場
合、図３（ｆ）に示すように、Ｎが１０⁶ 回のくり返し
外乱パルスでも耐えられる。

【００３１】次に読み出し方法について説明する。ここ
で強誘電体メモリは、図２（ａ）の構造で、図１に示す
ような回路であるものとする。この強誘電体メモリにお
いて、フラットバンド電圧は、

【００３２】

【数３】ここで、φ_MSは金属電極の仕事関係差とし、Ｑ_FCは強誘
電体中のチャージ量の１次のモーメントすなわち、

【００３３】

【数４】ここで、ρ（ｙ）は空間チャージ量の分布とし、ｙは強
誘電体と半導体との界面をθにした場合の強誘電体中の
座標とする。ここに残留分極Ｐ_r を持つ強誘電体の分極
を考慮すると、

【００３４】

【数５】スレッシュホールド電圧Ｖ_thは、

【００３５】

【数６】ここで、φは表面ポテンシャルとし、ε_s ，ε_f はシリ
コンＳｉおよび強誘電体の誘電率でとする。次にソー
ス，ドレイン電流は、

【００３６】

【数７】ここで、＋と−は分極の方向を示す。すなわち分極の方
向による電流は、

【００３７】

【数８】つまり、電流Ｉ_d はゲート電圧Ｖ_gs ⁺ ，Ｖ_gs ^- および分
極＋Ｐ_r ，−Ｐ_r の４つのパラメータによって変化す
る。図４（ａ），（ｂ），（ｄ）は本現象を表わしてい
る。すなわち図４（ａ）は、分極“１”と“０”の差に
よるＩ_DS−Ｖ_gsの特性、同図（ｃ）は分極を“１”（下
向き）の時のＶ_gsをＶ_gs ⁺ とＶ_gs ^- の２つの電圧を与え
た場合、同図（ｄ）は“０”（上向き）の場の同様のも
のである。

【００３８】前述したように読み出す場合においては、
非破壊読み出しを行うために次のような制限が加わる。
すなわち強誘電体にかかる電圧を図３（ｆ）で示す外乱
パルスによって劣化しないような値に制限する必要があ
る。

【００３９】例えば、１０¹⁰回のくり返しパルスで５０
％劣化する電圧をＶｃの０．３倍と見込んでいるため、
実質的な強誘電体にかかる電圧を０．３Ｖｃ以下にしな
くてはならない。ここでＶ_gs ^+,- は、０＜Ｖ_gs ^+,- ＜系数×０．３Ｖ_C ここで系数はＶ_gs電圧と実際に強誘電体にかかる電圧の
比率であり通常１〜３である。図４（ｂ）に示すように
Ｖ_gs ^+,- とＶ_C の関係がある。

【００４０】実際のメモリセル上では図４（ｅ）に示す
ようにメモリセルの選択状態によって、６つの状態を取
るすなわち“１”の分極状態のＳ¹ ，ＨＳ¹ ，ＵＳ¹ 、
ここでＳは選択セル状態、ＨＳは半選択、ここで半選択
とはＸかＹかいずれかの選択、ＵＳは非選択である
“０”の分極状態でＳ⁰ ，ＨＳ⁰ ，ＵＳ⁰ である。この
値は１／２Ｖ_w 法、１／３Ｖ_W 法，１／３Ｖ_W 法で劣化
するすなわち１／２Ｖ_w 法ではメモリセルにかかる電圧
Ｖ_gsは、

【００４１】

【数９】１／３Ｖ_W 法では、

【００４２】

【数１０】ここで、Ｖ_R はセルにかかる電圧であり、１／２Ｖ_w 法
では各ラインに０又は±１／２Ｖ_R を与え、１／３Ｖ_W
法では０，Ｖ_R ，±１／３Ｖ_R を与える。これは図３
（ｃ），（ｄ）と同様である。再び、図４の（ｅ）に移
ると電圧は、

【００４３】

【数１１】の順でかつ、

【００４４】

【数１２】であるため、“１”の分極を持つかつ選択されたセルが
最もＩ_DSが流れ、且つ、Ｈ_S ¹ やＳ⁰ の状態に差を十分
つける事により、同一データラインにつながるメモリセ
ルの数をふやすことができる。

【００４５】次に、非破壊読出しするためには、ソー
ス，ドレイン間へもあまり大きな電圧が印加できない。
これも図３（ｆ）で決まる劣化特性、ここでは、Ｖｃの
約０．３倍以下にする必要がある。

【００４６】次に図５，図６を参照して本発明による第
２実施例としての強誘電体メモリの駆動方法について説
明する。図５は、強誘電体メモリセルの断面を示し、ｐ
型半導体基板２１上にフィールド酸化膜２２で囲まれた
窓を開け、露出される所定領域にイオン注入等でｎ⁺ 型
のソース／ドレイン領域２３を形成する。さらに強誘電
体膜２４を形成してその上層にゲート電極２５を形成す
る。次に全面上に絶縁層２６を形成し、その後、選択エ
ッチングにより前記ソース／ドレイン領域２３が露出す
るように除去する。露出したソース／ドレイン領域２３
上に導電体からなる配線を形成する。図６には、前記メ
モリセルの配置の一例として、周辺回路回路を含めた構
成を示している。

【００４７】図６に示されるＡ₁ 〜Ａ_n ，Ａ_n+1 〜Ａ_m
２９はアドレスを示し、Ｘ，Ｙマルチプレクサ２８，３
０を通して指定されるメモリセルに加えられるデータ
は、共通ラインから出力され、トランジスタφ_C ３３と
トランジスタφ_W ３４により、クランプ電圧Ｖ_clamp ３
１もしくは書き込み電圧Ｖ_write ３２に切換えられる。
Ｖ_ref ３５は電圧として与えても良いし、ダミーセルを
用いても良い。

【００４８】次に図７を参照して本発明による第３実施
例としての強誘電体メモリの駆動方法について説明す
る。この第３実施例の強誘電体メモリは、図５，６に示
したデバイス構造と構成がほぼ同様であるが、書き込み
時にソース２とドレイン３を同一電位に保つためのスイ
ッチφ_W ３４となるトランジスタが設けられている。ク
ランプ信号３１は、読み出し時に信号を与え、トランジ
スタをＯＮして、ソースのつながるデータライン６をク
ランプ信号に固定し、かつ信号をセンスアンプ３７に導
いている。

【００４９】次に図８を参照して本発明による第４実施
例としての強誘電体メモリの駆動方法について説明す
る。この第４実施例の強誘電体メモリにおいて、ソー
ス，ドレイン２３間の電位差が重要であり、且つＶ_thは
チャネルドープによってコントロールする必要がある。

【００５０】図８では、ｐ型低濃度基板の上にｎ⁺ 型の
チャネルドープを行いチャネル領域４０を形成する。こ
のｎ⁺ 型は、その濃度と深さをＶ_thを合わせるべく、チ
ャネルイオン打込みによってコントロールする。望まし
くはｐウェル領域の濃度は、１０¹⁴〜１０¹⁶ｃｍ^-3程
度、チャネル領域４０を１０¹⁶〜１０¹⁹ｃｍ^-3程度とす
る。この場合、ゲート電圧が０Ｖ付近の時は、チャネル
が形成され、ソース／ドレイン２３が同電位化する。負
の電圧の印加により、このチャネルが非導通化する。

【００５１】次に図９を参照して本発明による第５実施
例としての強誘電体メモリの駆動方法について説明す
る。この第５実施例の強誘電体メモリにおいて、前述し
た第２実施例に示したように、書き込み時ソース／ドレ
イン２３を同電位に保つようにするためには、ｐ^-ウェ
ル領域の濃度を下げる方が望ましい。しかし、ｐ^- ウェ
ル領域１の濃度を下げると、耐圧が維持できなくなる。

【００５２】このため本実施例では、チャネル直下のｐ
^- ウェル領域６１とｐ^- ウェル領域２１間に比較的高濃
度のｐ領域６２１ｄを設ける。ここで望ましくはｐ^- ウ
ェル領域２１は、１０¹³〜１０¹⁶ｃｍ^-3程度、ｐ^- ウェ
ル領域６１は、１０¹⁶〜１０¹⁸ｃｍ^-3程度である。

【００５３】以上説明したように、本実施例によれば、
高集積が可能な非破壊の読み出し可能な不揮発性メモリ
が実現できる。つまり、非破壊型の不揮発性メモリの強
誘電体ゲートトランジスタメモリセルで構成されるＳＲ
ＡＭやＤＲＡＭは、同等の書き込み、消去、読み出し時
間で動作することができる。また本発明は、前述した実
施例に限定されるものではなく、他にも発明の要旨を逸
脱しない範囲で種々の変形や応用が可能であることは勿
論である。

【００５４】

【発明の効果】以上詳述したように本発明によれば、１
つのセルに単一のＦゲートＦＥＴを用いた高密度で且つ
通常のＩＣや半導体メモリに使われる５Ｖや３Ｖの低電
圧で書き込みができ、かつ非破壊で読み出しできる不揮
発性メモリとなる強誘電体ゲートトランジスタメモリセ
ルの駆動方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリの駆動方法の概要につ
いて説明するための図である。

【図２】本発明の第１実施例の強誘電体メモリの駆動方
法を説明するため構造と特性を示す図である。

【図３】第１実施例の強誘電体メモリの駆動方法を説明
するための図である。

【図４】本発明による第１実施例としての強誘電体メモ
リの駆動方法を説明するための図である。

【図５】本発明による第２実施例としての強誘電体メモ
リの駆動方法を説明するための強誘電体メモリセルの積
層構造を示す図である。

【図６】図５の強誘電体メモリセルをマトリックス配置
し、周辺回路回路を含めた構成例を示す図である。

【図７】本発明による第３実施例の強誘電体メモリの駆
動方法について説明するのための周辺回路回路を含めた
構成例を示す図である。

【図８】本発明による第４実施例としての強誘電体メモ
リの駆動方法を説明するための強誘電体メモリセルの積
層構造を示す図である。

【図９】本発明による第５実施例としての強誘電体メモ
リの駆動方法を説明するための強誘電体メモリセルの積
層構造を示す図である。

【図１０】従来のメモリ装置の第１の構成例を示す図で
ある。

【図１１】従来のメモリ装置の第２の構成例を示す図で
ある。

【図１２】従来のメモリ装置の第３の構成例を示す図で
ある。

【符号の説明】

１…半導体基板、１ａ…サブストレート電極、２…ソー
ス（ソース領域）、３…ドレイン（ドレイン領域）、４
…強誘電体（強誘電体キャパシタ）、５…ゲート電極、
６…ワードライン（Ｘワードライン）、７…データライ
ン（Ｙｊデータライン）、８…ＣＤ負荷容量、９…レフ
ァレンスレベル（Ｖref ）、１０…アンプ、１１…出力
端、２０…強誘電体ゲートトランジスタメモリセル、２
８…Ｘ−マルチプレクサ、２９…Ｙ−マルチプレクサ。

Claims

【特許請求の範囲】

【請求項１】第１型の半導体上に第２の型のソース及
びドレイン領域が形成され、前記ソース及びドレイン領
域間のチャネル領域上に強誘電体薄膜を形成し、その上
部に導電性のゲート電極を形成する強誘電体ゲートトラ
ンジスタ構造を有する強誘電体ゲートトランジスタメモ
リセルがマトリックス状に配置された強誘電体メモリに
おいて、前記ゲート電極と、ソース又はドレイン若しくは、該ゲ
ート電極とソース及びドレインの同時の２端子で構成す
る、単純マトリックス構造内の選択した１点で、予め記
録された情報を消去させる又は新たな情報を書き込みを
行わせる強誘電体メモリの駆動方法。