JPH0729383A - 半導体記憶装置及びその読み出し方法 - Google Patents
半導体記憶装置及びその読み出し方法Info
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- JPH0729383A JPH0729383A JP19387693A JP19387693A JPH0729383A JP H0729383 A JPH0729383 A JP H0729383A JP 19387693 A JP19387693 A JP 19387693A JP 19387693 A JP19387693 A JP 19387693A JP H0729383 A JPH0729383 A JP H0729383A
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Abstract
(57)【要約】
【目的】 メモリの読み出し余裕を広げ、パターンを縮
小し、ピーク電流を減少させる読み出し回路やこれを用
いた読出し方式を実施する事の可能な半導体記憶装置を
提供する。 【構成】 ４値以上のデータを１メモリセルに書込む半
導体記憶装置にワード線Ｗ１、Ｗ２、・・に大きさの異
なる複数の電位を供給する電圧可変回路９を加える。そ
して、この回路を用いてワード線に印加される電圧の大
きさを換えながらデータを読み出す。その読み出し動作
は、所定のメモリセルを電圧の大きさを換えるごとにそ
のメモリセルを読み出すように、複数回に分けて行う。
この電圧可変回路の電圧は、メモリセルのしきい値に等
しい電圧を用いるためにメモリセルを用いることもで
き、また、電源電圧を減圧して供給する。
小し、ピーク電流を減少させる読み出し回路やこれを用
いた読出し方式を実施する事の可能な半導体記憶装置を
提供する。 【構成】 ４値以上のデータを１メモリセルに書込む半
導体記憶装置にワード線Ｗ１、Ｗ２、・・に大きさの異
なる複数の電位を供給する電圧可変回路９を加える。そ
して、この回路を用いてワード線に印加される電圧の大
きさを換えながらデータを読み出す。その読み出し動作
は、所定のメモリセルを電圧の大きさを換えるごとにそ
のメモリセルを読み出すように、複数回に分けて行う。
この電圧可変回路の電圧は、メモリセルのしきい値に等
しい電圧を用いるためにメモリセルを用いることもで
き、また、電源電圧を減圧して供給する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、とくに、多値レベルのデータを記憶するＲＯＭ（Re
ad Only Memory）の読み出しに関するものである。
り、とくに、多値レベルのデータを記憶するＲＯＭ（Re
ad Only Memory）の読み出しに関するものである。
【０００２】
【従来の技術】半導体記憶装置、例えば、読出し専用Ｒ
ＯＭのメモリセルアレイは、ＭＯＳＦＥＴからなるメモ
リセルをマトリックス状に配置し、各メモリセルのゲー
トを行方向に延びる複数のワード線に接続すると共に、
ソース、ドレインを列方向に延びる複数のビット線に接
続して構成されている。この様な構造を有するＲＯＭの
メモリアレイ中の所定のメモリセルを読出すには、この
メモリの接続されたビット線を選択し、そして、メモリ
セルのゲートに接続されたワード線を高レベルにして前
記所定のメモリセルのデータを読出す。ＲＯＭでは、通
常１ビットのメモリセルは一つのトランジスタによって
構成している。各メモリセルのデータを設定するには、
そのトランジスタのしきい値電圧を高レベルまたは低レ
ベルの高低２つに設定して行っている。この様にデータ
を設定すると一つのメモリセルには１ビット分のデータ
しか記憶することが出来ないため大容量のメモリを実現
しようとすると、チップサイズが大きくなるという欠点
があった。
ＯＭのメモリセルアレイは、ＭＯＳＦＥＴからなるメモ
リセルをマトリックス状に配置し、各メモリセルのゲー
トを行方向に延びる複数のワード線に接続すると共に、
ソース、ドレインを列方向に延びる複数のビット線に接
続して構成されている。この様な構造を有するＲＯＭの
メモリアレイ中の所定のメモリセルを読出すには、この
メモリの接続されたビット線を選択し、そして、メモリ
セルのゲートに接続されたワード線を高レベルにして前
記所定のメモリセルのデータを読出す。ＲＯＭでは、通
常１ビットのメモリセルは一つのトランジスタによって
構成している。各メモリセルのデータを設定するには、
そのトランジスタのしきい値電圧を高レベルまたは低レ
ベルの高低２つに設定して行っている。この様にデータ
を設定すると一つのメモリセルには１ビット分のデータ
しか記憶することが出来ないため大容量のメモリを実現
しようとすると、チップサイズが大きくなるという欠点
があった。
【０００３】そこで、近年、この様な欠点を解決するた
めに１つのメモリセルに２ビット分のデータを記憶させ
ることによって、メモリの大容量化をはかる方式が提案
されている。これを多値メモリという。その方式として
は、メモリセルのトランジスタのゲート長やゲート幅を
変えることによって複数の異なった電流値を設定した
り、或いはセルを構成するＭＯＳトランジスタへ不純物
をイオン注入する際にそのインプラ量を変えてしきい値
電圧を複数の値に変える方法などがある。従来のメモリ
は、例えば、そのメモリセルのしきい値を２種類に変化
させることにより“０”、“１”の２種類の情報を書き
込むことが出来る。また、新しい方式による多値メモリ
ではメモリセルに２種類以上の状態変化を持たせること
により、２種類以上の情報を１つのセルに書き込んでセ
ル容量を増大させている。多値メモリは、ＲＯＭだけで
なく、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ
などの他の形式のメモリにも適用できる。図４６は、多
値メモリとして、例えば、多値ＲＯＭのＶg −Ｉd 特性
を示す特性図である。このメモリは、各メモリセルが４
種類のしきい値のいずれかを備えており、１つのメモリ
セルに４種類の情報、即ち、２ビットの情報を持つこと
が可能である。メモリセルのしきい値をＶ1 〜Ｖ4 （Ｖ
1 ＜Ｖ2 ＜Ｖ3 ＜Ｖ4 ）で表わし、しきい値Ｖ1 、Ｖ2
、Ｖ3 、Ｖ4 を有するメモリセルをそれぞれＭ00、Ｍ0
1、Ｍ10、Ｍ11と本発明では称する。そして、これら各
メモリセルはそれぞれ“００”、“０１”、“１０”、
“１１”の情報を有しているものとする。図はこの様な
しきい値を備えた各メモリセルのＶg −Ｉd 特性を示す
ものである。
めに１つのメモリセルに２ビット分のデータを記憶させ
ることによって、メモリの大容量化をはかる方式が提案
されている。これを多値メモリという。その方式として
は、メモリセルのトランジスタのゲート長やゲート幅を
変えることによって複数の異なった電流値を設定した
り、或いはセルを構成するＭＯＳトランジスタへ不純物
をイオン注入する際にそのインプラ量を変えてしきい値
電圧を複数の値に変える方法などがある。従来のメモリ
は、例えば、そのメモリセルのしきい値を２種類に変化
させることにより“０”、“１”の２種類の情報を書き
込むことが出来る。また、新しい方式による多値メモリ
ではメモリセルに２種類以上の状態変化を持たせること
により、２種類以上の情報を１つのセルに書き込んでセ
ル容量を増大させている。多値メモリは、ＲＯＭだけで
なく、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ
などの他の形式のメモリにも適用できる。図４６は、多
値メモリとして、例えば、多値ＲＯＭのＶg −Ｉd 特性
を示す特性図である。このメモリは、各メモリセルが４
種類のしきい値のいずれかを備えており、１つのメモリ
セルに４種類の情報、即ち、２ビットの情報を持つこと
が可能である。メモリセルのしきい値をＶ1 〜Ｖ4 （Ｖ
1 ＜Ｖ2 ＜Ｖ3 ＜Ｖ4 ）で表わし、しきい値Ｖ1 、Ｖ2
、Ｖ3 、Ｖ4 を有するメモリセルをそれぞれＭ00、Ｍ0
1、Ｍ10、Ｍ11と本発明では称する。そして、これら各
メモリセルはそれぞれ“００”、“０１”、“１０”、
“１１”の情報を有しているものとする。図はこの様な
しきい値を備えた各メモリセルのＶg −Ｉd 特性を示す
ものである。
【０００４】図４７に、この多値ＲＯＭの読出し回路を
示す。図４８は、図４７の読出し回路に使われるセンス
増幅器（センスアンプ）の例であり、図４９は、その出
力回路の１例である。図４７において、メモリセルアレ
イ１は、複数のマトリックス状に配置されたＭＯＳトラ
ンジスタからなるメモリセル（Ｍ1 、Ｍ2 、Ｍ3 、・・
・）から構成されている。各メモリセルのゲートは、ワ
ード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）が接続されてお
り、これらワード線は、ローデコーダ２に接続されてい
る。各メモリセルのドレインは、ビット線（Ｂ1 、Ｂ2
、Ｂ3 、・・・）に接続され、ビット線は、第１の選
択トランジスタ（Ｓ11、Ｓ21、Ｓ12、Ｓ22、・・・）を
介して第１のカラムデコーダ３に接続されている第１の
ビット選択線（Ｌ1 、Ｌ2 、Ｌ3 、・・・）に接続して
いる。ビット線は、複数本を１つのブロックとして、複
数のブロックを構成し、各ブロックはそれぞれ主ビット
線（ＭＢ1 、ＭＢ2 、・・・）に接続している。主ビッ
ト線は、第２の選択トランジスタ（Ｓ1 、Ｓ2 、・・
・）を介して第２のカラムデコーダ４に接続されている
第２のビット選択線（Ｃ1 、Ｃ2 、・・・）に接続して
いる。主ビット線は、センスアンプ５の入力側（ＳIN）
に接続され、このセンスアンプ５の出力は、出力回路の
入力側に接続されている。アドレスの入力により第２の
カラムデコーダ４によって第２の選択線の１本が選択さ
れ、同時に第１のカラムコーダ３によって第１の選択線
の１本が選択される。そして、ビット線の１本が選択さ
れてセンスアンプ５の入力ＳINに入力する。同様に、ロ
ーデコーダもアドレスによりワード線の１本が選択さ
れ、メモリセルのゲートに通常電源電圧（Ｖdd）が印加
される。ここで、アドレス信号によって第１のビット選
択線Ｌ1 、第２のビット選択線Ｃ1 及びワード線Ｗ1 が
選択されると、メモリセルアレイからメモリセルＭ1 が
読出される。図４８のセンスアンプ５のＰ型トランジス
タＴｒ２と直列に接続されたＰ型の負荷トランジスタＴ
ｒ1 とメモリセルの流す電流（Ｉcell）によりセンスア
ンプ５の入力ＳINの電位は決定される。読出されたメモ
リセルＭ1 が所定のしきい値を有するＭ00、Ｍ01、Ｍ1
0、Ｍ11の各セルである場合のセンスアンプ５の入力ＳI
Nのレベルは、図５０に示す態様になっている。図４８
に示すインバータＩＮ1 、ＩＮ2 、ＩＮ3 の切変わり電
位ＩＮＶ1 、ＩＮＶ2 、ＩＮＶ3 は、図のように設定す
る。このように設定し、前記各セルのいずれかのレベル
と比較することにより、その結果がセンスアンプ５から
出力する。その出力ＤＡｉ、ＤＢｉ、ＤＣｉは、メモリ
セルＭ1 がどのセルに相当するかにより表１に示すよう
な値を示す。このセンスアンプ５の出力は、図４９に示
す出力回路６に入力され、出力回路６で２ビットのデー
タＯＵＴＡ及びＯＵＴＢに変換される。すなわち、各セ
ルによって得られる２ビットのデータがＯＵＴＡ、ＯＵ
ＴＢである。
示す。図４８は、図４７の読出し回路に使われるセンス
増幅器（センスアンプ）の例であり、図４９は、その出
力回路の１例である。図４７において、メモリセルアレ
イ１は、複数のマトリックス状に配置されたＭＯＳトラ
ンジスタからなるメモリセル（Ｍ1 、Ｍ2 、Ｍ3 、・・
・）から構成されている。各メモリセルのゲートは、ワ
ード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）が接続されてお
り、これらワード線は、ローデコーダ２に接続されてい
る。各メモリセルのドレインは、ビット線（Ｂ1 、Ｂ2
、Ｂ3 、・・・）に接続され、ビット線は、第１の選
択トランジスタ（Ｓ11、Ｓ21、Ｓ12、Ｓ22、・・・）を
介して第１のカラムデコーダ３に接続されている第１の
ビット選択線（Ｌ1 、Ｌ2 、Ｌ3 、・・・）に接続して
いる。ビット線は、複数本を１つのブロックとして、複
数のブロックを構成し、各ブロックはそれぞれ主ビット
線（ＭＢ1 、ＭＢ2 、・・・）に接続している。主ビッ
ト線は、第２の選択トランジスタ（Ｓ1 、Ｓ2 、・・
・）を介して第２のカラムデコーダ４に接続されている
第２のビット選択線（Ｃ1 、Ｃ2 、・・・）に接続して
いる。主ビット線は、センスアンプ５の入力側（ＳIN）
に接続され、このセンスアンプ５の出力は、出力回路の
入力側に接続されている。アドレスの入力により第２の
カラムデコーダ４によって第２の選択線の１本が選択さ
れ、同時に第１のカラムコーダ３によって第１の選択線
の１本が選択される。そして、ビット線の１本が選択さ
れてセンスアンプ５の入力ＳINに入力する。同様に、ロ
ーデコーダもアドレスによりワード線の１本が選択さ
れ、メモリセルのゲートに通常電源電圧（Ｖdd）が印加
される。ここで、アドレス信号によって第１のビット選
択線Ｌ1 、第２のビット選択線Ｃ1 及びワード線Ｗ1 が
選択されると、メモリセルアレイからメモリセルＭ1 が
読出される。図４８のセンスアンプ５のＰ型トランジス
タＴｒ２と直列に接続されたＰ型の負荷トランジスタＴ
ｒ1 とメモリセルの流す電流（Ｉcell）によりセンスア
ンプ５の入力ＳINの電位は決定される。読出されたメモ
リセルＭ1 が所定のしきい値を有するＭ00、Ｍ01、Ｍ1
0、Ｍ11の各セルである場合のセンスアンプ５の入力ＳI
Nのレベルは、図５０に示す態様になっている。図４８
に示すインバータＩＮ1 、ＩＮ2 、ＩＮ3 の切変わり電
位ＩＮＶ1 、ＩＮＶ2 、ＩＮＶ3 は、図のように設定す
る。このように設定し、前記各セルのいずれかのレベル
と比較することにより、その結果がセンスアンプ５から
出力する。その出力ＤＡｉ、ＤＢｉ、ＤＣｉは、メモリ
セルＭ1 がどのセルに相当するかにより表１に示すよう
な値を示す。このセンスアンプ５の出力は、図４９に示
す出力回路６に入力され、出力回路６で２ビットのデー
タＯＵＴＡ及びＯＵＴＢに変換される。すなわち、各セ
ルによって得られる２ビットのデータがＯＵＴＡ、ＯＵ
ＴＢである。
【０００５】
【表１】
【０００６】
【発明が解決しようとする課題】以上のように、多値メ
モリは読出されるが、このメモリ読出し法では、セルに
印加される電圧ＶINからＧＮＤ（接地）までの電位を４
分割してデータをセンスしているので、読出し余裕が少
なく、また、各セルを流れる電流（Ｉcell）の差が少な
いため負荷トランジスタＴｒ1 などを用いる負荷の設定
が難しく、その分割がアンバランスになり読出し余裕も
無くなる。また、電流Ｉcellのバラツキがあることや４
値を越える情報を１つのセルに記憶させる場合を考慮に
いれると、読出し余裕はさらに無くなり、正常な読出し
動作が行えない可能性もある。また“０００”、“０１
０”など３ビットの情報を１つの情報としてメモリセル
に記憶するには、セルに印加される電圧ＶINからＧＮＤ
まで電位を８分割する必要があり、さらに読出し余裕が
なくなる。また、最近のメモリの多ビット化傾向や１度
の読出しで多数のデータをセンスし、それを順次読出す
方式のようにセンスアンプを多数備える必要が出て来た
場合、このような読出し回路による読出し方式では、パ
ターンの増大やピーク電流の増加を招く。本発明は、こ
の様な事情によりなされたものであり、メモリの読出し
余裕を広げ、パターンを縮小し、ピーク電流を減少させ
る読出し回路やこれを用いた読出し方式を実施すること
が可能な半導体記憶装置を提供する。
モリは読出されるが、このメモリ読出し法では、セルに
印加される電圧ＶINからＧＮＤ（接地）までの電位を４
分割してデータをセンスしているので、読出し余裕が少
なく、また、各セルを流れる電流（Ｉcell）の差が少な
いため負荷トランジスタＴｒ1 などを用いる負荷の設定
が難しく、その分割がアンバランスになり読出し余裕も
無くなる。また、電流Ｉcellのバラツキがあることや４
値を越える情報を１つのセルに記憶させる場合を考慮に
いれると、読出し余裕はさらに無くなり、正常な読出し
動作が行えない可能性もある。また“０００”、“０１
０”など３ビットの情報を１つの情報としてメモリセル
に記憶するには、セルに印加される電圧ＶINからＧＮＤ
まで電位を８分割する必要があり、さらに読出し余裕が
なくなる。また、最近のメモリの多ビット化傾向や１度
の読出しで多数のデータをセンスし、それを順次読出す
方式のようにセンスアンプを多数備える必要が出て来た
場合、このような読出し回路による読出し方式では、パ
ターンの増大やピーク電流の増加を招く。本発明は、こ
の様な事情によりなされたものであり、メモリの読出し
余裕を広げ、パターンを縮小し、ピーク電流を減少させ
る読出し回路やこれを用いた読出し方式を実施すること
が可能な半導体記憶装置を提供する。
【０００７】
【課題を解決するための手段】本発明は、メモリセルの
ゲートに印加される電圧、即ち、ワード線に印加される
電圧を変えながらデータを読出すことを特徴としてい
る。また、読出し動作を数回に分けて行うことを特徴と
している。さらに、読出し動作時にメモリセルのゲート
に印加される電圧をリファレンスのメモリセルにより設
定することを特徴としている。すなわち、本発明の半導
体記憶装置は、マトリックス状に配置された複数のメモ
リセルと、前記メモリセルのゲートが接続されている複
数のワード線と、前記メモリセルのドレインが接続され
ている複数のビット線と、前記ワード線に少なくとも１
つ以上の電位を供給する電圧可変回路と、読出し動作時
において前記複数のメモリセルの中から読み出される所
定のメモリセルを少なくとも２つ以上内部的に順次選択
する手段を有するビット線選択手段と、前記ビット線選
択手段により選択された所定のビット線の電位を検出し
て前記複数のメモリセルの中から読み出されるメモリセ
ルの流す電流をセンスするセンスアンプと、少なくとも
２つ以上のラッチ回路と、前記内部的に順次選択された
少なくとも２つ以上のメモリセルの前記センスアンプの
出力を前記ラッチ回路にそれぞれラッチする順次回路と
を備えていることを第１の特徴としている。また、マト
リックス状に配置された複数のメモリセルと、前記メモ
リセルのゲートが接続されている複数のワード線と、前
記メモリセルのドレインが接続されている複数のビット
線と、前記ワード線に少なくとも１つ以上の電位を供給
する電圧可変回路とを備え前記電圧可変回路は、前記メ
モリセルを構成する所定の少なくとも１つ以上のトラン
ジスタ又はこのメモリセルの特性と同等の特性を有する
少なくとも１つ以上のトランジスタにより構成されるリ
ファレンスのトランジスタにより前記ワード線に供給す
る複数の電位を設定することを第２の特徴としている。
ゲートに印加される電圧、即ち、ワード線に印加される
電圧を変えながらデータを読出すことを特徴としてい
る。また、読出し動作を数回に分けて行うことを特徴と
している。さらに、読出し動作時にメモリセルのゲート
に印加される電圧をリファレンスのメモリセルにより設
定することを特徴としている。すなわち、本発明の半導
体記憶装置は、マトリックス状に配置された複数のメモ
リセルと、前記メモリセルのゲートが接続されている複
数のワード線と、前記メモリセルのドレインが接続され
ている複数のビット線と、前記ワード線に少なくとも１
つ以上の電位を供給する電圧可変回路と、読出し動作時
において前記複数のメモリセルの中から読み出される所
定のメモリセルを少なくとも２つ以上内部的に順次選択
する手段を有するビット線選択手段と、前記ビット線選
択手段により選択された所定のビット線の電位を検出し
て前記複数のメモリセルの中から読み出されるメモリセ
ルの流す電流をセンスするセンスアンプと、少なくとも
２つ以上のラッチ回路と、前記内部的に順次選択された
少なくとも２つ以上のメモリセルの前記センスアンプの
出力を前記ラッチ回路にそれぞれラッチする順次回路と
を備えていることを第１の特徴としている。また、マト
リックス状に配置された複数のメモリセルと、前記メモ
リセルのゲートが接続されている複数のワード線と、前
記メモリセルのドレインが接続されている複数のビット
線と、前記ワード線に少なくとも１つ以上の電位を供給
する電圧可変回路とを備え前記電圧可変回路は、前記メ
モリセルを構成する所定の少なくとも１つ以上のトラン
ジスタ又はこのメモリセルの特性と同等の特性を有する
少なくとも１つ以上のトランジスタにより構成されるリ
ファレンスのトランジスタにより前記ワード線に供給す
る複数の電位を設定することを第２の特徴としている。
【０００８】さらに、マトリックス状に配置された複数
のメモリセルと、前記メモリセルのゲートが接続されて
いる複数のワード線と、前記メモリセルのドレインが接
続されている複数のビット線と、前記ワード線に少なく
とも１つ以上の電位を供給する電圧可変回路とを備え、
前記電圧可変回路は、前記メモリセルを構成する所定の
少なくとも１つ以上のトランジスタ又はこのメモリセル
の特性と同等の特性を有する少なくとも１つ以上のトラ
ンジスタにより構成されるリファレンスのトランジスタ
のゲートに、前記ワード線に供給する複数の電位と同等
の電位を供給する手段を有し、前記リファレンスのトラ
ンジスタのドレインに接続され、前記リファレンスのセ
ルの流す電流をセンスするリファレンスセンスアンプを
具備し、このリファレンスセンスアンプの出力により、
前記センスアンプの出力をこのセンスアンプに接続され
たラッチ回路にラッチするか、又は、前記センスアンプ
に接続された出力回路により出力することを第３の特徴
としている。前記リファレンスのトランジスタが、前記
メモリセルと同じしきい値のトランジスタ、前記メモリ
セルとしきい値が異なり電流特性が同じトランジスタ、
前記メモリセルと同じしきい値で電流特性がこのメモリ
セルの電流特性の何倍かの電流特性を持つトランジス
タ、又は前記メモリセルとしきい値が異なるが電流特性
がこのメモリセルの電流特性の何倍かの電流特性を持つ
トランジスタのいずれか少なくとも１つ以上のトランジ
スタにより構成しても良い。本発明の半導体記憶装置の
読出し方法は、１読み出し動作において、マトリックス
状に配置された複数のメモリセルのゲートが接続されて
いる複数のワード線の中の所定のワード線に電圧可変回
路により所定の電位を供給する手段と、前記メモリセル
のドレインが接続されている複数のビット線の中の所定
のビット線の電位を検出し、その電位に基づいて形成さ
れたメモリセルデータを出力する手段と、前記所定のワ
ード線が前記所定の電位の状態で前記複数のビット線の
中の他のビット線の電位を検出してその電位に基づいて
形成されたメモリセルデータを出力し、この出力動作を
更に前記複数のビット線の別のビット線に続ける内部的
手段とを備えていることを特徴としている。
のメモリセルと、前記メモリセルのゲートが接続されて
いる複数のワード線と、前記メモリセルのドレインが接
続されている複数のビット線と、前記ワード線に少なく
とも１つ以上の電位を供給する電圧可変回路とを備え、
前記電圧可変回路は、前記メモリセルを構成する所定の
少なくとも１つ以上のトランジスタ又はこのメモリセル
の特性と同等の特性を有する少なくとも１つ以上のトラ
ンジスタにより構成されるリファレンスのトランジスタ
のゲートに、前記ワード線に供給する複数の電位と同等
の電位を供給する手段を有し、前記リファレンスのトラ
ンジスタのドレインに接続され、前記リファレンスのセ
ルの流す電流をセンスするリファレンスセンスアンプを
具備し、このリファレンスセンスアンプの出力により、
前記センスアンプの出力をこのセンスアンプに接続され
たラッチ回路にラッチするか、又は、前記センスアンプ
に接続された出力回路により出力することを第３の特徴
としている。前記リファレンスのトランジスタが、前記
メモリセルと同じしきい値のトランジスタ、前記メモリ
セルとしきい値が異なり電流特性が同じトランジスタ、
前記メモリセルと同じしきい値で電流特性がこのメモリ
セルの電流特性の何倍かの電流特性を持つトランジス
タ、又は前記メモリセルとしきい値が異なるが電流特性
がこのメモリセルの電流特性の何倍かの電流特性を持つ
トランジスタのいずれか少なくとも１つ以上のトランジ
スタにより構成しても良い。本発明の半導体記憶装置の
読出し方法は、１読み出し動作において、マトリックス
状に配置された複数のメモリセルのゲートが接続されて
いる複数のワード線の中の所定のワード線に電圧可変回
路により所定の電位を供給する手段と、前記メモリセル
のドレインが接続されている複数のビット線の中の所定
のビット線の電位を検出し、その電位に基づいて形成さ
れたメモリセルデータを出力する手段と、前記所定のワ
ード線が前記所定の電位の状態で前記複数のビット線の
中の他のビット線の電位を検出してその電位に基づいて
形成されたメモリセルデータを出力し、この出力動作を
更に前記複数のビット線の別のビット線に続ける内部的
手段とを備えていることを特徴としている。
【０００９】
【作用】読出し動作を数回に分けることで、センスアン
プの数とピーク電流を減らすことができる。また、読出
し時にメモリセルのゲートに印加される電圧をあらかじ
めデータの分かっているセル（リファレンスのセル）を
用いて設定することで、電源電圧の変動やセルの特性の
変化に対しても常に読出しに最適な電圧を選択できる。
プの数とピーク電流を減らすことができる。また、読出
し時にメモリセルのゲートに印加される電圧をあらかじ
めデータの分かっているセル（リファレンスのセル）を
用いて設定することで、電源電圧の変動やセルの特性の
変化に対しても常に読出しに最適な電圧を選択できる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図１１、図４９を参照して第１の
実施例を説明する。図１及び図２は、半導体記憶装置の
メモリセル部及びセンスアンプを含む出力回路部の回路
ブロック図、図３は、半導体記憶装置に用いるセンスア
ンプの回路図、図４は半導体記憶装置に用いる出力回路
のラッチブロックの一例を示す回路図、図４９は、この
半導体記憶装置に用いる出力回路の論理回路の１例を示
す回路図、図５は、この半導体記憶装置に用いるローデ
コーダの回路図、図６は、この半導体記憶装置に用いる
電圧可変回路の回路図、図７は、この半導体記憶装置を
用いて実施した読出し動作のフローチャート図、図８
は、このフローチャートに従って読出し動作を行う場合
のワードレベルと読出し動作の時間変化を示す動作図、
図９乃至図１１は、この半導体記憶装置の動作波形図で
ある。図１及び図２において、メモリセルアレイ１は、
複数のマトリックス状に配置されたＭＯＳトランジスタ
からなるメモリセル（Ｍ1 、Ｍ2 、Ｍ3 、・・・）から
構成されている。メモリセルＭ1 は、前述した所定のし
きい値を備えたセルＭ00の構造を備えている。同様にメ
モリセルＭ2 、Ｍ3 、Ｍ4 は、それぞれ前述のセルＭ0
1、Ｍ10、Ｍ11の構造を備えている。各メモリセルのゲ
ートには、ワード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）が接
続されており、これらワード線は、ローデコーダ２に接
続されている。各メモリセルのドレインはビット線（Ｂ
1 、Ｂ2 、Ｂ3 、・・・）に接続され、これらビット線
は第１の選択トランジスタ（Ｓ11、Ｓ21、Ｓ12、Ｓ22、
・・・）を介して第１のカラムデコーダ３に接続されて
いる第１のビット選択線（Ｌ1 、Ｌ2 、Ｌ3 、・・・）
に接続している。
する。まず、図１乃至図１１、図４９を参照して第１の
実施例を説明する。図１及び図２は、半導体記憶装置の
メモリセル部及びセンスアンプを含む出力回路部の回路
ブロック図、図３は、半導体記憶装置に用いるセンスア
ンプの回路図、図４は半導体記憶装置に用いる出力回路
のラッチブロックの一例を示す回路図、図４９は、この
半導体記憶装置に用いる出力回路の論理回路の１例を示
す回路図、図５は、この半導体記憶装置に用いるローデ
コーダの回路図、図６は、この半導体記憶装置に用いる
電圧可変回路の回路図、図７は、この半導体記憶装置を
用いて実施した読出し動作のフローチャート図、図８
は、このフローチャートに従って読出し動作を行う場合
のワードレベルと読出し動作の時間変化を示す動作図、
図９乃至図１１は、この半導体記憶装置の動作波形図で
ある。図１及び図２において、メモリセルアレイ１は、
複数のマトリックス状に配置されたＭＯＳトランジスタ
からなるメモリセル（Ｍ1 、Ｍ2 、Ｍ3 、・・・）から
構成されている。メモリセルＭ1 は、前述した所定のし
きい値を備えたセルＭ00の構造を備えている。同様にメ
モリセルＭ2 、Ｍ3 、Ｍ4 は、それぞれ前述のセルＭ0
1、Ｍ10、Ｍ11の構造を備えている。各メモリセルのゲ
ートには、ワード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）が接
続されており、これらワード線は、ローデコーダ２に接
続されている。各メモリセルのドレインはビット線（Ｂ
1 、Ｂ2 、Ｂ3 、・・・）に接続され、これらビット線
は第１の選択トランジスタ（Ｓ11、Ｓ21、Ｓ12、Ｓ22、
・・・）を介して第１のカラムデコーダ３に接続されて
いる第１のビット選択線（Ｌ1 、Ｌ2 、Ｌ3 、・・・）
に接続している。
【００１１】ビット線は複数本を１つのブロックとし
て、複数のブロックを構成し、各ブロックは、それぞれ
主ビット線（ＭＢ1 、ＭＢ2 、・・・）に接続してい
る。主ビット線は、第２の選択トランジスタ（Ｓ1 、Ｓ
2 、・・・）を介して第２のカラムデコーダ４に接続さ
れている第２のビット選択線（Ｃ1 、Ｃ2 、・・・）に
接続している。主ビット線は、センスアンプ５の入力側
（ＳIN）に接続され、このセンスアンプ５の出力ＳOUT
は、出力回路のラッチブロック７１〜７４の入力側に接
続している。ラッチブロック７１〜７４からデータＤＡ
ｉ、ＤＢｉ、ＤＣｉ（ｉ＝１〜４）が出力され、これ
は、出力回路の論理回路８１〜８４に入力されて、この
論理回路８１〜８４で２ビットのデータＯＵＴｉＡ、Ｏ
ＵＴｉＢ（ｉ＝１〜４）に変換される。レベルの異なる
電位が出力される電圧可変回路９がローデコーダ２に接
続され、その出力によって所定のワード線Ｗが選択され
る。図６に示すように電圧可変回路９には、３種類の入
力（ＬＷ1 、ＬＷ2 、ＬＷ3 ）がそれぞれＰチャネルト
ランジスタＴｒ３、Ｔｒ４、Ｔｒ５のゲートに入力さ
れ、抵抗分割によって所定の出力ＺＷを得る。抵抗Ｒ0
〜Ｒ3 による抵抗分割によってＬＷ1 がローレベルのと
きに出力ＺＷには図４６に示すＶ2 が出力するように設
定されている。ＬＷ2 がローレベルのときに出力ＺＷに
は、同じくＶ3 が出力するように設定されている。
て、複数のブロックを構成し、各ブロックは、それぞれ
主ビット線（ＭＢ1 、ＭＢ2 、・・・）に接続してい
る。主ビット線は、第２の選択トランジスタ（Ｓ1 、Ｓ
2 、・・・）を介して第２のカラムデコーダ４に接続さ
れている第２のビット選択線（Ｃ1 、Ｃ2 、・・・）に
接続している。主ビット線は、センスアンプ５の入力側
（ＳIN）に接続され、このセンスアンプ５の出力ＳOUT
は、出力回路のラッチブロック７１〜７４の入力側に接
続している。ラッチブロック７１〜７４からデータＤＡ
ｉ、ＤＢｉ、ＤＣｉ（ｉ＝１〜４）が出力され、これ
は、出力回路の論理回路８１〜８４に入力されて、この
論理回路８１〜８４で２ビットのデータＯＵＴｉＡ、Ｏ
ＵＴｉＢ（ｉ＝１〜４）に変換される。レベルの異なる
電位が出力される電圧可変回路９がローデコーダ２に接
続され、その出力によって所定のワード線Ｗが選択され
る。図６に示すように電圧可変回路９には、３種類の入
力（ＬＷ1 、ＬＷ2 、ＬＷ3 ）がそれぞれＰチャネルト
ランジスタＴｒ３、Ｔｒ４、Ｔｒ５のゲートに入力さ
れ、抵抗分割によって所定の出力ＺＷを得る。抵抗Ｒ0
〜Ｒ3 による抵抗分割によってＬＷ1 がローレベルのと
きに出力ＺＷには図４６に示すＶ2 が出力するように設
定されている。ＬＷ2 がローレベルのときに出力ＺＷに
は、同じくＶ3 が出力するように設定されている。
【００１２】そして、ＬＷ3 がローレベルのときに出力
ＺＷには、Ｖ4 が出力するように設定されている。ま
た、この出力がそのゲートに入力するトランジスタＴｒ
７は、しきい値が零に近いエンハンスメント型であり、
これと直列に接続されている抵抗Ｒｍ１を高抵抗にして
いるためにその出力ＶＷはほぼＺＷに等しい。この出力
ＶＷは、図５のローデコーダ２に供給されるが、ＬＷ1
をローレベルにすると、ローデコーダ２によって選択さ
れたワード線にＶ2 のレベルが出力される。ＬＷ2 をロ
ーレベルにすると、ワード線にはＶ3 のレベルが出力さ
れる。ＬＷ3 をローレベルにするとワード線にはＶ4 の
レベルが出力される。そして、ＬＷ1 〜ＬＷ3 をすべて
ハイレベルにすると０Ｖが出力される（図９乃至図１１
参照）。アドレス信号ＡＤＤｉ（ＡＤＤ1 、ＡＤＤ2 、
ＡＤＤ3 、・・・）によりカラムデコーダ４から第２の
ビット選択線Ｃ1 が選択され、ローデコーダ２からワー
ド線Ｗ1 が選択される。この時同時にＬＷ1 をローレベ
ル、ＬＥをハイレベルにするために、ワード線Ｗ1 は、
０ＶからＶ2 のレベルに充電される。ワード線Ｗ1 はＶ
2 のレベルまで徐々に上がっていき、Ｖ2 のレベルまで
達したところで、内部アドレスにより第１のビット選択
線Ｌ1 をハイレベルにする。このときメモリセルＭ1 が
選択される。このメモリセルＭ1 は、しきい値電圧Ｖ1
を有するセルＭ00構造を備えている。
ＺＷには、Ｖ4 が出力するように設定されている。ま
た、この出力がそのゲートに入力するトランジスタＴｒ
７は、しきい値が零に近いエンハンスメント型であり、
これと直列に接続されている抵抗Ｒｍ１を高抵抗にして
いるためにその出力ＶＷはほぼＺＷに等しい。この出力
ＶＷは、図５のローデコーダ２に供給されるが、ＬＷ1
をローレベルにすると、ローデコーダ２によって選択さ
れたワード線にＶ2 のレベルが出力される。ＬＷ2 をロ
ーレベルにすると、ワード線にはＶ3 のレベルが出力さ
れる。ＬＷ3 をローレベルにするとワード線にはＶ4 の
レベルが出力される。そして、ＬＷ1 〜ＬＷ3 をすべて
ハイレベルにすると０Ｖが出力される（図９乃至図１１
参照）。アドレス信号ＡＤＤｉ（ＡＤＤ1 、ＡＤＤ2 、
ＡＤＤ3 、・・・）によりカラムデコーダ４から第２の
ビット選択線Ｃ1 が選択され、ローデコーダ２からワー
ド線Ｗ1 が選択される。この時同時にＬＷ1 をローレベ
ル、ＬＥをハイレベルにするために、ワード線Ｗ1 は、
０ＶからＶ2 のレベルに充電される。ワード線Ｗ1 はＶ
2 のレベルまで徐々に上がっていき、Ｖ2 のレベルまで
達したところで、内部アドレスにより第１のビット選択
線Ｌ1 をハイレベルにする。このときメモリセルＭ1 が
選択される。このメモリセルＭ1 は、しきい値電圧Ｖ1
を有するセルＭ00構造を備えている。
【００１３】この時、センスアンプ５の出力ＳOUT は、
ワード線がＶ2 のレベルであり電流を流しているので、
０レベルとなり、このデータは、出力回路６１のラッチ
ブロック７１においてラッチパルスＡ1 によりラッチさ
れる。そして、ラッチブロック７１の出力ＤＡ1 は、ア
ンノウン（ＵＮＫＮＯＷＮ）状態（データが０か１か分
からない状態）から０レベルに変わる。次ぎに、内部ア
ドレスを進めて第１のビット選択線Ｌ1 をローレベルに
し、第１のビット選択線Ｌ2 をハイレベルにする。ワー
ド線Ｗ1 はＶ2 のレベルを維持している。このときメモ
リセルＭ2 が選択される。このメモリセルＭ2 は、しき
い値電圧Ｖ2 を有するセルＭ01構造を備えている。した
がって、Ｖ2 のレベルでは電流が流れないか、殆ど流れ
ない。そのため、センスアンプの入力ＳINは、インバー
タＩＮの切り換り電圧まで下がらず、その出力ＳOUT
は、１レベルとなる。このデータは、出力回路６２のラ
ッチブロック７２においてラッチパルスＡ2 によりラッ
チされる。そして、ラッチブロック７２の出力ＤＡ2
は、アンノウン（ＵＮＫＮＯＷＮ）状態（データが０か
１か分からない状態）から１レベルに変わる。次ぎに、
内部アドレスを進めて第１のビット選択線Ｌ2 をローレ
ベルにし、第１のビット選択線Ｌ3 をハイレベルにす
る。ワード線Ｗ1 はＶ2 のレベルを維持している。この
ときメモリセルＭ3が選択される。このメモリセルＭ3
は、しきい値電圧Ｖ3 を有するセルＭ10構造を備えてい
る。したがって、Ｖ2 のレベルでは電流が流れない。
ワード線がＶ2 のレベルであり電流を流しているので、
０レベルとなり、このデータは、出力回路６１のラッチ
ブロック７１においてラッチパルスＡ1 によりラッチさ
れる。そして、ラッチブロック７１の出力ＤＡ1 は、ア
ンノウン（ＵＮＫＮＯＷＮ）状態（データが０か１か分
からない状態）から０レベルに変わる。次ぎに、内部ア
ドレスを進めて第１のビット選択線Ｌ1 をローレベルに
し、第１のビット選択線Ｌ2 をハイレベルにする。ワー
ド線Ｗ1 はＶ2 のレベルを維持している。このときメモ
リセルＭ2 が選択される。このメモリセルＭ2 は、しき
い値電圧Ｖ2 を有するセルＭ01構造を備えている。した
がって、Ｖ2 のレベルでは電流が流れないか、殆ど流れ
ない。そのため、センスアンプの入力ＳINは、インバー
タＩＮの切り換り電圧まで下がらず、その出力ＳOUT
は、１レベルとなる。このデータは、出力回路６２のラ
ッチブロック７２においてラッチパルスＡ2 によりラッ
チされる。そして、ラッチブロック７２の出力ＤＡ2
は、アンノウン（ＵＮＫＮＯＷＮ）状態（データが０か
１か分からない状態）から１レベルに変わる。次ぎに、
内部アドレスを進めて第１のビット選択線Ｌ2 をローレ
ベルにし、第１のビット選択線Ｌ3 をハイレベルにす
る。ワード線Ｗ1 はＶ2 のレベルを維持している。この
ときメモリセルＭ3が選択される。このメモリセルＭ3
は、しきい値電圧Ｖ3 を有するセルＭ10構造を備えてい
る。したがって、Ｖ2 のレベルでは電流が流れない。
【００１４】そのため、センスアンプの入力ＳINは、イ
ンバータＩＮの切り換り電圧まで下がらず、その出力Ｓ
OUT は、１レベルとなる。このデータは、出力回路６３
のラッチブロック７３においてラッチパルスＡ3 により
ラッチされる。そして、ラッチブロック７３の出力ＤＡ
3 は、アンノウン（ＵＮＫＮＯＷＮ）状態（データが０
か１か分からない状態）から１レベルに変わる。次に、
内部アドレスをさらに進めて第１のビット選択線Ｌ3 を
ローレベルにし、第１のビット選択線Ｌ4 をハイレベル
にする。ワード線Ｗ1 はＶ2 のレベルを維持している。
このときメモリセルＭ4 が選択される。このメモリセル
Ｍ4 は、しきい値電圧Ｖ4 を有するセルＭ11構造を備え
ている。したがって、Ｖ2 のレベルでは電流が流れな
い。そのためセンスアンプの入力ＳINは、インバータＩ
Ｎの切り換り電圧まで下がらず、その出力ＳOUT は、１
レベルとなる。このデータは、出力回路６４のラッチブ
ロック７４においてラッチパルスＡ4 によりラッチされ
る。そして、ラッチブロック７４の出力ＤＡ4 は、アン
ノウン（ＵＮＫＮＯＷＮ）状態（データが０か１か分か
らない状態）から１レベルに変わる。この様に、カラム
デコーダ３を内部アドレスで切り変えながらラッチパル
スＡ1 〜Ａ4 でデータをラッチして行く。ラッチパルス
Ａ4 でデータをラッチした後、カラムデコーダ３の操作
で、第１のビット選択線Ｌ1 〜Ｌ4 をすべてローレベル
にし、かつ、電圧可変回路９の入力ＬＷ1 をハイレベ
ル、ＬＷ2 をローレベルにしてワード線Ｗ1 をＶ3 のレ
ベルに充電する。
ンバータＩＮの切り換り電圧まで下がらず、その出力Ｓ
OUT は、１レベルとなる。このデータは、出力回路６３
のラッチブロック７３においてラッチパルスＡ3 により
ラッチされる。そして、ラッチブロック７３の出力ＤＡ
3 は、アンノウン（ＵＮＫＮＯＷＮ）状態（データが０
か１か分からない状態）から１レベルに変わる。次に、
内部アドレスをさらに進めて第１のビット選択線Ｌ3 を
ローレベルにし、第１のビット選択線Ｌ4 をハイレベル
にする。ワード線Ｗ1 はＶ2 のレベルを維持している。
このときメモリセルＭ4 が選択される。このメモリセル
Ｍ4 は、しきい値電圧Ｖ4 を有するセルＭ11構造を備え
ている。したがって、Ｖ2 のレベルでは電流が流れな
い。そのためセンスアンプの入力ＳINは、インバータＩ
Ｎの切り換り電圧まで下がらず、その出力ＳOUT は、１
レベルとなる。このデータは、出力回路６４のラッチブ
ロック７４においてラッチパルスＡ4 によりラッチされ
る。そして、ラッチブロック７４の出力ＤＡ4 は、アン
ノウン（ＵＮＫＮＯＷＮ）状態（データが０か１か分か
らない状態）から１レベルに変わる。この様に、カラム
デコーダ３を内部アドレスで切り変えながらラッチパル
スＡ1 〜Ａ4 でデータをラッチして行く。ラッチパルス
Ａ4 でデータをラッチした後、カラムデコーダ３の操作
で、第１のビット選択線Ｌ1 〜Ｌ4 をすべてローレベル
にし、かつ、電圧可変回路９の入力ＬＷ1 をハイレベ
ル、ＬＷ2 をローレベルにしてワード線Ｗ1 をＶ3 のレ
ベルに充電する。
【００１５】ワード線Ｗ1 が徐々に上がっていき、Ｖ3
のレベルまで達したところで、内部アドレスにより第１
のビット選択線Ｌ1 をハイレベルにする。このときメモ
リセルＭ1 （セル構造Ｍ00）が選択される。この時セン
スアンプ５の出力ＳOUT は、ワード線がＶ3 のレベルで
電流を流れているので、０レベルとなり、このデータ
は、出力回路６１のラッチブロック７１においてラッチ
パルスＢ1 によりラッチされる。そして、ラッチブロッ
ク７１の出力ＤＢ1 は、アンノウン状態から０レベルに
変わる。次に、内部アドレスを進めて第１のビット選択
線Ｌ1 をローレベルにし、第１のビット選択線Ｌ2 をハ
イレベルにする。このときメモリセルＭ2（セル構造Ｍ0
1）が選択される。したがって、Ｖ3 のレベルで電流が
流れるのでセンスアンプの出力ＳOUT は０レベルとな
る。このデータは出力回路６２のラッチブロック７２に
おいてラッチパルスＢ2 によりラッチされる。そしてラ
ッチブロック７２の出力ＤＢ2 は、アンノウン状態から
０レベルに変わる。次に、内部アドレスを進めて第１の
ビット選択線Ｌ2 をローレベルにし、第１のビット選択
線Ｌ3 をハイレベルにする。このときメモリセルＭ3
（セル構造Ｍ10）が選択される。したがって、Ｖ3 のレ
ベルであり電流が流れないか、ほとんど流れない。その
ため、センスアンプの入力ＳINは、インバータＩＮの切
り換り電圧まで下がらず、その出力ＳOUT は、１レベル
となる。
のレベルまで達したところで、内部アドレスにより第１
のビット選択線Ｌ1 をハイレベルにする。このときメモ
リセルＭ1 （セル構造Ｍ00）が選択される。この時セン
スアンプ５の出力ＳOUT は、ワード線がＶ3 のレベルで
電流を流れているので、０レベルとなり、このデータ
は、出力回路６１のラッチブロック７１においてラッチ
パルスＢ1 によりラッチされる。そして、ラッチブロッ
ク７１の出力ＤＢ1 は、アンノウン状態から０レベルに
変わる。次に、内部アドレスを進めて第１のビット選択
線Ｌ1 をローレベルにし、第１のビット選択線Ｌ2 をハ
イレベルにする。このときメモリセルＭ2（セル構造Ｍ0
1）が選択される。したがって、Ｖ3 のレベルで電流が
流れるのでセンスアンプの出力ＳOUT は０レベルとな
る。このデータは出力回路６２のラッチブロック７２に
おいてラッチパルスＢ2 によりラッチされる。そしてラ
ッチブロック７２の出力ＤＢ2 は、アンノウン状態から
０レベルに変わる。次に、内部アドレスを進めて第１の
ビット選択線Ｌ2 をローレベルにし、第１のビット選択
線Ｌ3 をハイレベルにする。このときメモリセルＭ3
（セル構造Ｍ10）が選択される。したがって、Ｖ3 のレ
ベルであり電流が流れないか、ほとんど流れない。その
ため、センスアンプの入力ＳINは、インバータＩＮの切
り換り電圧まで下がらず、その出力ＳOUT は、１レベル
となる。
【００１６】このデータは、出力回路６３のラッチブロ
ック７３においてラッチパルスＢ3によりラッチされ
る。そして、ラッチブロック７３の出力ＤＢ3 は、アン
ノウン状態から１レベルに変わる。次に、内部アドレス
をさらに進めて第１のビット選択線Ｌ3 をローレベルに
し、第１のビット選択線Ｌ4 をハイレベルにする。この
ときメモリセルＭ4 （セル構造Ｍ11）が選択される。従
って、Ｖ3 のレベルでは電流が流れない。そのため、セ
ンスアンプの入力ＳINは、インバータＩＮの切り換り電
圧まで下がらず、その出力ＳOUT は１レベルとなる。こ
のデータは出力回路６４のラッチブロック７４において
ラッチパルスＢ4 によりラッチされる。そして、ラッチ
ブロック７４の出力ＤＢ4 は、アンノウン状態から１レ
ベルに変わる。この様に、カラムデコーダ３を内部アド
レスで切り変えながらラッチパルスＢ1 〜Ｂ4 でデータ
をラッチして行く。ラッチパルスＢ4 でデータをラッチ
した後カラムデコーダ３の操作で、第１のビット選択線
Ｌ1 〜Ｌ4 をすべてローレベルにし、かつ、電圧可変回
路９の入力ＬＷ2 をハイレベル、ＬＷ3 をローレベルに
してワード線Ｗ1 をＶ4 のレベルに充電する。ワード線
Ｗ1 の電位が徐々に上がっていき、Ｖ4 のレベルまで達
したところで、内部アドレスにより第１のビット選択線
Ｌ1 をハイレベルにする。このときメモリセルＭ1 （セ
ル構造Ｍ00）が選択される。この時、センスアンプ５の
出力ＳOUT はワード線がＶ3 のレベルで電流を流れてい
るので、０レベルとなり、このデータは、出力回路６１
のラッチブロック７１においてラッチパルスＣ1 により
ラッチされる。
ック７３においてラッチパルスＢ3によりラッチされ
る。そして、ラッチブロック７３の出力ＤＢ3 は、アン
ノウン状態から１レベルに変わる。次に、内部アドレス
をさらに進めて第１のビット選択線Ｌ3 をローレベルに
し、第１のビット選択線Ｌ4 をハイレベルにする。この
ときメモリセルＭ4 （セル構造Ｍ11）が選択される。従
って、Ｖ3 のレベルでは電流が流れない。そのため、セ
ンスアンプの入力ＳINは、インバータＩＮの切り換り電
圧まで下がらず、その出力ＳOUT は１レベルとなる。こ
のデータは出力回路６４のラッチブロック７４において
ラッチパルスＢ4 によりラッチされる。そして、ラッチ
ブロック７４の出力ＤＢ4 は、アンノウン状態から１レ
ベルに変わる。この様に、カラムデコーダ３を内部アド
レスで切り変えながらラッチパルスＢ1 〜Ｂ4 でデータ
をラッチして行く。ラッチパルスＢ4 でデータをラッチ
した後カラムデコーダ３の操作で、第１のビット選択線
Ｌ1 〜Ｌ4 をすべてローレベルにし、かつ、電圧可変回
路９の入力ＬＷ2 をハイレベル、ＬＷ3 をローレベルに
してワード線Ｗ1 をＶ4 のレベルに充電する。ワード線
Ｗ1 の電位が徐々に上がっていき、Ｖ4 のレベルまで達
したところで、内部アドレスにより第１のビット選択線
Ｌ1 をハイレベルにする。このときメモリセルＭ1 （セ
ル構造Ｍ00）が選択される。この時、センスアンプ５の
出力ＳOUT はワード線がＶ3 のレベルで電流を流れてい
るので、０レベルとなり、このデータは、出力回路６１
のラッチブロック７１においてラッチパルスＣ1 により
ラッチされる。
【００１７】そして、ラッチブロック７１の出力ＤＣ1
は、アンノウン状態から０レベルに変わる。次に、内部
アドレスを進めて第１のビット選択線Ｌ2 をハイレベル
にする。このときメモリセルＭ2 （セル構造Ｍ01）が選
択される。したがって、センスアンプの出力ＳOUT は０
レベルとなる。このデータは、出力回路６２のラッチブ
ロック７２においてラッチパルスＣ2 によりラッチされ
る。そして、ラッチブロック７２の出力ＤＣ2 は、アン
ノウン状態から０レベルに変わる。次に、内部アドレス
を進めて第１のビット選択線Ｌ3 をハイレベルにする。
このとき、メモリセルＭ3 （セル構造Ｍ10）が選択され
る。したがって、センスアンプの出力ＳOUT は０レベル
となる。このデータは、出力回路６３のラッチブロック
７３においてラッチパルスＣ3 によりラッチされる。そ
して、ラッチブロック７３の出力ＤＣ3 は、アンノウン
状態から０レベルに変わる。次に、内部アドレスをさら
に進めて第１のビット選択線Ｌ4 をハイレベルにする。
ワード線Ｗ1 はＶ4 のレベルを維持している。このとき
メモリセルＭ4 が選択される。そのため、センスアンプ
の出力ＳOUT は１レベルとなる。このデータは、出力回
路６４のラッチブロック７４においてラッチパルスＣ4
によりラッチされる。そして、ラッチブロック７４の出
力ＤＣ4 は、アンノウン状態から１レベルに変わる。こ
の様にカラムデコーダ３を内部アドレスで切り変えなが
らラッチパルスＣ1 〜Ｃ4 でデータをラッチして行く。
ラッチパルスＣ4 でデータをラッチした後、電圧可変回
路９の入力ＬＷ3 をハイレベル、ローデコーダ２の非選
択信号ＬＥをローレベルとしてローデコーダ２の出力を
すべてローレベルにして読出し動作を終了する。
は、アンノウン状態から０レベルに変わる。次に、内部
アドレスを進めて第１のビット選択線Ｌ2 をハイレベル
にする。このときメモリセルＭ2 （セル構造Ｍ01）が選
択される。したがって、センスアンプの出力ＳOUT は０
レベルとなる。このデータは、出力回路６２のラッチブ
ロック７２においてラッチパルスＣ2 によりラッチされ
る。そして、ラッチブロック７２の出力ＤＣ2 は、アン
ノウン状態から０レベルに変わる。次に、内部アドレス
を進めて第１のビット選択線Ｌ3 をハイレベルにする。
このとき、メモリセルＭ3 （セル構造Ｍ10）が選択され
る。したがって、センスアンプの出力ＳOUT は０レベル
となる。このデータは、出力回路６３のラッチブロック
７３においてラッチパルスＣ3 によりラッチされる。そ
して、ラッチブロック７３の出力ＤＣ3 は、アンノウン
状態から０レベルに変わる。次に、内部アドレスをさら
に進めて第１のビット選択線Ｌ4 をハイレベルにする。
ワード線Ｗ1 はＶ4 のレベルを維持している。このとき
メモリセルＭ4 が選択される。そのため、センスアンプ
の出力ＳOUT は１レベルとなる。このデータは、出力回
路６４のラッチブロック７４においてラッチパルスＣ4
によりラッチされる。そして、ラッチブロック７４の出
力ＤＣ4 は、アンノウン状態から１レベルに変わる。こ
の様にカラムデコーダ３を内部アドレスで切り変えなが
らラッチパルスＣ1 〜Ｃ4 でデータをラッチして行く。
ラッチパルスＣ4 でデータをラッチした後、電圧可変回
路９の入力ＬＷ3 をハイレベル、ローデコーダ２の非選
択信号ＬＥをローレベルとしてローデコーダ２の出力を
すべてローレベルにして読出し動作を終了する。
【００１８】
【表２】
【００１９】この１連の読出し動作によって、ラッチ回
路７１からデータ“０００”が出力し、これが論理回路
８１に入力されて、ここから２ビットデータ“００”が
出力される。同様にして他の論理回路８２〜８４から、
データ“０１”、“１０”、“１１”が出力される。こ
のときに読み出されたデータは、上記の表２に示され
る。その後、カラムデコーダ４の出力を切り変えて第２
のビット選択線Ｃ2 、Ｃ3 ・・・を選択して次ぎの読出
し動作を行う。以上のように本発明は、ワード線電位を
変化させること及び従来１回で行っていた読出し動作
（即ち、所定のメモリセルを１回だけで読出す。）を数
回に分けて行う（即ち、所定のメモリセルを数回に別け
て読出す。）ことに特徴があり、図７は、その特徴を示
すこの実施例の前記１連の動作を説明するフローチャー
ト図である。まず、所定のワード線の電位（ワードレベ
ル）を０の状態で読出し動作をスタートさせる。主ビッ
ト線（ＭＢ1 、ＭＢ2 、ＭＢ3 、・・・）のうちの１つ
の主ビット線に接続されたビット線に接続され、そし
て、ワード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）の内の１つ
のワード線に接続されたメモリセルアレイ１のメモリセ
ルを読み出すことを図８に示す１読出し動作という。
路７１からデータ“０００”が出力し、これが論理回路
８１に入力されて、ここから２ビットデータ“００”が
出力される。同様にして他の論理回路８２〜８４から、
データ“０１”、“１０”、“１１”が出力される。こ
のときに読み出されたデータは、上記の表２に示され
る。その後、カラムデコーダ４の出力を切り変えて第２
のビット選択線Ｃ2 、Ｃ3 ・・・を選択して次ぎの読出
し動作を行う。以上のように本発明は、ワード線電位を
変化させること及び従来１回で行っていた読出し動作
（即ち、所定のメモリセルを１回だけで読出す。）を数
回に分けて行う（即ち、所定のメモリセルを数回に別け
て読出す。）ことに特徴があり、図７は、その特徴を示
すこの実施例の前記１連の動作を説明するフローチャー
ト図である。まず、所定のワード線の電位（ワードレベ
ル）を０の状態で読出し動作をスタートさせる。主ビッ
ト線（ＭＢ1 、ＭＢ2 、ＭＢ3 、・・・）のうちの１つ
の主ビット線に接続されたビット線に接続され、そし
て、ワード線（Ｗ1 、Ｗ2 、Ｗ3 、・・・）の内の１つ
のワード線に接続されたメモリセルアレイ１のメモリセ
ルを読み出すことを図８に示す１読出し動作という。
【００２０】この読出し動作中、前記ワードレベルは第
１の電位（Ｖ2 ）、第２の電位（Ｖ3 ）、・・・第ｍの
電位（Ｖm+1 ）に変化される。この実施例では、３つの
電位を用いている（ｍ＝３）。次に、前記所定のワード
線を第１の電位Ｖ2 に充電する。図８のように、このワ
ード線が第１の電位に達するまでは読出しは行わず、こ
の電位になってからワード線に接続された第１のメモリ
セルＭ1 を選択してこれを読出す。次いで、第２、第３
・・・のメモリセルを読出し、第ｎのメモリセルＭn ま
で読出す。この実施例では第４のメモリセルＭ4 まで読
出す。最後のメモリセルを読出してから、ワードレベル
を１つ上げて、ワードレベルを第２の電位Ｖ3 にする。
そして、この状態で前と同様に前記メモリセルを順次読
出す。これを最後の第３の電位Ｖ4 まで繰り返し、最後
の電位において、最後のメモリセルＭ4 が読出されてか
ら、前記所定のワード線のワードレベルを０にして１読
出し動作を終了する。次の、次の読出し動作を行うため
に、カラムデコーダ４により次の第２のビット選択線を
選択してから、所定のワード線のワードレベルを所定の
電位に上げる。
１の電位（Ｖ2 ）、第２の電位（Ｖ3 ）、・・・第ｍの
電位（Ｖm+1 ）に変化される。この実施例では、３つの
電位を用いている（ｍ＝３）。次に、前記所定のワード
線を第１の電位Ｖ2 に充電する。図８のように、このワ
ード線が第１の電位に達するまでは読出しは行わず、こ
の電位になってからワード線に接続された第１のメモリ
セルＭ1 を選択してこれを読出す。次いで、第２、第３
・・・のメモリセルを読出し、第ｎのメモリセルＭn ま
で読出す。この実施例では第４のメモリセルＭ4 まで読
出す。最後のメモリセルを読出してから、ワードレベル
を１つ上げて、ワードレベルを第２の電位Ｖ3 にする。
そして、この状態で前と同様に前記メモリセルを順次読
出す。これを最後の第３の電位Ｖ4 まで繰り返し、最後
の電位において、最後のメモリセルＭ4 が読出されてか
ら、前記所定のワード線のワードレベルを０にして１読
出し動作を終了する。次の、次の読出し動作を行うため
に、カラムデコーダ４により次の第２のビット選択線を
選択してから、所定のワード線のワードレベルを所定の
電位に上げる。
【００２１】次いで、図１２と図１３を参照して第２の
実施例を説明する。図１２は、半導体記憶装置の読出し
動作を示すフローチャート図、図１３は、このフローチ
ャートに従って読出し動作を行う場合のワードレベルと
読出し動作の時間変化を示す動作図である。本発明で
は、ワードレベルを読出し動作中において順次変えてい
くので、ワードレベルを所定の電位まで充電するには、
ある程度時間がかかり、その間は読出しは行わない。し
たがって、その時間を効率良く短くすることは重要であ
る。前記第１の実施例では、２つの読出し動作を連続し
て行う場合に、ワードレベルをＶ4 から０Ｖに１度落と
し、その後Ｖ2 のレベルに上げている。この実施例では
第１の読出し動作の最後のワードレベルＶ4 から０Ｖに
落とさず、次の第２の読出し動作の最初のワードレベル
Ｖ2 に変えている。したがって、充電時間が短くなり、
読出し動作時間が短縮される。その手順は、図１２に示
すように第１の読出し動作の最終段階のメモリセルＭ4
を読出してから、ワードレベルを０Ｖにしないでカラム
デコーダ４によって第２のビット選択線Ｃを変え、その
後第２の読出し動作のためにワードレベルをＶ2 にす
る。
実施例を説明する。図１２は、半導体記憶装置の読出し
動作を示すフローチャート図、図１３は、このフローチ
ャートに従って読出し動作を行う場合のワードレベルと
読出し動作の時間変化を示す動作図である。本発明で
は、ワードレベルを読出し動作中において順次変えてい
くので、ワードレベルを所定の電位まで充電するには、
ある程度時間がかかり、その間は読出しは行わない。し
たがって、その時間を効率良く短くすることは重要であ
る。前記第１の実施例では、２つの読出し動作を連続し
て行う場合に、ワードレベルをＶ4 から０Ｖに１度落と
し、その後Ｖ2 のレベルに上げている。この実施例では
第１の読出し動作の最後のワードレベルＶ4 から０Ｖに
落とさず、次の第２の読出し動作の最初のワードレベル
Ｖ2 に変えている。したがって、充電時間が短くなり、
読出し動作時間が短縮される。その手順は、図１２に示
すように第１の読出し動作の最終段階のメモリセルＭ4
を読出してから、ワードレベルを０Ｖにしないでカラム
デコーダ４によって第２のビット選択線Ｃを変え、その
後第２の読出し動作のためにワードレベルをＶ2 にす
る。
【００２２】次いで、図１４と図１５を参照して第３の
実施例を説明する。図１４は半導体記憶装置の読出し動
作を示すフローチャート図、図１５は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この実施例で
は１読出し動作を前半（ｋ＝０）と後半（ｋ＝１）に分
け、後半は、前半とは逆の読出し順序で実施する。ま
ず、所定のワード線のワードレベルを０の状態で読出し
動作をスタートさせる。この読出し動作中、前記ワード
レベルは、第１の電位（Ｖ2 ）、第２の電位（Ｖ3 ）及
び第３の電位（Ｖ4 ）に変化される。次ぎに、前記所定
のワード線を第１の電位Ｖ2 に充電する。図１５の様
に、このワード線が第１の電位に達するまでは、読出し
は行わず、この電位になってからワード線に接続された
第１のメモリセルＭ1 を選択し、これを読出す。次い
で、第２、第３、第４のメモリセルを読出す。最後のメ
モリセルを読出してから、ワードレベルを１つ上げて、
ワードレベルを第２の電位Ｖ3 にする。そして、この状
態で前と同様に前記メモリセルを順次読出す。これを最
後の第３の電位Ｖ4 まで繰り返し、最後の電位におい
て、最後のメモリセルＭ4 が読出されてから、後半（ｋ
＝１）の動作に移り、カラムデコーダ４によって次の第
２のビット選択線を選択し、第３の電位Ｖ4 のままで後
半の読出しを行う。前半は、所定のワードレベルにおい
て、読出し１〜４の順序で４回読出しを行うのに対し
て、後半では、前半とは逆の順序で４回読出し４〜１を
行う。後半の読出しが終わってから前記所定のワード線
のワードレベルを０にして１読出し動作を終了する。次
に、次の読出し動作を行うために、カラムデコーダ４に
より次の第２のビット選択線を選択してから、所定のワ
ード線のワードレベルを所定の電位（Ｖ2 ）に上げる。
実施例を説明する。図１４は半導体記憶装置の読出し動
作を示すフローチャート図、図１５は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この実施例で
は１読出し動作を前半（ｋ＝０）と後半（ｋ＝１）に分
け、後半は、前半とは逆の読出し順序で実施する。ま
ず、所定のワード線のワードレベルを０の状態で読出し
動作をスタートさせる。この読出し動作中、前記ワード
レベルは、第１の電位（Ｖ2 ）、第２の電位（Ｖ3 ）及
び第３の電位（Ｖ4 ）に変化される。次ぎに、前記所定
のワード線を第１の電位Ｖ2 に充電する。図１５の様
に、このワード線が第１の電位に達するまでは、読出し
は行わず、この電位になってからワード線に接続された
第１のメモリセルＭ1 を選択し、これを読出す。次い
で、第２、第３、第４のメモリセルを読出す。最後のメ
モリセルを読出してから、ワードレベルを１つ上げて、
ワードレベルを第２の電位Ｖ3 にする。そして、この状
態で前と同様に前記メモリセルを順次読出す。これを最
後の第３の電位Ｖ4 まで繰り返し、最後の電位におい
て、最後のメモリセルＭ4 が読出されてから、後半（ｋ
＝１）の動作に移り、カラムデコーダ４によって次の第
２のビット選択線を選択し、第３の電位Ｖ4 のままで後
半の読出しを行う。前半は、所定のワードレベルにおい
て、読出し１〜４の順序で４回読出しを行うのに対し
て、後半では、前半とは逆の順序で４回読出し４〜１を
行う。後半の読出しが終わってから前記所定のワード線
のワードレベルを０にして１読出し動作を終了する。次
に、次の読出し動作を行うために、カラムデコーダ４に
より次の第２のビット選択線を選択してから、所定のワ
ード線のワードレベルを所定の電位（Ｖ2 ）に上げる。
【００２３】次いで、図１６と図１７を参照して第４の
実施例を説明する。図１６は半導体記憶装置の読出し動
作を示すフローチャート図、図１７は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この実施例で
は、第３の実施例と同様に１読出し動作を前半（ｋ＝
０）と後半（ｋ＝１）に分け、後半は、前半とは逆の読
出し順序で実施する。まず、所定のワード線のワードレ
ベルを０の状態で読出し動作をスタートさせる。この読
出し動作中、前記ワードレベルは、第１の電位（Ｖ2
）、第２の電位（Ｖ3 ）及び第３の電位（Ｖ4 ）に変
化される。次に、前記所定のワード線を第１の電位Ｖ2
に充電する。この電位Ｖ2 になってから第１のメモリセ
ルＭ1 を選択しこれを読出す。次いで、第２、第３、第
４のメモリセルを読出す。最後のメモリセルを読出して
から、ワードレベルを１つ上げて、ワードレベルを第２
の電位Ｖ3 にする。そして、この状態で前と同様に前記
メモリセルを順次読出す。これを最後の第３の電位Ｖ4
まで繰り返し、最後の電位において、最後のメモリセル
Ｍ4 が読出されてから、後半（ｋ＝１）の動作に移りカ
ラムデコーダ４によって次の第２のビット選択線を選択
し、第３の電位Ｖ4 のままで後半の読出しを行う。前半
は、所定のワードレベルにおいて、読出し１〜４の順序
で４回読出しを行うのに対して、後半では、前半とは逆
の順序で読出し４〜１を行う。そのときの読出し最後の
ワードレベルＶ2 は、そのまま維持して、次の読出し動
作に入る。即ち、ワードレベルＶ2 を維持したまま、カ
ラムデコーダ４により次の第２のビット選択線を選択し
てから、そのワードレベルで次に前半の読出しを行う。
実施例を説明する。図１６は半導体記憶装置の読出し動
作を示すフローチャート図、図１７は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この実施例で
は、第３の実施例と同様に１読出し動作を前半（ｋ＝
０）と後半（ｋ＝１）に分け、後半は、前半とは逆の読
出し順序で実施する。まず、所定のワード線のワードレ
ベルを０の状態で読出し動作をスタートさせる。この読
出し動作中、前記ワードレベルは、第１の電位（Ｖ2
）、第２の電位（Ｖ3 ）及び第３の電位（Ｖ4 ）に変
化される。次に、前記所定のワード線を第１の電位Ｖ2
に充電する。この電位Ｖ2 になってから第１のメモリセ
ルＭ1 を選択しこれを読出す。次いで、第２、第３、第
４のメモリセルを読出す。最後のメモリセルを読出して
から、ワードレベルを１つ上げて、ワードレベルを第２
の電位Ｖ3 にする。そして、この状態で前と同様に前記
メモリセルを順次読出す。これを最後の第３の電位Ｖ4
まで繰り返し、最後の電位において、最後のメモリセル
Ｍ4 が読出されてから、後半（ｋ＝１）の動作に移りカ
ラムデコーダ４によって次の第２のビット選択線を選択
し、第３の電位Ｖ4 のままで後半の読出しを行う。前半
は、所定のワードレベルにおいて、読出し１〜４の順序
で４回読出しを行うのに対して、後半では、前半とは逆
の順序で読出し４〜１を行う。そのときの読出し最後の
ワードレベルＶ2 は、そのまま維持して、次の読出し動
作に入る。即ち、ワードレベルＶ2 を維持したまま、カ
ラムデコーダ４により次の第２のビット選択線を選択し
てから、そのワードレベルで次に前半の読出しを行う。
【００２４】以上のように、本発明の実施例は、ワード
線の電位を変えながら読出しを行うので、例えば、ワー
ドレベルＶ2 において読出しを行う場合は、電流を流す
セルＭ00と、電流を流さないか殆ど流さないセルＭ01、
Ｍ10、Ｍ11をセンスし、ワードレベルＶ3 において読出
しを行う場合は、電流を流すセルＭ00、Ｍ01と、電流を
流さないか殆ど流さないセルＭ10、Ｍ11をセンスし、ワ
ードレベルＶ4 において読出しを行う場合は、電流を流
すセルＭ00、Ｍ01、Ｍ10と、電流を流さないか殆ど流さ
ないセルＭ11をセンスする（図４６参照）。したがっ
て、センスレベルは、つねに１つ設定すれば良く、ま
た、センスすべきメモリセルのセル電流（Ｉcell）の差
が大きいので広い読出だし余裕を持つことができる。ま
た、４値の多値ＲＯＭのセル４個のデータを読出すため
に、従来ではセンスアンプのデータのセンス部分（図３
のＩＮ）が３個必要であったが、この実施例では、セン
スアンプのデータのセンス部分が１つで良いために、半
導体基板のパターン面積が縮小され（本実施例では、イ
ンバータを用いているが、例えば、カレントミラーを用
いたり、種々の工夫を加えた場合、かなりのパターン面
積を持つ）、さらに、内部で読出しを、例えば、４回に
分けて行うためにセンスアンプの動作電流を１／４に抑
え、また、センスアンプの個数も１／４ですむため、パ
ターン面積が縮小される。
線の電位を変えながら読出しを行うので、例えば、ワー
ドレベルＶ2 において読出しを行う場合は、電流を流す
セルＭ00と、電流を流さないか殆ど流さないセルＭ01、
Ｍ10、Ｍ11をセンスし、ワードレベルＶ3 において読出
しを行う場合は、電流を流すセルＭ00、Ｍ01と、電流を
流さないか殆ど流さないセルＭ10、Ｍ11をセンスし、ワ
ードレベルＶ4 において読出しを行う場合は、電流を流
すセルＭ00、Ｍ01、Ｍ10と、電流を流さないか殆ど流さ
ないセルＭ11をセンスする（図４６参照）。したがっ
て、センスレベルは、つねに１つ設定すれば良く、ま
た、センスすべきメモリセルのセル電流（Ｉcell）の差
が大きいので広い読出だし余裕を持つことができる。ま
た、４値の多値ＲＯＭのセル４個のデータを読出すため
に、従来ではセンスアンプのデータのセンス部分（図３
のＩＮ）が３個必要であったが、この実施例では、セン
スアンプのデータのセンス部分が１つで良いために、半
導体基板のパターン面積が縮小され（本実施例では、イ
ンバータを用いているが、例えば、カレントミラーを用
いたり、種々の工夫を加えた場合、かなりのパターン面
積を持つ）、さらに、内部で読出しを、例えば、４回に
分けて行うためにセンスアンプの動作電流を１／４に抑
え、また、センスアンプの個数も１／４ですむため、パ
ターン面積が縮小される。
【００２５】以上のように、本発明ではワード線のレベ
ルを変化させながら読出しを行い、その読出し動作は、
各ワードレベルにおいて複数に分割して行っている。こ
のレベルを変化させる場合において、図６に示す電圧可
変回路を使用して、電源電圧（Ｖdd）により所定のワー
ド線レベルを設定している。ここで、前述の各実施例に
ついて、図４６に示されるメモリセルのしきい値Ｖ1 〜
Ｖ4 に具体的な数値を当てはめて説明する。メモリセル
のしきい値は、それぞれＶ1 ＝０．７Ｖ、Ｖ2 ＝１．７
Ｖ、Ｖ3 ＝２．５Ｖ、Ｖ4 ＝３．５Ｖとし、ワード線の
第１のレベルをＶ2 、第２のレベルをＶ3 、第３のレベ
ルをＶ4 とする。この電圧可変回路では、抵抗分割によ
って電源電圧から所定の出力ＶＷを得るために抵抗Ｒ０
を５９５Ω、抵抗Ｒ１を８０５Ω、抵抗Ｒ２を３５７
Ω、抵抗Ｒ３を８５Ωと設定する。この様に設定する
と、電源電圧Ｖddを４．０Ｖとした場合において、各抵
抗に直列に接続されたスイッチングトランジスタのゲー
ト電圧ＬＷ１が０の時にワード線に第１のレベルが供給
され、ＬＷ２が０の時にワード線に第２のレベルが供給
され、ＬＷ３が０の時にワード線に第３のレベルが供給
される。通常、電源電圧は、ある範囲があり、その範囲
内での回路動作を保証しなければならない。例えば、電
源電圧の保証範囲を４．０Ｖ〜６．０Ｖとした場合、Ｖ
dd＝６．０Ｖでは、下記の表４に表されるようにワード
線の可変レベルが必要とする狙い目より大きく崩れてし
まう。これは、下記の表３に示すようにレベルの設定が
電源電圧の単純な抵抗分割により行われているためであ
る。従って、この電圧可変回路では、回避できない問題
である。また、ワード線の可変レベルの狙い目はメモリ
セルの特性により決定するが、図６の電圧可変回路では
予め可変レベルが抵抗で設定されているために、メモリ
セルの特性が予定よりずれた場合、読み出しに最適なワ
ード線のレベルからずれてしまう。これは可変レベルの
狙い目をメモリセルのしきい値Ｖ2 、Ｖ3 、Ｖ4 ではな
く、別のレベル、例えば、メモリセルのしきい値の中間
値、（Ｖ1 ＋Ｖ2 ）／２、（Ｖ2 ＋Ｖ3 ）／２、（Ｖ3
＋Ｖ4 ）／２のように選んだ場合でも問題は同じであ
る。
ルを変化させながら読出しを行い、その読出し動作は、
各ワードレベルにおいて複数に分割して行っている。こ
のレベルを変化させる場合において、図６に示す電圧可
変回路を使用して、電源電圧（Ｖdd）により所定のワー
ド線レベルを設定している。ここで、前述の各実施例に
ついて、図４６に示されるメモリセルのしきい値Ｖ1 〜
Ｖ4 に具体的な数値を当てはめて説明する。メモリセル
のしきい値は、それぞれＶ1 ＝０．７Ｖ、Ｖ2 ＝１．７
Ｖ、Ｖ3 ＝２．５Ｖ、Ｖ4 ＝３．５Ｖとし、ワード線の
第１のレベルをＶ2 、第２のレベルをＶ3 、第３のレベ
ルをＶ4 とする。この電圧可変回路では、抵抗分割によ
って電源電圧から所定の出力ＶＷを得るために抵抗Ｒ０
を５９５Ω、抵抗Ｒ１を８０５Ω、抵抗Ｒ２を３５７
Ω、抵抗Ｒ３を８５Ωと設定する。この様に設定する
と、電源電圧Ｖddを４．０Ｖとした場合において、各抵
抗に直列に接続されたスイッチングトランジスタのゲー
ト電圧ＬＷ１が０の時にワード線に第１のレベルが供給
され、ＬＷ２が０の時にワード線に第２のレベルが供給
され、ＬＷ３が０の時にワード線に第３のレベルが供給
される。通常、電源電圧は、ある範囲があり、その範囲
内での回路動作を保証しなければならない。例えば、電
源電圧の保証範囲を４．０Ｖ〜６．０Ｖとした場合、Ｖ
dd＝６．０Ｖでは、下記の表４に表されるようにワード
線の可変レベルが必要とする狙い目より大きく崩れてし
まう。これは、下記の表３に示すようにレベルの設定が
電源電圧の単純な抵抗分割により行われているためであ
る。従って、この電圧可変回路では、回避できない問題
である。また、ワード線の可変レベルの狙い目はメモリ
セルの特性により決定するが、図６の電圧可変回路では
予め可変レベルが抵抗で設定されているために、メモリ
セルの特性が予定よりずれた場合、読み出しに最適なワ
ード線のレベルからずれてしまう。これは可変レベルの
狙い目をメモリセルのしきい値Ｖ2 、Ｖ3 、Ｖ4 ではな
く、別のレベル、例えば、メモリセルのしきい値の中間
値、（Ｖ1 ＋Ｖ2 ）／２、（Ｖ2 ＋Ｖ3 ）／２、（Ｖ3
＋Ｖ4 ）／２のように選んだ場合でも問題は同じであ
る。
【００２６】
【表３】
【００２７】
【表４】
【００２８】以上のように、図６のワード線に対する電
圧可変回路では、可変レベルの設定が、電源電圧の違い
やメモリセルの特性が予定よりずれた場合に読み出しに
最適なワード線のレベルからずれるという問題がある。
次に、ワードレベルを決定するためにメモリセルを用い
ることにより、電源電圧の違いやメモリセルの特性が予
定よりずれた場合にも読出しに最適なワード線のレベル
を供給できる回路を用いた実施例について説明する。
圧可変回路では、可変レベルの設定が、電源電圧の違い
やメモリセルの特性が予定よりずれた場合に読み出しに
最適なワード線のレベルからずれるという問題がある。
次に、ワードレベルを決定するためにメモリセルを用い
ることにより、電源電圧の違いやメモリセルの特性が予
定よりずれた場合にも読出しに最適なワード線のレベル
を供給できる回路を用いた実施例について説明する。
【００２９】まず、図１８を参照して第５の実施例を説
明する。図は、ワード線のレベルを供給する電圧可変回
路である。この電圧可変回路に利用するメモリセルＭ0
1、Ｍ10、Ｍ11にそれぞれ直列に接続される抵抗Ｒｍ１
１、Ｒｍ２２、Ｒｍ３３及び抵抗Ｒｍ４４は、高抵抗で
あり、トランジスタＴｒ１１、Ｔｒ２２、Ｔｒ３３は、
０Ｖに近いしきい値を持つエンハンスメント型トランジ
スタである。電源電圧Ｖddが印加されるＰチャネルトラ
ンジスタＴｒ８のゲート電圧ＣＥＢをローレベルにした
ときにノードＺＷ１１のレベルは、抵抗Ｒｍ１１が高抵
抗であるため電流が殆ど流れない事と、メモリセルＭ01
のゲートがそのドレインに接続されているために、メモ
リセルＭ01のしきい値Ｖ２のレベルをＺＷ１１が越える
とメモリセルＭ01が電流を加速度的に流し始める事によ
り、ほぼＶ２のレベルに落ち着く。また、電源電圧の変
化に対しても抵抗Ｒｍ１１の流す電流が、ＺＷ１１がＶ
２のレベルを越えたときにメモリセルＭ01が流す電流に
比べ、あまりにも小さいためノードＺＷ１１のレベル
は、Ｖ２のレベルに落ち着く。同様の理由により、ノー
ドＺＷ２２は、メモリセルＭ10のしきい値Ｖ３に落ち着
き、ノードＺＷ３３は、メモリセルＭ11のしきい値Ｖ４
に落ち着く。また、トランジスタＴｒ１１、Ｔｒ２２、
Ｔｒ３３は、０Ｖに近いしきい値を持つエンハンスメン
ト型であることと抵抗Ｒｍ４４が高抵抗である事によ
り、ノードＶＷのレベルは、ＬＷ１１がロウレベルのと
きほぼＺＷ１１のレベル、即ち、Ｖ２が出力され、ＬＷ
２２がロウレベルのときほぼＺＷ２２のレベル、即ち、
Ｖ３が出力され、ＬＷ３３がロウレベルのときほぼＺＷ
３３のレベル、即ち、Ｖ４が出力される。
明する。図は、ワード線のレベルを供給する電圧可変回
路である。この電圧可変回路に利用するメモリセルＭ0
1、Ｍ10、Ｍ11にそれぞれ直列に接続される抵抗Ｒｍ１
１、Ｒｍ２２、Ｒｍ３３及び抵抗Ｒｍ４４は、高抵抗で
あり、トランジスタＴｒ１１、Ｔｒ２２、Ｔｒ３３は、
０Ｖに近いしきい値を持つエンハンスメント型トランジ
スタである。電源電圧Ｖddが印加されるＰチャネルトラ
ンジスタＴｒ８のゲート電圧ＣＥＢをローレベルにした
ときにノードＺＷ１１のレベルは、抵抗Ｒｍ１１が高抵
抗であるため電流が殆ど流れない事と、メモリセルＭ01
のゲートがそのドレインに接続されているために、メモ
リセルＭ01のしきい値Ｖ２のレベルをＺＷ１１が越える
とメモリセルＭ01が電流を加速度的に流し始める事によ
り、ほぼＶ２のレベルに落ち着く。また、電源電圧の変
化に対しても抵抗Ｒｍ１１の流す電流が、ＺＷ１１がＶ
２のレベルを越えたときにメモリセルＭ01が流す電流に
比べ、あまりにも小さいためノードＺＷ１１のレベル
は、Ｖ２のレベルに落ち着く。同様の理由により、ノー
ドＺＷ２２は、メモリセルＭ10のしきい値Ｖ３に落ち着
き、ノードＺＷ３３は、メモリセルＭ11のしきい値Ｖ４
に落ち着く。また、トランジスタＴｒ１１、Ｔｒ２２、
Ｔｒ３３は、０Ｖに近いしきい値を持つエンハンスメン
ト型であることと抵抗Ｒｍ４４が高抵抗である事によ
り、ノードＶＷのレベルは、ＬＷ１１がロウレベルのと
きほぼＺＷ１１のレベル、即ち、Ｖ２が出力され、ＬＷ
２２がロウレベルのときほぼＺＷ２２のレベル、即ち、
Ｖ３が出力され、ＬＷ３３がロウレベルのときほぼＺＷ
３３のレベル、即ち、Ｖ４が出力される。
【００３０】また、この電圧可変回路の出力ＶＷをロウ
デコーダの電源ＶＷとして供給することにより、ＬＷ１
１がロウのときＶ２のレベルを供給し、ＬＷ２２がロウ
のときＶ３のレベルを供給し、ＬＷ３３がロウのときＶ
４のレベルを供給する事ができる。以上のように、この
実施例では、電源電圧の違いやメモリセルのしきい値の
変動によらず、常にメモリセルのしきい値のレベルをワ
ード線に供給できる。この実施例の半導体記憶装置を用
いて、次ぎに示すような読出し方法を行った場合につい
て考えてみる。読出すセルが、ワード線が第１のレベル
にあるときにはＭ00かどうかを判別し、ワード線が第２
のレベルのときにはＭ00もしくはＭ01かどうかを判別
し、ワード線が第３のレベルのときにはＭ00、Ｍ01、Ｍ
10のなかのいずれかであるかもしくはそうでないかを判
別し、この判別の結果により読出したセルが何であるか
判別する。また、そのメモリセルの判別にはセル電流を
用いて判別するものとする場合である。この場合のワー
ド線の第１のレベルとはＬＷ１１がロウレベルのときの
レベルであり、第２のレベルとはＬＷ２２がロウレベル
のときのレベルであり、第３のレベルとはＬＷ３３がロ
ウレベルのときのレベルである。ワード線が第３のレベ
ル、つまり、Ｖ４のときの読出しで、最も判別しにくい
ものは、Ｍ10とＭ11の分離である。それは、ワード線が
Ｖ４のレベルのときにＭ00、Ｍ01、Ｍ10の内のＭ10が最
もセル電流が少ないためである。
デコーダの電源ＶＷとして供給することにより、ＬＷ１
１がロウのときＶ２のレベルを供給し、ＬＷ２２がロウ
のときＶ３のレベルを供給し、ＬＷ３３がロウのときＶ
４のレベルを供給する事ができる。以上のように、この
実施例では、電源電圧の違いやメモリセルのしきい値の
変動によらず、常にメモリセルのしきい値のレベルをワ
ード線に供給できる。この実施例の半導体記憶装置を用
いて、次ぎに示すような読出し方法を行った場合につい
て考えてみる。読出すセルが、ワード線が第１のレベル
にあるときにはＭ00かどうかを判別し、ワード線が第２
のレベルのときにはＭ00もしくはＭ01かどうかを判別
し、ワード線が第３のレベルのときにはＭ00、Ｍ01、Ｍ
10のなかのいずれかであるかもしくはそうでないかを判
別し、この判別の結果により読出したセルが何であるか
判別する。また、そのメモリセルの判別にはセル電流を
用いて判別するものとする場合である。この場合のワー
ド線の第１のレベルとはＬＷ１１がロウレベルのときの
レベルであり、第２のレベルとはＬＷ２２がロウレベル
のときのレベルであり、第３のレベルとはＬＷ３３がロ
ウレベルのときのレベルである。ワード線が第３のレベ
ル、つまり、Ｖ４のときの読出しで、最も判別しにくい
ものは、Ｍ10とＭ11の分離である。それは、ワード線が
Ｖ４のレベルのときにＭ00、Ｍ01、Ｍ10の内のＭ10が最
もセル電流が少ないためである。
【００３１】ここで、電源電圧がＭ11のしきい値より下
がり、Ｍ10のしきい値とＭ11のしきい値の間にある場合
について考える。この時、第３のレベルはこの実施例で
は電源電圧である。しかし、電源電圧を昇圧し、ワード
線に電源電圧以上の電圧（Ｖ４）を与えない場合、最も
読出し易いワード線の電位は、Ｍ10のセル電流が最も大
きくなる電位、即ち、電源電圧であり、この実施例の回
路は、上記のような場合においても読出しに最適な電位
をワード線に供給することができる。次に、図１９乃至
図３４を参照して第６の実施例を説明する。図１９はワ
ード線のレベルを供給する電圧可変回路である。この回
路に用いられる抵抗ＲＰ０、ＲＰ１、ＲＰ２、ＲＰ３、
・・・、ＲＰ１９、ＲＰ２０は、すべて同じ抵抗値であ
る。電源電圧をＶddとすると、この電圧可変回路の入力
ＧＶが１で、ＧＶＢが０の時には、抵抗ＲＰ０〜ＲＰ２
０の抵抗分割によりノードＶdd５は、Ｖddの５％の電位
になり、ノードＶdd１０は、Ｖddの１０％の電位にな
る。即ち、ノードＶddｎ（ｎ＝５、１０、１５、・・
・、９０、９５、１００）は、Ｖddのｎ％の電位にな
る。一方、入力ＧＶＢが１でＧＶが０のときにはノード
Ｖdd５は、Ｖddの０％の電位（０Ｖ）になり、ノードＶ
dd１０は、Ｖddの５％の電位になる。即ち、ノードＶｄ
ｄｎは、Ｖddの（ｎ−５）％の電位になる。また、ノー
ドＶＸには、ＲＤが１のときに入力ＧＤ５〜ＧＤ１００
のいずれか１つを１にすることでノードＶdd５〜Ｖdd１
００の電位になる。
がり、Ｍ10のしきい値とＭ11のしきい値の間にある場合
について考える。この時、第３のレベルはこの実施例で
は電源電圧である。しかし、電源電圧を昇圧し、ワード
線に電源電圧以上の電圧（Ｖ４）を与えない場合、最も
読出し易いワード線の電位は、Ｍ10のセル電流が最も大
きくなる電位、即ち、電源電圧であり、この実施例の回
路は、上記のような場合においても読出しに最適な電位
をワード線に供給することができる。次に、図１９乃至
図３４を参照して第６の実施例を説明する。図１９はワ
ード線のレベルを供給する電圧可変回路である。この回
路に用いられる抵抗ＲＰ０、ＲＰ１、ＲＰ２、ＲＰ３、
・・・、ＲＰ１９、ＲＰ２０は、すべて同じ抵抗値であ
る。電源電圧をＶddとすると、この電圧可変回路の入力
ＧＶが１で、ＧＶＢが０の時には、抵抗ＲＰ０〜ＲＰ２
０の抵抗分割によりノードＶdd５は、Ｖddの５％の電位
になり、ノードＶdd１０は、Ｖddの１０％の電位にな
る。即ち、ノードＶddｎ（ｎ＝５、１０、１５、・・
・、９０、９５、１００）は、Ｖddのｎ％の電位にな
る。一方、入力ＧＶＢが１でＧＶが０のときにはノード
Ｖdd５は、Ｖddの０％の電位（０Ｖ）になり、ノードＶ
dd１０は、Ｖddの５％の電位になる。即ち、ノードＶｄ
ｄｎは、Ｖddの（ｎ−５）％の電位になる。また、ノー
ドＶＸには、ＲＤが１のときに入力ＧＤ５〜ＧＤ１００
のいずれか１つを１にすることでノードＶdd５〜Ｖdd１
００の電位になる。
【００３２】さらに、抵抗Ｒｍ２は高抵抗であり、トラ
ンジスタＴｒ９は、０Ｖに近いしきい値を持つエンハン
スメント型トランジスタであるためにＲＤが１のときに
は、ノードＶＷ２の電位は、ほぼＶＸの電位に等しくな
る。即ち、この回路は、出力ＶＷ２のレベルを電源電圧
の５％、１０％、１５％、・・・、１００％に可変でき
る。また、ＧＶとＧＶＢとを切り換えることにより簡単
に１段低いレベル（例えば、電源電圧の２０％なら、そ
れより５％低い電源電圧１５％にする。）に切り換える
ことができる。さらに、ＶＷ２は、図５に示されるロウ
デコーダの電源ＶＷに供給することでワード線にＶＷ２
の電位を供給できる。図２０は、カウンタ回路である。
この回路のＤ１及びＤ２は、ディレイ回路であり、Ｄ１
は、５０ＮＳ、Ｄ２は、２０ＮＳのディレイ回路であ
る。図２１乃至図２２は、デコーダ回路である。図２３
乃至図２７は、可変レベルのアドレスをラッチするラッ
チ回路である。図２８は、可変レベルを読出しに最適な
レベルにストップするための可変ストップ回路である。
ＲＢがロウのときにＳＡ１〜ＳＡ３のいずれか１つをハ
イとし、Ｍ01、Ｍ10、Ｍ11のいずれか１つを選択するも
のである。このときメモリセルの流す電流（セル電流）
により、ノードＳＢの電位が下がり、セル電流があるレ
ベルを越えるとＩＮＶ１で表されるインバータの出力が
ロウからハイに切り換わる。ここに負荷トランジスタＴ
ｒ３０の電流供給能力は、十分小さく、上記メモリセル
が少しでも電流を流した場合すぐにＩＮＶ１のインバー
タの出力が切り換わる。
ンジスタＴｒ９は、０Ｖに近いしきい値を持つエンハン
スメント型トランジスタであるためにＲＤが１のときに
は、ノードＶＷ２の電位は、ほぼＶＸの電位に等しくな
る。即ち、この回路は、出力ＶＷ２のレベルを電源電圧
の５％、１０％、１５％、・・・、１００％に可変でき
る。また、ＧＶとＧＶＢとを切り換えることにより簡単
に１段低いレベル（例えば、電源電圧の２０％なら、そ
れより５％低い電源電圧１５％にする。）に切り換える
ことができる。さらに、ＶＷ２は、図５に示されるロウ
デコーダの電源ＶＷに供給することでワード線にＶＷ２
の電位を供給できる。図２０は、カウンタ回路である。
この回路のＤ１及びＤ２は、ディレイ回路であり、Ｄ１
は、５０ＮＳ、Ｄ２は、２０ＮＳのディレイ回路であ
る。図２１乃至図２２は、デコーダ回路である。図２３
乃至図２７は、可変レベルのアドレスをラッチするラッ
チ回路である。図２８は、可変レベルを読出しに最適な
レベルにストップするための可変ストップ回路である。
ＲＢがロウのときにＳＡ１〜ＳＡ３のいずれか１つをハ
イとし、Ｍ01、Ｍ10、Ｍ11のいずれか１つを選択するも
のである。このときメモリセルの流す電流（セル電流）
により、ノードＳＢの電位が下がり、セル電流があるレ
ベルを越えるとＩＮＶ１で表されるインバータの出力が
ロウからハイに切り換わる。ここに負荷トランジスタＴ
ｒ３０の電流供給能力は、十分小さく、上記メモリセル
が少しでも電流を流した場合すぐにＩＮＶ１のインバー
タの出力が切り換わる。
【００３３】図２９は、読出し動作に入るときにワード
線のレベルを１段下げるためのレベル切り換え回路であ
る。図３０は、図２１乃至図２２のＧＤＥＮＤが１にな
ったときにパルスを発生させるパルス発生回路である。
回路内のＤ３、Ｄ４は、ディレイ回路であり、Ｄ３は、
５ＮＳ、Ｄ４は、１０ＮＳである。図３１にこの実施例
を説明するためのメモリセルの特性モデルを示す。メモ
リセルのしきい値をＭ00が０．７０Ｖ、Ｍ01が１．７０
Ｖ、Ｍ10が２．５０Ｖ、Ｍ11が４．７０Ｖであるとす
る。図３２、図３３、図３４は、電源電圧Ｖddが４．０
Ｖで、上記セル特性の時の回路の動作波形である。以後
この動作波形に従い説明を進めていく。まず、入力ＲＢ
を０とし、図２８の可変ストップ回路をアクティブとす
る。また、同時にＲＢＢを０とすることで図２９のＧＶ
Ｂが１となり、図１９の抵抗ＲＰ０〜ＲＰ２０に電流が
流れる。同時に、ＲＳに負のパルスを加え図２０の出力
ＷＡ０〜ＷＡ４（以後このＷＡ０〜ＷＡ４のデータをワ
ードアドレスと呼ぶこととする）を０にリセットする。
また図２８の入力ＳＡ１を１とすることで、図２８の可
変ストップ回路は、Ｍ01が選択される。この時このセル
のゲートＶＷ２は、０ＶであるためノードＳＢは１であ
る。その後ＲＤを１にし、図２１乃至図２２のデコーダ
回路の出力をアクティブとすることでＧＤ０５が１にな
るが、ＧＶＢが１であるためＶＷ２は変わらず０であ
る。その後図２８の入力ＳＲに正のパルスを加えること
により、第１のワード線の可変レベルを決定する動作に
入る。
線のレベルを１段下げるためのレベル切り換え回路であ
る。図３０は、図２１乃至図２２のＧＤＥＮＤが１にな
ったときにパルスを発生させるパルス発生回路である。
回路内のＤ３、Ｄ４は、ディレイ回路であり、Ｄ３は、
５ＮＳ、Ｄ４は、１０ＮＳである。図３１にこの実施例
を説明するためのメモリセルの特性モデルを示す。メモ
リセルのしきい値をＭ00が０．７０Ｖ、Ｍ01が１．７０
Ｖ、Ｍ10が２．５０Ｖ、Ｍ11が４．７０Ｖであるとす
る。図３２、図３３、図３４は、電源電圧Ｖddが４．０
Ｖで、上記セル特性の時の回路の動作波形である。以後
この動作波形に従い説明を進めていく。まず、入力ＲＢ
を０とし、図２８の可変ストップ回路をアクティブとす
る。また、同時にＲＢＢを０とすることで図２９のＧＶ
Ｂが１となり、図１９の抵抗ＲＰ０〜ＲＰ２０に電流が
流れる。同時に、ＲＳに負のパルスを加え図２０の出力
ＷＡ０〜ＷＡ４（以後このＷＡ０〜ＷＡ４のデータをワ
ードアドレスと呼ぶこととする）を０にリセットする。
また図２８の入力ＳＡ１を１とすることで、図２８の可
変ストップ回路は、Ｍ01が選択される。この時このセル
のゲートＶＷ２は、０ＶであるためノードＳＢは１であ
る。その後ＲＤを１にし、図２１乃至図２２のデコーダ
回路の出力をアクティブとすることでＧＤ０５が１にな
るが、ＧＶＢが１であるためＶＷ２は変わらず０であ
る。その後図２８の入力ＳＲに正のパルスを加えること
により、第１のワード線の可変レベルを決定する動作に
入る。
【００３４】ＳＲに加えられた正のパルスにより、ＷＢ
が１となり、図２９の回路の出力ＧＶＢが１から０に、
ＧＶが０から１に切り換わり、ＶＷ２には０．２Ｖが供
給される。また、ＷＢが１となることで、図２０のカウ
ンタ回路がアクティブとなりＷＫが発振を始め、ＷＫの
波形の立ち上がりでＷＬが正のパルスを出す。このＷＬ
のパルスにより、ワードアドレスが順次切り換わり図２
３乃至図２７のラッチ回路の入力ＬＥ０が１、ＬＥ１〜
ＬＥ３が０であることにより、図２１乃至図２２のＧＤ
０５〜ＧＤ１００が順次切り換わる。ＧＤ０５〜ＧＤ１
００が順次切り換わることにより、図１９のＶＷ２が
０．２Ｖ、０．４Ｖ、０．６Ｖ・・・というように０．
２Ｖステップ（電源電圧の５％ステップ）で上がってい
く。ＶＷ２が１．８Ｖ、即ちＧＤ４５が１となったとき
にセルＭ01のしきい値を越え、図２８のノードＳＢが１
から０に切り換わり（ＧＤ４５が１となった後に、ノー
ドＳＢが切り換わるまでのディレイ時間はノードＳＢの
容量により発生したディレイ時間を表している。）ＩＮ
Ｖ１の出力が０から１に変わり、ＷＢが０に変わる。Ｗ
Ｂが０に変わることでＧＶＢとＧＶが切り換わり、ＶＷ
２には１．８Ｖの１段低いレベル、１．６Ｖが供給され
る。また、ＷＢが０に変わることで図２０のカウンタ回
路のＷＫの発振が止まり、またワードアドレスの切り換
わりが止まる。ＶＷ２は、本体セルのワード線にも供給
されているため、本体セルのワード線にも１．６Ｖ、即
ちＭ01のしきい値より０．１Ｖ低い電位が供給される。
が１となり、図２９の回路の出力ＧＶＢが１から０に、
ＧＶが０から１に切り換わり、ＶＷ２には０．２Ｖが供
給される。また、ＷＢが１となることで、図２０のカウ
ンタ回路がアクティブとなりＷＫが発振を始め、ＷＫの
波形の立ち上がりでＷＬが正のパルスを出す。このＷＬ
のパルスにより、ワードアドレスが順次切り換わり図２
３乃至図２７のラッチ回路の入力ＬＥ０が１、ＬＥ１〜
ＬＥ３が０であることにより、図２１乃至図２２のＧＤ
０５〜ＧＤ１００が順次切り換わる。ＧＤ０５〜ＧＤ１
００が順次切り換わることにより、図１９のＶＷ２が
０．２Ｖ、０．４Ｖ、０．６Ｖ・・・というように０．
２Ｖステップ（電源電圧の５％ステップ）で上がってい
く。ＶＷ２が１．８Ｖ、即ちＧＤ４５が１となったとき
にセルＭ01のしきい値を越え、図２８のノードＳＢが１
から０に切り換わり（ＧＤ４５が１となった後に、ノー
ドＳＢが切り換わるまでのディレイ時間はノードＳＢの
容量により発生したディレイ時間を表している。）ＩＮ
Ｖ１の出力が０から１に変わり、ＷＢが０に変わる。Ｗ
Ｂが０に変わることでＧＶＢとＧＶが切り換わり、ＶＷ
２には１．８Ｖの１段低いレベル、１．６Ｖが供給され
る。また、ＷＢが０に変わることで図２０のカウンタ回
路のＷＫの発振が止まり、またワードアドレスの切り換
わりが止まる。ＶＷ２は、本体セルのワード線にも供給
されているため、本体セルのワード線にも１．６Ｖ、即
ちＭ01のしきい値より０．１Ｖ低い電位が供給される。
【００３５】ここで、第１の読出し動作を行い、図２８
の入力ＳＡ１を１から０とし、ＳＡ２を０から１にす
る。ＳＡ１を１から０とすることで図２３乃至図２７の
ノードＷＡ０１、ＷＡ１１、ＷＡ２１、ＷＡ３１、ＷＡ
４１に第１のワードアドレスがラッチされる。また、図
２８のノードＳＢは、０から１に切り換わる。その後、
ＳＲに再び正のパルスを加えることで第２のワード線の
可変レベルを決定する動作に入る。第１のワード線の可
変レベルを決定する動作と同様に、ＷＢが１となり、図
２９の回路の出力ＧＶが０から１に切り換わり、ＶＷ２
には、１．８Ｖの電位が供給される。また、図２０のカ
ウンタ回路がアクティブとなり、第１のワード線の可変
レベルを決定する動作と違いワードアドレスは、事前に
リセットされていないため、ワードアドレスは、先程の
続きから順次切り換わる。また、ＧＤｎは、先程の続き
のＧＤ４５より順次切り換わり、ＶＷ２の電位が順次上
昇していく。ＶＷ２がＭ10のしきい値を越えた時、すな
わちＧＤ６５が１となりＶＷ２が２．６０Ｖとなった
時、図２８のノードＳＢが１から０に切り換わりＩＮＶ
１の出力が０から１に変わり、ＷＢが０に変わる。ＷＢ
が０に変わることでＧＶＢとＧＶが切り換わり、ＶＷ２
には２．６Ｖの１段低いレベル、２．４Ｖが供給され
る。また、ＷＢが０に変わることで、図２０のカウンタ
回路のＷＫの発振が止まり、またワードアドレスの切り
換わりが止まる。
の入力ＳＡ１を１から０とし、ＳＡ２を０から１にす
る。ＳＡ１を１から０とすることで図２３乃至図２７の
ノードＷＡ０１、ＷＡ１１、ＷＡ２１、ＷＡ３１、ＷＡ
４１に第１のワードアドレスがラッチされる。また、図
２８のノードＳＢは、０から１に切り換わる。その後、
ＳＲに再び正のパルスを加えることで第２のワード線の
可変レベルを決定する動作に入る。第１のワード線の可
変レベルを決定する動作と同様に、ＷＢが１となり、図
２９の回路の出力ＧＶが０から１に切り換わり、ＶＷ２
には、１．８Ｖの電位が供給される。また、図２０のカ
ウンタ回路がアクティブとなり、第１のワード線の可変
レベルを決定する動作と違いワードアドレスは、事前に
リセットされていないため、ワードアドレスは、先程の
続きから順次切り換わる。また、ＧＤｎは、先程の続き
のＧＤ４５より順次切り換わり、ＶＷ２の電位が順次上
昇していく。ＶＷ２がＭ10のしきい値を越えた時、すな
わちＧＤ６５が１となりＶＷ２が２．６０Ｖとなった
時、図２８のノードＳＢが１から０に切り換わりＩＮＶ
１の出力が０から１に変わり、ＷＢが０に変わる。ＷＢ
が０に変わることでＧＶＢとＧＶが切り換わり、ＶＷ２
には２．６Ｖの１段低いレベル、２．４Ｖが供給され
る。また、ＷＢが０に変わることで、図２０のカウンタ
回路のＷＫの発振が止まり、またワードアドレスの切り
換わりが止まる。
【００３６】先に述べたようにＶＷ２は、本体メモリセ
ルのワード線にも供給されているため本体メモリセルの
ワード線にも２．４Ｖ、すなわちＭ10のしきい値より
０．１Ｖ低い電位が供給される。ここで第２の読出し動
作を行い、図２８の入力ＳＡ２を１から０にＳＡ３を０
から１にする。ＳＡ２を１から０とすることで、図２３
乃至図２７のノードＷＡ０２、ＷＡ１２、ＷＡ２２、Ｗ
Ａ３２、ＷＡ４２に、第２のワードアドレスがラッチさ
れる。また図２８のノードＳＢは、０から１にきり変わ
る。その後、ＳＲに再び正のパルスを加えることで第３
のワード線の可変レベルを決定する動作にはいる。第１
及び第２のワード線の可変レベルを決定する動作と同様
に、ＷＢが１となり、図２９の回路の出力ＧＶＢが１か
ら０に、ＧＶが０から１に切り換わり、ＶＷ２には、
２．６Ｖに電位が供給される。また、図２０のカウンタ
回路がアクティブとなり、ＧＤ６５より順次切り換わ
る。図２８の回路で今選択されているセルはＭ11であ
る。そして、Ｍ11のしきい値は４．７０Ｖであるので、
ＧＤ１００が１となり、ＶＷ２に電源電圧４．０Ｖの電
位が供給されても、ＳＢは１のままである。ＧＤ１００
が１となった後の次のＷＬのパルスでＧＤ１００とＧＤ
ＥＮＤが同時に１となり、図３０の出力ＳＵから正のパ
ルスが出る。このパルスによりＷＢが０になり、図２０
のワードアドレスの切り換わりがとまる。第１及び第２
のワード線の可変レベルを決定する動作では、図２９の
レベル切り換え回路により、ＶＷ２のレベルを１段下げ
ていたが、ＧＤＥＮＤが１となることでＧＶＢとＧＶは
切り換わらずそのまま電源電圧が供給される。
ルのワード線にも供給されているため本体メモリセルの
ワード線にも２．４Ｖ、すなわちＭ10のしきい値より
０．１Ｖ低い電位が供給される。ここで第２の読出し動
作を行い、図２８の入力ＳＡ２を１から０にＳＡ３を０
から１にする。ＳＡ２を１から０とすることで、図２３
乃至図２７のノードＷＡ０２、ＷＡ１２、ＷＡ２２、Ｗ
Ａ３２、ＷＡ４２に、第２のワードアドレスがラッチさ
れる。また図２８のノードＳＢは、０から１にきり変わ
る。その後、ＳＲに再び正のパルスを加えることで第３
のワード線の可変レベルを決定する動作にはいる。第１
及び第２のワード線の可変レベルを決定する動作と同様
に、ＷＢが１となり、図２９の回路の出力ＧＶＢが１か
ら０に、ＧＶが０から１に切り換わり、ＶＷ２には、
２．６Ｖに電位が供給される。また、図２０のカウンタ
回路がアクティブとなり、ＧＤ６５より順次切り換わ
る。図２８の回路で今選択されているセルはＭ11であ
る。そして、Ｍ11のしきい値は４．７０Ｖであるので、
ＧＤ１００が１となり、ＶＷ２に電源電圧４．０Ｖの電
位が供給されても、ＳＢは１のままである。ＧＤ１００
が１となった後の次のＷＬのパルスでＧＤ１００とＧＤ
ＥＮＤが同時に１となり、図３０の出力ＳＵから正のパ
ルスが出る。このパルスによりＷＢが０になり、図２０
のワードアドレスの切り換わりがとまる。第１及び第２
のワード線の可変レベルを決定する動作では、図２９の
レベル切り換え回路により、ＶＷ２のレベルを１段下げ
ていたが、ＧＤＥＮＤが１となることでＧＶＢとＧＶは
切り換わらずそのまま電源電圧が供給される。
【００３７】ここで、第３の読出し動作を行い、図２８
の入力ＳＡ３を１から０にすることで、図２３乃至図２
７のノードＷＡ０３、ＷＡ１３、ＷＡ２３、ＷＡ３３、
ＷＡ４３に、第３のワードアドレスがラッチされる。そ
の後、ＲＤを０とすることで図２１乃至図２２のＧＤｎ
及びＧＤＥＮＤをすべて０とし、またＶＷ２を０にす
る。その後ＲＢ、ＲＢＢを１とし、図２８の可変ストッ
プ回路をインアクティブとし、また図２９のＧＶＢ、Ｇ
Ｖ共に０とすることで図１９の抵抗ＲＰ０〜ＲＰ２０に
流れる電流をカットする。以上でワード線の可変動作の
１サイクルが終了である。２サイクル目には、まず初め
にＲＢＢを０とし、図１９の抵抗に電流を流す。この時
の図２９の出力は、ＧＶＢが１でＧＶが０である。次に
図２３乃至図２７の入力ＬＥ０を０、ＬＥ１を１とする
ことで、可変動作の１サイクル時にラッチした第１のワ
ードアドレスが出力され、同時にＲＤを１とすることで
ＶＷ２には、可変動作の１サイクル時の第１の可変レベ
ルと同様の１．６Ｖが供給される。ここで、第１の読出
し動作を行う。次に、図２３乃至図２７の入力ＬＥ１を
０、ＬＥ２を１とすることで、可変動作の１サイクル時
にラッチした第２のワードアドレスが出力され、ＶＷ２
には可変動作の１サイクル時の第２の可変レベルと同様
の２．４Ｖが供給される。ここで第２の読出し動作を行
う。次に、図２３乃至図２７の入力ＬＥ２を０、ＬＥ３
を１とすることで可変動作の１サイクル時にラッチした
第３のワードアドレスが出力される。この時ＧＤＥＮＤ
が１となるためＧＶＢが０、ＧＶが１となり、ＶＷ２に
は可変動作の１サイクル時の第３の可変レベルと同様電
源電圧が供給される。
の入力ＳＡ３を１から０にすることで、図２３乃至図２
７のノードＷＡ０３、ＷＡ１３、ＷＡ２３、ＷＡ３３、
ＷＡ４３に、第３のワードアドレスがラッチされる。そ
の後、ＲＤを０とすることで図２１乃至図２２のＧＤｎ
及びＧＤＥＮＤをすべて０とし、またＶＷ２を０にす
る。その後ＲＢ、ＲＢＢを１とし、図２８の可変ストッ
プ回路をインアクティブとし、また図２９のＧＶＢ、Ｇ
Ｖ共に０とすることで図１９の抵抗ＲＰ０〜ＲＰ２０に
流れる電流をカットする。以上でワード線の可変動作の
１サイクルが終了である。２サイクル目には、まず初め
にＲＢＢを０とし、図１９の抵抗に電流を流す。この時
の図２９の出力は、ＧＶＢが１でＧＶが０である。次に
図２３乃至図２７の入力ＬＥ０を０、ＬＥ１を１とする
ことで、可変動作の１サイクル時にラッチした第１のワ
ードアドレスが出力され、同時にＲＤを１とすることで
ＶＷ２には、可変動作の１サイクル時の第１の可変レベ
ルと同様の１．６Ｖが供給される。ここで、第１の読出
し動作を行う。次に、図２３乃至図２７の入力ＬＥ１を
０、ＬＥ２を１とすることで、可変動作の１サイクル時
にラッチした第２のワードアドレスが出力され、ＶＷ２
には可変動作の１サイクル時の第２の可変レベルと同様
の２．４Ｖが供給される。ここで第２の読出し動作を行
う。次に、図２３乃至図２７の入力ＬＥ２を０、ＬＥ３
を１とすることで可変動作の１サイクル時にラッチした
第３のワードアドレスが出力される。この時ＧＤＥＮＤ
が１となるためＧＶＢが０、ＧＶが１となり、ＶＷ２に
は可変動作の１サイクル時の第３の可変レベルと同様電
源電圧が供給される。
【００３８】ここで第３の読出し動作を行う。その後、
ＬＥ３を０、ＬＥ０を１とし、同時にＲＤを０とするこ
とでＶＷ２が０となる。その後ＲＢＢを１とすること
で、ＧＶＢ、ＧＶを共に０にし、図１９の抵抗に流れる
電流をカットする。以上で２サイクル目が終了である。
３サイクル以降は、２サイクル目と同様の動作を行うこ
とにより、第１の可変レベル、第２の可変レベル、第３
の可変レベルにワード線を簡単に可変することができ
る。以上の説明のように本実施例の回路は、可変レベル
を決定するために３種のセルを用い、そのセルのゲート
に徐々に電圧を加えてゆき、そのセルが電流を流す少し
手前の電位を第１、第２、第３の可変レベルとしている
ため、セルの特性が予定よりずれた場合、可変レベルも
同時にずれ常に読出しに最適なワード線のレベルを供給
できる。また、電源電圧について、例えば、前記説明で
は４．０Ｖとして説明しているが、これは６．０Ｖでも
良い。電源電圧が６．０Ｖであるためワード線の電位は
０．３Ｖステップで可変される。したがって、上記動作
を行った場合の可変レベルは、第１の可変レベルは１．
５Ｖ、第２の可変レベルは２．４Ｖ、第３の可変レベル
は４．５Ｖとなる。電源電圧が４．０Ｖのときの可変レ
ベルは、第１の可変レベルが１．６Ｖであり、第２の可
変レベルが２．４Ｖであり、第３の可変レベルが電源電
圧（４．０Ｖ）であり、第１、第２の可変レベルについ
ては電源電圧にほとんど依存していない。
ＬＥ３を０、ＬＥ０を１とし、同時にＲＤを０とするこ
とでＶＷ２が０となる。その後ＲＢＢを１とすること
で、ＧＶＢ、ＧＶを共に０にし、図１９の抵抗に流れる
電流をカットする。以上で２サイクル目が終了である。
３サイクル以降は、２サイクル目と同様の動作を行うこ
とにより、第１の可変レベル、第２の可変レベル、第３
の可変レベルにワード線を簡単に可変することができ
る。以上の説明のように本実施例の回路は、可変レベル
を決定するために３種のセルを用い、そのセルのゲート
に徐々に電圧を加えてゆき、そのセルが電流を流す少し
手前の電位を第１、第２、第３の可変レベルとしている
ため、セルの特性が予定よりずれた場合、可変レベルも
同時にずれ常に読出しに最適なワード線のレベルを供給
できる。また、電源電圧について、例えば、前記説明で
は４．０Ｖとして説明しているが、これは６．０Ｖでも
良い。電源電圧が６．０Ｖであるためワード線の電位は
０．３Ｖステップで可変される。したがって、上記動作
を行った場合の可変レベルは、第１の可変レベルは１．
５Ｖ、第２の可変レベルは２．４Ｖ、第３の可変レベル
は４．５Ｖとなる。電源電圧が４．０Ｖのときの可変レ
ベルは、第１の可変レベルが１．６Ｖであり、第２の可
変レベルが２．４Ｖであり、第３の可変レベルが電源電
圧（４．０Ｖ）であり、第１、第２の可変レベルについ
ては電源電圧にほとんど依存していない。
【００３９】また、第３の可変レベルについては、第３
のセル、Ｍ11のしきい値よりも電源電圧が低い場合に
は、読出しに最適なワード線のレベルは、セルＭ10の電
流が最も多くなる電源電圧であり、Ｍ11のしきい値より
も電源電圧が高い場合にはＭ11のしきい値であるので、
電源電圧が４．０Ｖの場合４．０Ｖで、電源電圧が６．
０Ｖの場合４．５Ｖであるのが読出しに最適な電位であ
る。上記回路を用いた場合第３のセルのしきい値より電
源電圧が低い場合を除き、可変レベルがそれぞれのセル
のしきい値より最もずれた場合でも電源電圧の５％より
小さくなり、また図１９の抵抗ＲＰ１〜ＲＰ２０の抵抗
を増やすことにより、このずれは更に小さくすることが
できる。例えば，抵抗を現在の倍にすれば、可変レベル
は電源電圧の２．５％ステップであり、可変レベルがそ
れぞれのセルのしきい値より最もずれた場合でも電源電
圧の２．５％より小さくなる。また，本実施例では可変
レベルをそれぞれのセルＭ01、Ｍ10、Ｍ11が電流を流し
始めたレベルより１段落としているが、これはそれぞれ
のセルが電流を流さないレベルに可変レベルをするため
であり、可変レベルを１段落とす前のレベルでのそれぞ
れのセルの流す電流が読出し動作に問題なければ可変レ
ベルを１段落とす必要はない。
のセル、Ｍ11のしきい値よりも電源電圧が低い場合に
は、読出しに最適なワード線のレベルは、セルＭ10の電
流が最も多くなる電源電圧であり、Ｍ11のしきい値より
も電源電圧が高い場合にはＭ11のしきい値であるので、
電源電圧が４．０Ｖの場合４．０Ｖで、電源電圧が６．
０Ｖの場合４．５Ｖであるのが読出しに最適な電位であ
る。上記回路を用いた場合第３のセルのしきい値より電
源電圧が低い場合を除き、可変レベルがそれぞれのセル
のしきい値より最もずれた場合でも電源電圧の５％より
小さくなり、また図１９の抵抗ＲＰ１〜ＲＰ２０の抵抗
を増やすことにより、このずれは更に小さくすることが
できる。例えば，抵抗を現在の倍にすれば、可変レベル
は電源電圧の２．５％ステップであり、可変レベルがそ
れぞれのセルのしきい値より最もずれた場合でも電源電
圧の２．５％より小さくなる。また，本実施例では可変
レベルをそれぞれのセルＭ01、Ｍ10、Ｍ11が電流を流し
始めたレベルより１段落としているが、これはそれぞれ
のセルが電流を流さないレベルに可変レベルをするため
であり、可変レベルを１段落とす前のレベルでのそれぞ
れのセルの流す電流が読出し動作に問題なければ可変レ
ベルを１段落とす必要はない。
【００４０】また、この実施例ではワード線を０Ｖから
電源電圧に上げながら可変レベルを決定する動作を行っ
ているが、ワード線を初め電源電圧に上げ、電源電圧か
ら０Ｖにこの実施例のように段階的に下げながらセルＭ
11、Ｍ10、Ｍ01が電流を流さなくなるレベルを検知し、
そのレベルを可変レベルと設定するようにすれば、上記
のように可変レベルを１つ前のレベルに戻さなくても、
それぞれのセルが電流を流さないレベルに可変レベルを
設定することができる。また、この実施例では可変動作
の１サイクル時に第１、第２、第３のワードアドレスを
ラッチし、２サイクル以降ではこの第１、第２、第３の
ワードアドレスを用いることで高速な可変動作を実現し
ているが、例えば、１サイクル時と、２サイクル時以降
の電源電圧が変わった場合、この実施例のように１サイ
クル時のワードアドレスを用い可変動作を行うと、可変
レベルが変化してしまうため、１サイクル時の動作を繰
り返す回路動作にしても良い。以上のように、この実施
例では電源電圧の違いや、セルの特性が予定よりずれた
場合にも読出しに最適なワード線のレベルを供給できる
回路を実現できる。
電源電圧に上げながら可変レベルを決定する動作を行っ
ているが、ワード線を初め電源電圧に上げ、電源電圧か
ら０Ｖにこの実施例のように段階的に下げながらセルＭ
11、Ｍ10、Ｍ01が電流を流さなくなるレベルを検知し、
そのレベルを可変レベルと設定するようにすれば、上記
のように可変レベルを１つ前のレベルに戻さなくても、
それぞれのセルが電流を流さないレベルに可変レベルを
設定することができる。また、この実施例では可変動作
の１サイクル時に第１、第２、第３のワードアドレスを
ラッチし、２サイクル以降ではこの第１、第２、第３の
ワードアドレスを用いることで高速な可変動作を実現し
ているが、例えば、１サイクル時と、２サイクル時以降
の電源電圧が変わった場合、この実施例のように１サイ
クル時のワードアドレスを用い可変動作を行うと、可変
レベルが変化してしまうため、１サイクル時の動作を繰
り返す回路動作にしても良い。以上のように、この実施
例では電源電圧の違いや、セルの特性が予定よりずれた
場合にも読出しに最適なワード線のレベルを供給できる
回路を実現できる。
【００４１】次に、図３５乃至図４５を参照して第７の
実施例を説明する。図３５は、本実施例のワード線の電
圧可変回路である。ここに表される抵抗ＲＲ０、ＲＲ
１、ＲＲ２、ＲＲ３、ＲＲ４、ＲＲ５、ＲＲ６、ＲＲ
７、ＲＲ８は、すべて同じ抵抗値Ｒである。抵抗ＲＨ
０、ＲＨ１、ＲＨ２、ＲＨ３、ＲＨ４、ＲＨ５、ＰＨ
６、ＰＨ７、ＰＨ８、ＲＨ９は、抵抗ＲＲ０〜ＲＲ８の
各抵抗値の１／５の抵抗値１／５Ｒである。まず、入力
ＧＨ０を１にした場合で電源電圧Ｖddが４．０Ｖの場合
について考えてみる。ノードＮ０〜Ｎ９の電位は抵抗分
割によりノードＮ０から順に０．４Ｖ、０．８Ｖ、１．
２Ｖ、・・・、４．０Ｖとなる。またここで入力ＧＮ０
〜ＧＮ９の内いずれかを１とすることでノードＮＸには
ノードＮ０〜Ｎ９の電位が現れる（入力ＲＤ１が１のと
き）。入力ＧＨ０を１にした場合で、入力ＧＮ０〜ＧＮ
９の内の一つの入力ＧＮｎを１にしたときのＮＸの電位
をＶｘとする。ここで、入力ＧＨ０〜ＧＨ５を順に切り
換えていく。ＧＨ０が１のときＮＸの電位はＶｘであ
る。ＧＨ１が１のときＮＸの電位はＶｘ−０．０８Ｖで
ある。ＧＨ２が１のときＮＸの電位はＶｘ−０．１６Ｖ
である。ＧＨ３が１のときＮＸの電位はＶｘ−０．２４
Ｖである。ＧＨ４が１のときＮＸの電位はＶｘ−０．３
２Ｖである。ＧＨ５が１のときＮＸの電位はＶｘ−０．
４０Ｖ、すなわち、ＧＨ０が１でＧＮ（ｎ−１）を１に
したとき（ＧＮｎがＧＮ０のときは０Ｖ）と同電位であ
る。つまりこの回路は電源電圧Ｖddが４．０Ｖの時、入
力ＧＨ０〜ＧＨ５とＧＮ０〜ＧＮ９を組み合わせること
により０Ｖから０．０８Ｖきざみに４．０ＶまでＮＸを
可変することができる。
実施例を説明する。図３５は、本実施例のワード線の電
圧可変回路である。ここに表される抵抗ＲＲ０、ＲＲ
１、ＲＲ２、ＲＲ３、ＲＲ４、ＲＲ５、ＲＲ６、ＲＲ
７、ＲＲ８は、すべて同じ抵抗値Ｒである。抵抗ＲＨ
０、ＲＨ１、ＲＨ２、ＲＨ３、ＲＨ４、ＲＨ５、ＰＨ
６、ＰＨ７、ＰＨ８、ＲＨ９は、抵抗ＲＲ０〜ＲＲ８の
各抵抗値の１／５の抵抗値１／５Ｒである。まず、入力
ＧＨ０を１にした場合で電源電圧Ｖddが４．０Ｖの場合
について考えてみる。ノードＮ０〜Ｎ９の電位は抵抗分
割によりノードＮ０から順に０．４Ｖ、０．８Ｖ、１．
２Ｖ、・・・、４．０Ｖとなる。またここで入力ＧＮ０
〜ＧＮ９の内いずれかを１とすることでノードＮＸには
ノードＮ０〜Ｎ９の電位が現れる（入力ＲＤ１が１のと
き）。入力ＧＨ０を１にした場合で、入力ＧＮ０〜ＧＮ
９の内の一つの入力ＧＮｎを１にしたときのＮＸの電位
をＶｘとする。ここで、入力ＧＨ０〜ＧＨ５を順に切り
換えていく。ＧＨ０が１のときＮＸの電位はＶｘであ
る。ＧＨ１が１のときＮＸの電位はＶｘ−０．０８Ｖで
ある。ＧＨ２が１のときＮＸの電位はＶｘ−０．１６Ｖ
である。ＧＨ３が１のときＮＸの電位はＶｘ−０．２４
Ｖである。ＧＨ４が１のときＮＸの電位はＶｘ−０．３
２Ｖである。ＧＨ５が１のときＮＸの電位はＶｘ−０．
４０Ｖ、すなわち、ＧＨ０が１でＧＮ（ｎ−１）を１に
したとき（ＧＮｎがＧＮ０のときは０Ｖ）と同電位であ
る。つまりこの回路は電源電圧Ｖddが４．０Ｖの時、入
力ＧＨ０〜ＧＨ５とＧＮ０〜ＧＮ９を組み合わせること
により０Ｖから０．０８Ｖきざみに４．０ＶまでＮＸを
可変することができる。
【００４２】また、電源電圧が変わった場合にも、０Ｖ
より電源電圧の１／５０のきざみで電源電圧までＮＸを
可変することができる。さらにＲｍ３は高抵抗で有り、
トランジスタＴｒ１０は０Ｖに近いしきい値を持つエン
ハンスメント型トランジスタであるため、ＲＤ１が１の
ときには、ノードＶＷ３の電位はほぼノードＮＸの電位
に等しくなる。またＶＷ３は、図５に表されるロウデコ
ーダの電源ＶＷに供給することにより、ワード線にＶＷ
３の電位を供給できる。図３６は、図３５の入力ＧＮ０
〜ＧＮ９を切り換えるためのカウンタ回路であり、図３
７は、図３５の入力ＧＮ０〜ＧＮ９を選択するためのデ
コーダ回路である。図３８は、図３５の入力ＧＨ０〜Ｇ
Ｈ５を切り換えるためのカウンタ回路であり、図３９
は、図３５の入力ＧＨ０〜ＧＨ５を選択するためのデコ
ーダ回路である。図４０は、可変レベルを読出しに最適
なレベルにストップするための可変ストップ回路であ
る。図４１は、本実施例を説明するためのセルの特性モ
デルである。ここに表されるＭ00、Ｍ01、Ｍ10、Ｍ11の
曲線は、それぞれのセルのワード線のレベルに対して流
す電流であり、曲線Ａは、セルＭ00とＭ01の流す電流を
足したものであり、曲線Ａ′は曲線Ａの１／２の電流で
あり、曲線ＢはＭ01とＭ10の流す電流を足したものであ
り、曲線Ｂ′は、曲線Ｂの１／２の電流であり、曲線Ｃ
は、Ｍ10とＭ11の流す電流を足したものであり、曲線
Ｃ′は、曲線Ｃの１／２の電流である。またここに表さ
れるＩＮＶ２の切り換わりは、図４０の回路において、
ＩＮＶ２で表されるインバータが切り換わるレベルを表
わしている。
より電源電圧の１／５０のきざみで電源電圧までＮＸを
可変することができる。さらにＲｍ３は高抵抗で有り、
トランジスタＴｒ１０は０Ｖに近いしきい値を持つエン
ハンスメント型トランジスタであるため、ＲＤ１が１の
ときには、ノードＶＷ３の電位はほぼノードＮＸの電位
に等しくなる。またＶＷ３は、図５に表されるロウデコ
ーダの電源ＶＷに供給することにより、ワード線にＶＷ
３の電位を供給できる。図３６は、図３５の入力ＧＮ０
〜ＧＮ９を切り換えるためのカウンタ回路であり、図３
７は、図３５の入力ＧＮ０〜ＧＮ９を選択するためのデ
コーダ回路である。図３８は、図３５の入力ＧＨ０〜Ｇ
Ｈ５を切り換えるためのカウンタ回路であり、図３９
は、図３５の入力ＧＨ０〜ＧＨ５を選択するためのデコ
ーダ回路である。図４０は、可変レベルを読出しに最適
なレベルにストップするための可変ストップ回路であ
る。図４１は、本実施例を説明するためのセルの特性モ
デルである。ここに表されるＭ00、Ｍ01、Ｍ10、Ｍ11の
曲線は、それぞれのセルのワード線のレベルに対して流
す電流であり、曲線Ａは、セルＭ00とＭ01の流す電流を
足したものであり、曲線Ａ′は曲線Ａの１／２の電流で
あり、曲線ＢはＭ01とＭ10の流す電流を足したものであ
り、曲線Ｂ′は、曲線Ｂの１／２の電流であり、曲線Ｃ
は、Ｍ10とＭ11の流す電流を足したものであり、曲線
Ｃ′は、曲線Ｃの１／２の電流である。またここに表さ
れるＩＮＶ２の切り換わりは、図４０の回路において、
ＩＮＶ２で表されるインバータが切り換わるレベルを表
わしている。
【００４３】また、図４０に表わされる負荷トランジス
タＴｒ１２、Ｔｒ１３は同じサイズ（Ｗ１／Ｌ１）のト
ランジスタである。ＩＮＶ３の切り換わりは図４４のＩ
ＮＶ３で表されるインバータが切り換わるレベルを表わ
している。図４４に表される負荷トランジスタＴｒ１４
は、図４０の負荷トランジスタＴｒ１２（Ｔｒ１３）と
同じサイズ（Ｗ１／Ｌ１）であるため、図４４では、図
４０のセル電流の半分の電流でＩＮＶ３が切り換わる。
図４２及び図４３に本実施例の動作波形を示す。基本的
な動作は、第６の実施例と同様ワード線のレベルを順次
変えていき、図４０の可変ストップ回路のリファレンス
のメモリセルの流す電流によりワード線のレベルをコン
トロールしている。まずＲＢ１を０にすることにより、
図４０の可変ストップ回路をアクティブにし、図３９の
デコーダ回路をアクティブにする。同時にＲＳ１とＲＳ
２に負のパルスを加え、図３６、図３８のカウンタ回路
をリセットする。この時、ＧＨ０〜ＧＨ５はＧＨ０が１
となっている。また、同時にＳＡＡ１を１とすることで
図４０の可変ストップ回路のリファレンスのセルとして
Ｍ00とＭ01が選択される。その後、ＲＤ１を１とするこ
とでＧＮ０が１となり、図３５のレベル可変回路により
ワード線に０．４Ｖの電位が供給される。その後、ＳＲ
１に正のパルスを加えることにより、ＷＢ１とＷＣが１
となり、図３６のカウンタ回路がアクティブになり、Ｇ
Ｎ０〜ＧＮ９が順に切り換わる。
タＴｒ１２、Ｔｒ１３は同じサイズ（Ｗ１／Ｌ１）のト
ランジスタである。ＩＮＶ３の切り換わりは図４４のＩ
ＮＶ３で表されるインバータが切り換わるレベルを表わ
している。図４４に表される負荷トランジスタＴｒ１４
は、図４０の負荷トランジスタＴｒ１２（Ｔｒ１３）と
同じサイズ（Ｗ１／Ｌ１）であるため、図４４では、図
４０のセル電流の半分の電流でＩＮＶ３が切り換わる。
図４２及び図４３に本実施例の動作波形を示す。基本的
な動作は、第６の実施例と同様ワード線のレベルを順次
変えていき、図４０の可変ストップ回路のリファレンス
のメモリセルの流す電流によりワード線のレベルをコン
トロールしている。まずＲＢ１を０にすることにより、
図４０の可変ストップ回路をアクティブにし、図３９の
デコーダ回路をアクティブにする。同時にＲＳ１とＲＳ
２に負のパルスを加え、図３６、図３８のカウンタ回路
をリセットする。この時、ＧＨ０〜ＧＨ５はＧＨ０が１
となっている。また、同時にＳＡＡ１を１とすることで
図４０の可変ストップ回路のリファレンスのセルとして
Ｍ00とＭ01が選択される。その後、ＲＤ１を１とするこ
とでＧＮ０が１となり、図３５のレベル可変回路により
ワード線に０．４Ｖの電位が供給される。その後、ＳＲ
１に正のパルスを加えることにより、ＷＢ１とＷＣが１
となり、図３６のカウンタ回路がアクティブになり、Ｇ
Ｎ０〜ＧＮ９が順に切り換わる。
【００４４】ＧＮ０〜ＧＮ９が順に切り換わることによ
り、ワード線のレベルが０．４Ｖ刻みで上昇していく。
ＧＮ４が１となり、ワード線のレベルが２．０Ｖになっ
たときにＭ00とＭ01のセルの流す電流により図４０のＩ
ＮＶ２の出力が０から１に切り換わり図４０の出力ＷＣ
が１から０になる（図４１参照）。ＷＣが０となること
で図３６のカウンタが止まり、ＧＮ０〜ＧＮ９の切り換
わりが止まる。代わりに図３８のカウンタがアクティブ
となり、ＧＨ０〜ＧＨ５が順次切り換わる。ＧＨ０〜Ｇ
Ｈ５が順次切り換わることにより、ワード線の電位は
２．０Ｖより０．０８Ｖずつ電位が下がっていくのであ
るが、この場合はＧＨ１が１となりワードの電位が１．
９２ＶとなったときにＩＮＶ２の出力が１から０に切り
換わり、図４０のＷＢ１が１から０に切り換わり、図３
８のカウンタが止まる。ここを第１の可変レベルとし、
ここで第１の読出し動作を行う。またここでＳＡＡ１を
０，ＳＡＡ２を１とし、図４０の可変ストップ回路のリ
ファレンスのセルをＭ01とＭ10に切り換える。その後Ｒ
Ｓ２に負のパルスを、ＳＲ１に正のパルスを加えること
により第２の可変レベルを決定する動作にはいる。ＲＳ
２に負のパルスを加えることにより図３８のカウンタが
リセットされるため、ＧＨ０〜ＧＨ５はＧＨ０が１とな
る。ワード線の電位としては２．０Ｖとなる。またＳＲ
１に正のパルスを加えることにより、図４０の出力ＷＣ
とＷＢ１がともに１になる。そのため図３６のカウンタ
回路がアクティブになり、ＧＮ０〜ＧＮ９が先程の続き
のＧＮ４より順次切り換わる。
り、ワード線のレベルが０．４Ｖ刻みで上昇していく。
ＧＮ４が１となり、ワード線のレベルが２．０Ｖになっ
たときにＭ00とＭ01のセルの流す電流により図４０のＩ
ＮＶ２の出力が０から１に切り換わり図４０の出力ＷＣ
が１から０になる（図４１参照）。ＷＣが０となること
で図３６のカウンタが止まり、ＧＮ０〜ＧＮ９の切り換
わりが止まる。代わりに図３８のカウンタがアクティブ
となり、ＧＨ０〜ＧＨ５が順次切り換わる。ＧＨ０〜Ｇ
Ｈ５が順次切り換わることにより、ワード線の電位は
２．０Ｖより０．０８Ｖずつ電位が下がっていくのであ
るが、この場合はＧＨ１が１となりワードの電位が１．
９２ＶとなったときにＩＮＶ２の出力が１から０に切り
換わり、図４０のＷＢ１が１から０に切り換わり、図３
８のカウンタが止まる。ここを第１の可変レベルとし、
ここで第１の読出し動作を行う。またここでＳＡＡ１を
０，ＳＡＡ２を１とし、図４０の可変ストップ回路のリ
ファレンスのセルをＭ01とＭ10に切り換える。その後Ｒ
Ｓ２に負のパルスを、ＳＲ１に正のパルスを加えること
により第２の可変レベルを決定する動作にはいる。ＲＳ
２に負のパルスを加えることにより図３８のカウンタが
リセットされるため、ＧＨ０〜ＧＨ５はＧＨ０が１とな
る。ワード線の電位としては２．０Ｖとなる。またＳＲ
１に正のパルスを加えることにより、図４０の出力ＷＣ
とＷＢ１がともに１になる。そのため図３６のカウンタ
回路がアクティブになり、ＧＮ０〜ＧＮ９が先程の続き
のＧＮ４より順次切り換わる。
【００４５】ワード線の電位は２．０Ｖより順次上昇
し、ＧＮ７が１となったとき、すなわちワード線の電位
が３．２ＶとなったときにＭ01とＭ10の流す電流により
図４０のＩＮＶ２の出力が０から１に切り換わり、図４
０の出力ＷＣが１から０となる（図４１参照）。ＷＣが
０となることで図３６のカウンタが止まり、ＧＮ０〜Ｇ
Ｎ９の切り換わりが止まる。代わりに図３８のカウンタ
がアクティブとなり、ＧＨ０〜ＧＨ５が順次切り換わ
る。ＧＨ０〜ＧＨ５が順次切り換わることによりワード
電位は３．２Ｖより０．０８Ｖずつ電位が下がってい
く。ＧＨ５が１となりワードの電位が２．８０Ｖとなっ
たときにＩＮＶ２の出力が１から０に切り換わり図３８
のカウンタが止まる。ここを第２の可変レベルとし、こ
こで第２の読出し動作を行う。また、ここでＳＡＡ２を
０、ＳＡＡ３を１とし、図４０の可変ストップ回路のリ
ファレンスのセルをＭ10とＭ11に切り換える。その後、
ＲＳ２に負のパルスを加え、ＳＲ１に正のパルスを加え
ることにより第３の可変レベルを決定する動作に入る。
ＲＳ２に負のパルスを加えることにより図３８のカウン
タがリセットされるため、ＧＨ０〜ＧＨ５は、ＧＨ０が
１となる。ワードの電位としては３．２Ｖになる。ま
た、ＳＲ１に正のパルスを加えることにより、図４０の
出力ＷＣとＷＢ１がともに１となる。
し、ＧＮ７が１となったとき、すなわちワード線の電位
が３．２ＶとなったときにＭ01とＭ10の流す電流により
図４０のＩＮＶ２の出力が０から１に切り換わり、図４
０の出力ＷＣが１から０となる（図４１参照）。ＷＣが
０となることで図３６のカウンタが止まり、ＧＮ０〜Ｇ
Ｎ９の切り換わりが止まる。代わりに図３８のカウンタ
がアクティブとなり、ＧＨ０〜ＧＨ５が順次切り換わ
る。ＧＨ０〜ＧＨ５が順次切り換わることによりワード
電位は３．２Ｖより０．０８Ｖずつ電位が下がってい
く。ＧＨ５が１となりワードの電位が２．８０Ｖとなっ
たときにＩＮＶ２の出力が１から０に切り換わり図３８
のカウンタが止まる。ここを第２の可変レベルとし、こ
こで第２の読出し動作を行う。また、ここでＳＡＡ２を
０、ＳＡＡ３を１とし、図４０の可変ストップ回路のリ
ファレンスのセルをＭ10とＭ11に切り換える。その後、
ＲＳ２に負のパルスを加え、ＳＲ１に正のパルスを加え
ることにより第３の可変レベルを決定する動作に入る。
ＲＳ２に負のパルスを加えることにより図３８のカウン
タがリセットされるため、ＧＨ０〜ＧＨ５は、ＧＨ０が
１となる。ワードの電位としては３．２Ｖになる。ま
た、ＳＲ１に正のパルスを加えることにより、図４０の
出力ＷＣとＷＢ１がともに１となる。
【００４６】そのため、図３６のカウンタ回路がアクテ
ィブになり、ＧＮ０〜ＧＮ９が先程の続きのＧＮ７によ
り順次切り換わる。ワードの電位は３．２Ｖより上昇
し、ＧＮ９が１となったとき、すなわち、ワードの電位
が４．０ＶとなったときにＭ01とＭ10の流す電流により
図４０のＩＮＶ２の出力が０から１に切り換わり、図４
０の出力ＷＣが１から０となる（図４１参照）。ＷＣが
０となることで図３６のカウンタが止まり、ＧＮ０〜Ｇ
Ｎ９の切り換わりが止まる。代わりに図３８のカウンタ
がアクティブとなり、ＧＨ０〜ＧＨ５が順次切り換わ
る。ＧＨ０〜ＧＨ５が順次切り換わることによりワード
の電位は４．０Ｖより０．０８Ｖずつ電位が下がってい
く。ＧＨ４が１となりワード線の電位が３．６８Ｖとな
ったときにＩＮＶ２の出力が１から０に切り換わり図３
８のカウンタが止まる。ここを第３の可変レベルとし、
ここで第３の読出し動作を行う。その後、ＳＡＡ３を１
から０とし、ＲＤ１を０とし、ＲＢ１を１にして動作を
終了する。まず、第１の可変レベルの時の読出しについ
て説明する。第１の可変レベルは１．９２Ｖである。図
４４は、本体セルアレイと本体センスアンプである。
ィブになり、ＧＮ０〜ＧＮ９が先程の続きのＧＮ７によ
り順次切り換わる。ワードの電位は３．２Ｖより上昇
し、ＧＮ９が１となったとき、すなわち、ワードの電位
が４．０ＶとなったときにＭ01とＭ10の流す電流により
図４０のＩＮＶ２の出力が０から１に切り換わり、図４
０の出力ＷＣが１から０となる（図４１参照）。ＷＣが
０となることで図３６のカウンタが止まり、ＧＮ０〜Ｇ
Ｎ９の切り換わりが止まる。代わりに図３８のカウンタ
がアクティブとなり、ＧＨ０〜ＧＨ５が順次切り換わ
る。ＧＨ０〜ＧＨ５が順次切り換わることによりワード
の電位は４．０Ｖより０．０８Ｖずつ電位が下がってい
く。ＧＨ４が１となりワード線の電位が３．６８Ｖとな
ったときにＩＮＶ２の出力が１から０に切り換わり図３
８のカウンタが止まる。ここを第３の可変レベルとし、
ここで第３の読出し動作を行う。その後、ＳＡＡ３を１
から０とし、ＲＤ１を０とし、ＲＢ１を１にして動作を
終了する。まず、第１の可変レベルの時の読出しについ
て説明する。第１の可変レベルは１．９２Ｖである。図
４４は、本体セルアレイと本体センスアンプである。
【００４７】ここで示されるロウデコーダは、図５に示
す回路であり、前述のようにアドレスＡＤＤ１／ＡＤＤ
１Ｂ、ＡＤＤ２／ＡＤＤ２Ｂ、ＡＤＤ３／ＡＤＤ３Ｂに
よりワード線Ｗ１〜Ｗｎの内１つが選択され、さらに，
図５の電源ＶＷに図３５のＶＷ３が供給されているた
め、選択されたワード線は、図３５のＶＷ３の電位が表
われる。ここに表されるカラムデコーダは、図４５に表
わされており、アドレスＡＤＤ４／ＡＤＤ４Ｂ、ＡＤＤ
５／ＡＤＤ５Ｂ、ＡＤＤ６／ＡＤＤ６ＢによりＬ１〜Ｌ
ｎの内１つが設定され、このロウデコーダ、カラムデコ
ーダにより本体セルアレイのメモリセルが１つ選択され
る。また、ここに表わされるＩＮＶ３の切り換わりは、
前述のように、図４０の負荷トランジスターＴｒ１２と
Ｔｒ１３と図４４の負荷トランジスターＴｒ１４が同じ
トランジスター（Ｗ１／Ｌ１）であることと、図４０の
ＩＮＶ２と図４４のＩＮＶ３が同じインバータ（同じゲ
ート長さＬ、幅Ｗのトランジスタを使っている）である
ことにより、ＩＮＶ２の切り換わりの半分である。また
この関係は電源電圧が変動した場合も、またトランジス
タ特性が変わった場合も、前記同じＬ、Ｗを使っている
ため基本的にはＴｒ１２、Ｔｒ１３、Ｔｒ１４は同様に
特性が変化するし、ＩＮＶ２とＩＮＶ３の切り換わりは
同様に変化する。そのため本実施例のようにＩＮＶ２の
切り換わりでワード線の電位を止めた場合、図４４の本
体のセンスアンプＳ／Ａの切り換わりは図４１に表わさ
れる曲線Ａ′になり、第１の可変レベルの読出しで最も
判別のしにくいセルＭ00とＭ01のセル電流の半分の切り
換わりを持ち、最も読みだし余裕を持っている。第２、
第３の可変レベルでも同様である。
す回路であり、前述のようにアドレスＡＤＤ１／ＡＤＤ
１Ｂ、ＡＤＤ２／ＡＤＤ２Ｂ、ＡＤＤ３／ＡＤＤ３Ｂに
よりワード線Ｗ１〜Ｗｎの内１つが選択され、さらに，
図５の電源ＶＷに図３５のＶＷ３が供給されているた
め、選択されたワード線は、図３５のＶＷ３の電位が表
われる。ここに表されるカラムデコーダは、図４５に表
わされており、アドレスＡＤＤ４／ＡＤＤ４Ｂ、ＡＤＤ
５／ＡＤＤ５Ｂ、ＡＤＤ６／ＡＤＤ６ＢによりＬ１〜Ｌ
ｎの内１つが設定され、このロウデコーダ、カラムデコ
ーダにより本体セルアレイのメモリセルが１つ選択され
る。また、ここに表わされるＩＮＶ３の切り換わりは、
前述のように、図４０の負荷トランジスターＴｒ１２と
Ｔｒ１３と図４４の負荷トランジスターＴｒ１４が同じ
トランジスター（Ｗ１／Ｌ１）であることと、図４０の
ＩＮＶ２と図４４のＩＮＶ３が同じインバータ（同じゲ
ート長さＬ、幅Ｗのトランジスタを使っている）である
ことにより、ＩＮＶ２の切り換わりの半分である。また
この関係は電源電圧が変動した場合も、またトランジス
タ特性が変わった場合も、前記同じＬ、Ｗを使っている
ため基本的にはＴｒ１２、Ｔｒ１３、Ｔｒ１４は同様に
特性が変化するし、ＩＮＶ２とＩＮＶ３の切り換わりは
同様に変化する。そのため本実施例のようにＩＮＶ２の
切り換わりでワード線の電位を止めた場合、図４４の本
体のセンスアンプＳ／Ａの切り換わりは図４１に表わさ
れる曲線Ａ′になり、第１の可変レベルの読出しで最も
判別のしにくいセルＭ00とＭ01のセル電流の半分の切り
換わりを持ち、最も読みだし余裕を持っている。第２、
第３の可変レベルでも同様である。
【００４８】第２の可変レベルでは、本体のＳ／Ａの切
り換わりは曲線Ｂ′であり、第２の可変レベルの読出し
で最も判別しにくいセルＭ01とＭ10のセル電流の半分の
切り換わりである。第３の可変レベルでは本体のＳ／Ａ
の切り換わりは曲線Ｃ′であり、第３の可変レベルの読
出しで最も判別しがたいにくいセルＭ10とＭ11のセル電
流の半分の切り換わりである。つまり、本実施例は第
１、第２、第３の読出し時にもっとも読みだし余裕の少
ない２つのセルを可変レベルの設定に用いることによ
り、本体のＳ／Ａの１．０データを決定する切り換わり
が上記読みだし余裕の少ない２つのメモリセルのセル電
流の中間の電流で切り換わるようにワード線の電位をコ
ントロールしている。以上のように、本実施例は電源電
圧の変動に対しても、トランジスタの特性の変化に対し
ても、またセルの特性の変化に対しても常に読出しに最
適なワード線のレベルを供給できる。また、Ｓ／Ａの負
荷トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４の設定
も、図４１に表されるインバータの切り換えがずれるだ
けでワード線の可変レベルと本体Ｓ／Ａの切り換わりの
関係は常に同じであるため、かなりラフな設定を行うこ
とができる。
り換わりは曲線Ｂ′であり、第２の可変レベルの読出し
で最も判別しにくいセルＭ01とＭ10のセル電流の半分の
切り換わりである。第３の可変レベルでは本体のＳ／Ａ
の切り換わりは曲線Ｃ′であり、第３の可変レベルの読
出しで最も判別しがたいにくいセルＭ10とＭ11のセル電
流の半分の切り換わりである。つまり、本実施例は第
１、第２、第３の読出し時にもっとも読みだし余裕の少
ない２つのセルを可変レベルの設定に用いることによ
り、本体のＳ／Ａの１．０データを決定する切り換わり
が上記読みだし余裕の少ない２つのメモリセルのセル電
流の中間の電流で切り換わるようにワード線の電位をコ
ントロールしている。以上のように、本実施例は電源電
圧の変動に対しても、トランジスタの特性の変化に対し
ても、またセルの特性の変化に対しても常に読出しに最
適なワード線のレベルを供給できる。また、Ｓ／Ａの負
荷トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４の設定
も、図４１に表されるインバータの切り換えがずれるだ
けでワード線の可変レベルと本体Ｓ／Ａの切り換わりの
関係は常に同じであるため、かなりラフな設定を行うこ
とができる。
【００４９】さらに、第６の実施例に比べ、少ない抵抗
でより細かくワード線の電位をコントロールでき、また
ワード線の電位のコントロールを電源電圧の１０％と２
％の２段階にコントロールしており、可変レベルと可変
レベルの間は電源電圧の１０％とおおまかなコントロー
ルを行い、その後、電源電圧の２％と、こまかなコント
ロールを行っているため、初めから２％の電位コントロ
ールにより可変レベルを決定する動作を行うよりも、少
ない時間で可変レベルを決められる。また、すべての実
施例について言えることであるが、可変レベルをコント
ロールするためのトランジスタにメモリセルを用いてい
るが、必ずしもメモリセルである必要はなく、例えば、
メモリセルのしきい値をコントロールするために不純物
をイオン注入しているが、この方法でメモリセルと同様
のイオン注入を行ったトランジスタを用いても良い。ま
た可変レベルをコントロールするためのメモリセルは、
本体セルアレイ中のメモリセルを用いても、周辺で作成
しても良い。
でより細かくワード線の電位をコントロールでき、また
ワード線の電位のコントロールを電源電圧の１０％と２
％の２段階にコントロールしており、可変レベルと可変
レベルの間は電源電圧の１０％とおおまかなコントロー
ルを行い、その後、電源電圧の２％と、こまかなコント
ロールを行っているため、初めから２％の電位コントロ
ールにより可変レベルを決定する動作を行うよりも、少
ない時間で可変レベルを決められる。また、すべての実
施例について言えることであるが、可変レベルをコント
ロールするためのトランジスタにメモリセルを用いてい
るが、必ずしもメモリセルである必要はなく、例えば、
メモリセルのしきい値をコントロールするために不純物
をイオン注入しているが、この方法でメモリセルと同様
のイオン注入を行ったトランジスタを用いても良い。ま
た可変レベルをコントロールするためのメモリセルは、
本体セルアレイ中のメモリセルを用いても、周辺で作成
しても良い。
【００５０】
【発明の効果】読出し動作を数回に分けて行うため、セ
ンスアンプの動作電流のピーク電流を低く抑えることが
でき、なおかつセンスアンプの数を減らすことができ
る。さらに、読出し時のワード線の電位をあらかじめデ
ータの分かっているセル（リファレンスのセル）を用い
て設定することで、電源電圧の変動やセルの特性の変化
に対しても常に読出しに最適な電圧を選択できる。
ンスアンプの動作電流のピーク電流を低く抑えることが
でき、なおかつセンスアンプの数を減らすことができ
る。さらに、読出し時のワード線の電位をあらかじめデ
ータの分かっているセル（リファレンスのセル）を用い
て設定することで、電源電圧の変動やセルの特性の変化
に対しても常に読出しに最適な電圧を選択できる。
【図１】本発明の半導体記憶装置の回路図のメモリセル
部分を示す回路図。
部分を示す回路図。
【図２】図１の半導体記憶装置の出力回路を示す回路
図。
図。
【図３】本発明の半導体記憶装置のセンスアンプの回路
図。
図。
【図４】本発明の半導体記憶装置のラッチブロック回路
図。
図。
【図５】本発明の半導体記憶装置のロウデコーダの回路
図。
図。
【図６】本発明の半導体記憶装置の電圧可変回路図。
【図７】本発明の実施例のフローチャート図。
【図８】本発明の半導体記憶装置の読み出し動作を示す
動作図。
動作図。
【図９】本発明の実施例の動作波形図。
【図１０】本発明の実施例の動作波形図。
【図１１】本発明の実施例の動作波形図。
【図１２】本発明の実施例のフローチャート図。
【図１３】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図１４】本発明の実施例のフローチャート図。
【図１５】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図１６】本発明の実施例のフローチャート図。
【図１７】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図１８】本発明の半導体記憶装置の電圧可変回路図。
【図１９】本発明の半導体記憶装置の電圧可変回路図。
【図２０】本発明の半導体記憶装置のカウンタ回路図。
【図２１】本発明の半導体記憶装置のデコーダ回路図。
【図２２】本発明の半導体記憶装置のデコーダ回路図。
【図２３】本発明の半導体記憶装置のラッチ回路図。
【図２４】本発明の半導体記憶装置のラッチ回路図。
【図２５】本発明の半導体記憶装置のラッチ回路図。
【図２６】本発明の半導体記憶装置のラッチ回路図。
【図２７】本発明の半導体記憶装置のラッチ回路図。
【図２８】本発明の半導体記憶装置の可変ストップ回路
図。
図。
【図２９】本発明の半導体記憶装置のレベル切り換え回
路図。
路図。
【図３０】本発明の半導体記憶装置のパルス発生回路
図。
図。
【図３１】本発明の半導体記憶装置のメモリセルのモデ
ル特性図。
ル特性図。
【図３２】本発明の半導体記憶装置の動作波形図。
【図３３】本発明の半導体記憶装置の動作波形図。
【図３４】本発明の半導体記憶装置の動作波形図。
【図３５】本発明の半導体記憶装置の電圧可変回路図。
【図３６】本発明の半導体記憶装置のカウンタ回路図。
【図３７】本発明の半導体記憶装置のデコーダ回路図。
【図３８】本発明の半導体記憶装置のカウンタ回路図。
【図３９】本発明の半導体記憶装置のデコーダ回路図。
【図４０】本発明の半導体記憶装置の可変ストップ回路
図。
図。
【図４１】本発明の半導体記憶装置のメモリセルのモデ
ル特性図。
ル特性図。
【図４２】本発明の半導体記憶装置の動作波形図。
【図４３】本発明の半導体記憶装置の動作波形図。
【図４４】本発明の半導体記憶装置の本体セルアレイと
本体センスアンプの回路図。
本体センスアンプの回路図。
【図４５】本発明の半導体記憶装置のカラムデコーダの
回路図。
回路図。
【図４６】本発明及び従来の多値ＲＯＭの特性図。
【図４７】従来の多値ＲＯＭの読み出し回路図。
【図４８】従来の多値ＲＯＭのセンスアンプ回路図。
【図４９】本発明の出力回路の論理回路図及び従来の多
値ＲＯＭの出力回路図。
値ＲＯＭの出力回路図。
【図５０】図４７のセンスアンプのインバータの切り換
わり電位を示す特性図。
わり電位を示す特性図。
１ メモリセル ２ ロウデコーダ ３、４ カラムデコーダ ５ センスアンプ ６、６１、６２、６３、６４ 出力回路 ９ 電圧可変回路 ７１、７２、７３、７４ ラッチブロック ８１、８２、８３、８４ 論理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３３
Claims (5)
- 【請求項１】 マトリックス状に配置された複数のメモ
リセルと、 前記メモリセルのゲートが接続されている複数のワード
線と、 前記メモリセルのドレインが接続されている複数のビッ
ト線と、 前記ワード線に少なくとも１つ以上の電位を供給する電
圧可変回路と、 読出し動作時において前記複数のメモリセルの中から読
み出される所定のメモリセルを少なくとも２つ以上内部
的に順次選択する手段を有するビット線選択手段と、 前記ビット線選択手段により選択された所定のビット線
の電位を検出して前記複数のメモリセルの中から読み出
されるメモリセルの流す電流をセンスするセンスアンプ
と、 少なくとも２つ以上のラッチ回路と、 前記内部的に順次選択された少なくとも２つ以上のメモ
リセルの前記センスアンプの出力を前記ラッチ回路にそ
れぞれラッチする順次回路とを備えていることを特徴と
する半導体記憶装置。 - 【請求項２】 マトリックス状に配置された複数のメモ
リセルと、 前記メモリセルのゲートが接続されている複数のワード
線と、 前記メモリセルのドレインが接続されている複数のビッ
ト線と、 前記ワード線に少なくとも１つ以上の電位を供給する電
圧可変回路とを備え、 前記電圧可変回路は、前記メモリセルを構成する所定の
少なくとも１つ以上のトランジスタ又はこのメモリセル
の特性と同等の特性を有する少なくとも１つ以上のトラ
ンジスタにより構成されるリファレンスのトランジスタ
により前記ワード線に供給する複数の電位を設定するこ
とを特徴とする半導体記憶装置。 - 【請求項３】 マトリックス状に配置された複数のメモ
リセルと、 前記メモリセルのゲートが接続されている複数のワード
線と、 前記メモリセルのドレインが接続されている複数のビッ
ト線と、 前記ワード線に少なくとも１つ以上の電位を供給する電
圧可変回路とを備え、 前記電圧可変回路は、前記メモリセルを構成する所定の
少なくとも１つ以上のトランジスタ又はこのメモリセル
の特性と同等の特性を有する少なくとも１つ以上のトラ
ンジスタにより構成されるリファレンスのトランジスタ
のゲートに、前記ワード線に供給する複数の電位と同等
の電位を供給する手段を有し、前記リファレンスのトラ
ンジスタのドレインに接続され、前記リファレンスのセ
ルの流す電流をセンスするリファレンスセンスアンプを
具備し、このリファレンスセンスアンプの出力により、
前記センスアンプの出力をこのセンスアンプに接続され
たラッチ回路にラッチするか、又は前記センスアンプに
接続された出力回路により出力することを特徴とする半
導体記憶装置。 - 【請求項４】 前記リファレンスのトランジスタが、前
記メモリセルと同じしきい値のトランジスタ、前記メモ
リセルとしきい値が異なるが電流特性が同じトランジス
タ、前記メモリセルと同じしきい値で電流特性がこのメ
モリセルの電流特性の何倍かの電流特性を持つトランジ
スタ、又は前記メモリセルとしきい値が異なり、電流特
性がこのメモリセルの電流特性の何倍かの電流特性を持
つトランジスタのいずれか少なくとも１つ以上のトラン
ジスタにより構成されることを特徴とする請求項２又は
請求項３に記載の半導体記憶装置。 - 【請求項５】 １読み出し動作において、マトリックス
状に配置された複数のメモリセルのゲートが接続されて
いる複数のワード線の中の所定のワード線に電圧可変回
路により所定の電位を供給する手段と、 前記メモリセルのドレインが接続されている複数のビッ
ト線の中の所定のビッット線の電位を検出し、その電位
に基づいて形成されたメモリセルデータを出力する手段
と、 前記所定のワード線が前記所定の電位の状態で、前記複
数のビット線の中の他のビット線の電位を検出してその
電位に基づいて形成されたメモリセルデータを出力し、
この出力動作をさらに前記複数のビット線の別のビット
線に続ける内部的手段とを備えていることを特徴とする
半導体記憶装置の読み出し方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387693A JP3179943B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
| TW083106173A TW268129B (ja) | 1993-07-12 | 1994-07-06 | |
| US08/272,682 US5457650A (en) | 1993-07-12 | 1994-07-08 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
| KR1019940016937A KR0135698B1 (ko) | 1993-07-12 | 1994-07-12 | 반도체 기억장치(a read only memory device) |
| CN94108259A CN1038074C (zh) | 1993-07-12 | 1994-07-12 | 只读存储装置 |
| DE69427209T DE69427209T2 (de) | 1993-07-12 | 1994-07-12 | Anordnung und Verfahren zum Lesen von Mehrpegeldatensignalen in einem Halbleiterspeicher |
| EP94110810A EP0634750B1 (en) | 1993-07-12 | 1994-07-12 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
| US08/819,052 US5852575A (en) | 1993-07-12 | 1997-03-18 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387693A JP3179943B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729383A true JPH0729383A (ja) | 1995-01-31 |
| JP3179943B2 JP3179943B2 (ja) | 2001-06-25 |
Family
ID=16315220
Family Applications (1)
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