JP3454340B2 - 液晶表示装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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Description
【０００１】
【発明の属する技術分野】本発明は、直視型、投射型な
どの表示用ディスプレイとして用いられる液晶表示装置
に関し、特に付加容量を備えるアクティブマトリクス型
液晶表示装置に関するものである。
どの表示用ディスプレイとして用いられる液晶表示装置
に関し、特に付加容量を備えるアクティブマトリクス型
液晶表示装置に関するものである。
【０００２】
【従来の技術】液晶表示装置の各絵素電極にスイッチン
グ素子を備えるアクティブマトリクス型液晶表示装置
は、高精細、高密度表示が可能であることから、実用化
されるとともに、更に高精細化、高密度化、大画面化に
向けて活発に研究開発が行われている。
グ素子を備えるアクティブマトリクス型液晶表示装置
は、高精細、高密度表示が可能であることから、実用化
されるとともに、更に高精細化、高密度化、大画面化に
向けて活発に研究開発が行われている。
【０００３】スイッチング素子を構成する半導体材料と
して、多結晶シリコン、非晶質シリコンを用いて薄膜ト
ランジスタを構成したアクティブマトリクス型液晶表示
装置のＴＦＴ基板は、図２に示すように、互いに直交す
る複数本のゲートバスライン４１（Ｇ１〜Ｇｎ）とソー
スバスライン４２（Ｓ１〜Ｓｍ）との各交差部に薄膜ト
ランジスタ４３及び画素電極４４を配置し、薄膜トラン
ジスタ４３のゲート電極をゲートバスライン４１に接続
し、ソース電極をソースバスライン４２に接続し、ドレ
イン電極を画素電極４４に接続して構成される。このＴ
ＦＴ基板と対向基板間に液晶を挟持し、画素電極４４と
対向基板上の共通電極４５との間に液晶セル４６が形成
される。ゲートバスライン４１にはゲートドライバ４７
より順次走査信号が印加されるとともに、ソースドライ
バ４８より画像信号が供給され、薄膜トランジスタ４３
を介して個々の液晶セル４６に画像信号が書き込まれ
る。そして、次のフレーム期間で書き換えられるまで、
画素電極の電位は液晶セルの容量にホールドされる。
して、多結晶シリコン、非晶質シリコンを用いて薄膜ト
ランジスタを構成したアクティブマトリクス型液晶表示
装置のＴＦＴ基板は、図２に示すように、互いに直交す
る複数本のゲートバスライン４１（Ｇ１〜Ｇｎ）とソー
スバスライン４２（Ｓ１〜Ｓｍ）との各交差部に薄膜ト
ランジスタ４３及び画素電極４４を配置し、薄膜トラン
ジスタ４３のゲート電極をゲートバスライン４１に接続
し、ソース電極をソースバスライン４２に接続し、ドレ
イン電極を画素電極４４に接続して構成される。このＴ
ＦＴ基板と対向基板間に液晶を挟持し、画素電極４４と
対向基板上の共通電極４５との間に液晶セル４６が形成
される。ゲートバスライン４１にはゲートドライバ４７
より順次走査信号が印加されるとともに、ソースドライ
バ４８より画像信号が供給され、薄膜トランジスタ４３
を介して個々の液晶セル４６に画像信号が書き込まれ
る。そして、次のフレーム期間で書き換えられるまで、
画素電極の電位は液晶セルの容量にホールドされる。
【０００４】しかしながら、このホールド電位はゲート
電極とドレイン電極との間に形成される容量に対する電
荷再配分のため負極側にレベルシフトを生じ、液晶セル
に印加される電圧が正負両極性間で非対称となり、液晶
に直流成分を印加し、表示フリッカの原因となる。また
ホールド期間中、薄膜トランジスタのソース・ドレイン
間のリーク、液晶セルの抵抗成分を介した自己放電によ
り画素電極のホールド電位が徐々に減衰する。このよう
な問題は液晶表示装置の高精細化、画素電極の微細化に
より一層顕著になる。
電極とドレイン電極との間に形成される容量に対する電
荷再配分のため負極側にレベルシフトを生じ、液晶セル
に印加される電圧が正負両極性間で非対称となり、液晶
に直流成分を印加し、表示フリッカの原因となる。また
ホールド期間中、薄膜トランジスタのソース・ドレイン
間のリーク、液晶セルの抵抗成分を介した自己放電によ
り画素電極のホールド電位が徐々に減衰する。このよう
な問題は液晶表示装置の高精細化、画素電極の微細化に
より一層顕著になる。
【０００５】上記問題を解決するため、液晶セルと並列
に付加容量を設け電荷再配分によるレベルシフトを抑制
すると同時に、実質的な画素容量を大きくして放電時定
数を大きくし、ホールド電位の低下を防止している。付
加容量の構造として、１行前のゲートバスラインと画素
電極を一部分重畳させる構造と、補助電極線を別途形成
し、この補助電極線と画素電極との間に容量を形成する
構造がある。前者は広開口率であるが、ゲートバスライ
ンに印加される電位変動の影響を受ける欠点がある。後
者は画素電位が安定しているが、開口率が小さくなり、
表示の明るさが低くなる欠点がある。現在は表示画面が
安定していることから、後者の構造が多く使用されてい
る。
に付加容量を設け電荷再配分によるレベルシフトを抑制
すると同時に、実質的な画素容量を大きくして放電時定
数を大きくし、ホールド電位の低下を防止している。付
加容量の構造として、１行前のゲートバスラインと画素
電極を一部分重畳させる構造と、補助電極線を別途形成
し、この補助電極線と画素電極との間に容量を形成する
構造がある。前者は広開口率であるが、ゲートバスライ
ンに印加される電位変動の影響を受ける欠点がある。後
者は画素電位が安定しているが、開口率が小さくなり、
表示の明るさが低くなる欠点がある。現在は表示画面が
安定していることから、後者の構造が多く使用されてい
る。
【０００６】上記後者の構造で開口率を改善したもの
が、例えば特開平５−２１６０６７号公報に記載されて
いる。この構造を図３、図４に示す。図３は平面図を示
し、図４は図３のＡ−Ｂ断面図を示す。図３、図４にお
いて、透明基板５１に薄膜トランジスタを構成するシリ
コン半導体層５２に、ｎ型又はｐ型不純物がドープされ
たポリシリコン領域６１、ゲート絶縁膜５３、ゲート電
極５４、ソース電極５５、ドレイン電極５６が形成さ
れ、ドレイン電極５６に画素電極５７が接続される。ゲ
ート電極５４と画素電極５７との間には２層の絶縁層５
８と６０が設けられ、第１の絶縁層５８上にゲートバス
ライン４１と平行に透明補助電極５９が形成され、この
透明補助電極５９の上に第２の絶縁層６０を介して画素
電極５７が形成される。したがって、透明補助電極５９
と画素電極５７が重なり合う部分に補助容量４９が形成
される。この構造では、補助電極が透明材料であるから
開口率を低下させない。
が、例えば特開平５−２１６０６７号公報に記載されて
いる。この構造を図３、図４に示す。図３は平面図を示
し、図４は図３のＡ−Ｂ断面図を示す。図３、図４にお
いて、透明基板５１に薄膜トランジスタを構成するシリ
コン半導体層５２に、ｎ型又はｐ型不純物がドープされ
たポリシリコン領域６１、ゲート絶縁膜５３、ゲート電
極５４、ソース電極５５、ドレイン電極５６が形成さ
れ、ドレイン電極５６に画素電極５７が接続される。ゲ
ート電極５４と画素電極５７との間には２層の絶縁層５
８と６０が設けられ、第１の絶縁層５８上にゲートバス
ライン４１と平行に透明補助電極５９が形成され、この
透明補助電極５９の上に第２の絶縁層６０を介して画素
電極５７が形成される。したがって、透明補助電極５９
と画素電極５７が重なり合う部分に補助容量４９が形成
される。この構造では、補助電極が透明材料であるから
開口率を低下させない。
【０００７】
【発明が解決しようとする課題】上記図３、図４の構造
の場合、透明補助電極５９を形成する工程は、１０００
℃近い高温処理が行われるため、その下地の第１の絶縁
層５８にも１０００℃近い高温が加わり、絶縁層を破壊
する恐れがある。また透明補助電極５９は透明材料では
あるが、光吸収があり、実質的な光透過率を低下させ
る。また透明補助電極５９と画素電極５７は例えばＩＴ
Ｏ等の同一材料が使用されるため、第２の絶縁層６０の
欠陥により、透明補助電極５９と画素電極５７の短絡を
発生する恐れがある。
の場合、透明補助電極５９を形成する工程は、１０００
℃近い高温処理が行われるため、その下地の第１の絶縁
層５８にも１０００℃近い高温が加わり、絶縁層を破壊
する恐れがある。また透明補助電極５９は透明材料では
あるが、光吸収があり、実質的な光透過率を低下させ
る。また透明補助電極５９と画素電極５７は例えばＩＴ
Ｏ等の同一材料が使用されるため、第２の絶縁層６０の
欠陥により、透明補助電極５９と画素電極５７の短絡を
発生する恐れがある。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
するため、請求項１記載の発明は、一対の基板間に液晶
が挟持されており、少なくとも一方の基板上に複数の非
線形素子が形成された液晶表示装置において、前記非線
形素子及び該非線形素子に電気信号を供給するバスライ
ン上に形成されており、比誘電率が１以上、３．５以下
である有機絶縁材料からなる低誘電率絶縁膜と、該低誘
電率絶縁膜上に前記非線形素子の遮光膜となるように形
成された付加容量電極と、前記低誘電率絶縁膜上および
該付加容量電極上に形成されており、比誘電率が３．５
以上、２５以下である無機絶縁材料からなる高誘電率絶
縁膜と、該高誘電率絶縁膜上に形成されており、前記低
誘電率絶縁膜および該高誘電率絶縁膜に設けられたコン
タクトホールを介して、前記非線形素子のドレイン電極
に接続された画素電極とを有し、前記付加容量電極が画
素電極間に設けられて、該付加容量電極と画素電極との
間に高誘電率絶縁膜が介在されており、前記一対の基板
の他方の基板に対向電極が設けられていることを特徴と
する。
するため、請求項１記載の発明は、一対の基板間に液晶
が挟持されており、少なくとも一方の基板上に複数の非
線形素子が形成された液晶表示装置において、前記非線
形素子及び該非線形素子に電気信号を供給するバスライ
ン上に形成されており、比誘電率が１以上、３．５以下
である有機絶縁材料からなる低誘電率絶縁膜と、該低誘
電率絶縁膜上に前記非線形素子の遮光膜となるように形
成された付加容量電極と、前記低誘電率絶縁膜上および
該付加容量電極上に形成されており、比誘電率が３．５
以上、２５以下である無機絶縁材料からなる高誘電率絶
縁膜と、該高誘電率絶縁膜上に形成されており、前記低
誘電率絶縁膜および該高誘電率絶縁膜に設けられたコン
タクトホールを介して、前記非線形素子のドレイン電極
に接続された画素電極とを有し、前記付加容量電極が画
素電極間に設けられて、該付加容量電極と画素電極との
間に高誘電率絶縁膜が介在されており、前記一対の基板
の他方の基板に対向電極が設けられていることを特徴と
する。
【０００９】前記付加容量電極は不透明金属材料よりな
ることを特徴とする。
ることを特徴とする。
【００１０】
【００１１】前記低誘電率絶縁膜は、ガラス転移点が２
００℃以上である高分子化合物であることを特徴とす
る。
００℃以上である高分子化合物であることを特徴とす
る。
【００１２】本発明は、バスラインと付加容量電極間に
低誘電率絶縁膜を形成しているため、バスライン容量を
抑制することができ、かつ本発明では付加容量電極と画
素電極との間に高誘電率絶縁膜を介在させているので、
付加容量電極の面積を小さくしても付加容量を十分大き
くすることができ、画素電極の部分に付加容量電極を形
成しないことにより開口率を大きくすることができる。
そして、付加容量電極と画素電極は異なる材質を使用す
るから、付加容量電極と画素電極との短絡の発生を抑制
することができる。
低誘電率絶縁膜を形成しているため、バスライン容量を
抑制することができ、かつ本発明では付加容量電極と画
素電極との間に高誘電率絶縁膜を介在させているので、
付加容量電極の面積を小さくしても付加容量を十分大き
くすることができ、画素電極の部分に付加容量電極を形
成しないことにより開口率を大きくすることができる。
そして、付加容量電極と画素電極は異なる材質を使用す
るから、付加容量電極と画素電極との短絡の発生を抑制
することができる。
【００１３】また、本発明は付加容量電極に不透明金属
材料を使用し、非線形素子上に形成するから、非線形素
子の遮光膜として使用することができ、対向基板の遮光
膜を不要にすることができる。
材料を使用し、非線形素子上に形成するから、非線形素
子の遮光膜として使用することができ、対向基板の遮光
膜を不要にすることができる。
【００１４】また本発明は、低誘電率絶縁膜を有機絶縁
材料により構成しているので、長時間を要することな
く、３００℃以下のプロセス温度で数μｍの厚膜を任意
の厚さに制御して形成することができ、かつその比誘電
率が１以上、３．５以下であるから、バスラインの寄生
容量を小さくすることが可能である。しかも低誘電率絶
縁膜の表面の平坦化を実現することができる。さらに、
高誘電率絶縁膜を無機絶縁材料により構成することによ
り、ＣＶＤ法を用いて形成することが可能となり、ピン
ホールのない良質の絶縁膜をカバレッジよく形成するこ
とができ、膜厚を１００ｎｍ程度まで薄膜化することが
可能になり、かつその比誘電率が３．５以上、２５以下
であるから付加容量を大きくすることができる。しかも
高誘電率絶縁膜に無機絶縁材料を使用することにより、
画素電極を無機絶縁膜上に形成するため、画素電極をＩ
ＴＯで形成する場合は、有機絶縁膜上に形成する場合に
比較してエッチングシフトを抑制することができる。
材料により構成しているので、長時間を要することな
く、３００℃以下のプロセス温度で数μｍの厚膜を任意
の厚さに制御して形成することができ、かつその比誘電
率が１以上、３．５以下であるから、バスラインの寄生
容量を小さくすることが可能である。しかも低誘電率絶
縁膜の表面の平坦化を実現することができる。さらに、
高誘電率絶縁膜を無機絶縁材料により構成することによ
り、ＣＶＤ法を用いて形成することが可能となり、ピン
ホールのない良質の絶縁膜をカバレッジよく形成するこ
とができ、膜厚を１００ｎｍ程度まで薄膜化することが
可能になり、かつその比誘電率が３．５以上、２５以下
であるから付加容量を大きくすることができる。しかも
高誘電率絶縁膜に無機絶縁材料を使用することにより、
画素電極を無機絶縁膜上に形成するため、画素電極をＩ
ＴＯで形成する場合は、有機絶縁膜上に形成する場合に
比較してエッチングシフトを抑制することができる。
【００１５】また本発明は、低誘電率絶縁膜のガラス転
移点が２００℃以上である高分子化合物を用いているか
ら、カバレッジよく、ピンホールの少ない良質の薄膜を
得ることができ、付加容量電極と画素電極間の短絡を防
止することができる。
移点が２００℃以上である高分子化合物を用いているか
ら、カバレッジよく、ピンホールの少ない良質の薄膜を
得ることができ、付加容量電極と画素電極間の短絡を防
止することができる。
【００１６】
【発明の実施の形態】図１は本発明の実施例を製造過程
を工程順に説明する液晶表示装置の断面図を示す。この
実施例において、まず最初に、ガラス基板１の上ガラス
基板からの不純物が混入するのを防止する目的で、窒化
シリコンあるいは酸化タンタルなどの絶縁膜よりなるベ
ースコート膜を形成する。このベースコート膜は必要に
応じて形成すればよく、図１には図示していない。この
ガラス基板上に、ＣＶＤ法を用いてアモルファスシリコ
ン膜を堆積する。このアモルファスシリコン膜にエキシ
マレーザを順次走査により照射して結晶化を行い、ポリ
シリコンとする。エキシマレーザを用いる以外に、焼成
等の熱処理を行ってもよく、またレーザ照射と焼成等の
熱処理と組み合わせ処理を行うことも可能である。次に
ポリシリコン膜をフォトリソグラフィーによって画素電
極のスイッチング素子を形成する箇所に、薄膜トランジ
スタを形成するのに必要な大きさ、形状に島状の半導体
領域２をパターニングする。ポリシリコンの島状の半導
体領域２にＣＶＤ法により酸化シリコンよりなるゲート
絶縁膜４を形成する。ゲート絶縁膜には窒化シリコンを
用いることも可能である。この上にアルミニウム／シリ
コン合金膜を堆積し、フォトリソグラフィーにより、ゲ
ート電極５及びゲートバスライン（図示しない）の形状
にパターニングする。このゲート電極及びゲートバスラ
インは所定以下の導電率を有する導体を使用することが
可能であり、例えばアルミニウム、タンタル、チタン、
クロム、モリブデン、銅、ドープされたシリコン、ＩＴ
Ｏ、これらの合金を使用することが可能である。次にゲ
ート電極５をマスクとして、島状の半導体領域にイオン
ドーピング装置によりソース領域及びドレイン領域にリ
ンイオンをドーピングし、ｎ+領域３を形成する。いわ
ゆるセルフアライメントによりｎ+領域３を形成する。
ｐ+領域を形成する場合にはボロンイオンをドーピング
する。イオンドーピングの代わりにｎ+シリコンを堆
積、パターニングして用いることも可能である。以上の
工程により形成された薄膜トランジスタを図１（ａ）に
示す。
を工程順に説明する液晶表示装置の断面図を示す。この
実施例において、まず最初に、ガラス基板１の上ガラス
基板からの不純物が混入するのを防止する目的で、窒化
シリコンあるいは酸化タンタルなどの絶縁膜よりなるベ
ースコート膜を形成する。このベースコート膜は必要に
応じて形成すればよく、図１には図示していない。この
ガラス基板上に、ＣＶＤ法を用いてアモルファスシリコ
ン膜を堆積する。このアモルファスシリコン膜にエキシ
マレーザを順次走査により照射して結晶化を行い、ポリ
シリコンとする。エキシマレーザを用いる以外に、焼成
等の熱処理を行ってもよく、またレーザ照射と焼成等の
熱処理と組み合わせ処理を行うことも可能である。次に
ポリシリコン膜をフォトリソグラフィーによって画素電
極のスイッチング素子を形成する箇所に、薄膜トランジ
スタを形成するのに必要な大きさ、形状に島状の半導体
領域２をパターニングする。ポリシリコンの島状の半導
体領域２にＣＶＤ法により酸化シリコンよりなるゲート
絶縁膜４を形成する。ゲート絶縁膜には窒化シリコンを
用いることも可能である。この上にアルミニウム／シリ
コン合金膜を堆積し、フォトリソグラフィーにより、ゲ
ート電極５及びゲートバスライン（図示しない）の形状
にパターニングする。このゲート電極及びゲートバスラ
インは所定以下の導電率を有する導体を使用することが
可能であり、例えばアルミニウム、タンタル、チタン、
クロム、モリブデン、銅、ドープされたシリコン、ＩＴ
Ｏ、これらの合金を使用することが可能である。次にゲ
ート電極５をマスクとして、島状の半導体領域にイオン
ドーピング装置によりソース領域及びドレイン領域にリ
ンイオンをドーピングし、ｎ+領域３を形成する。いわ
ゆるセルフアライメントによりｎ+領域３を形成する。
ｐ+領域を形成する場合にはボロンイオンをドーピング
する。イオンドーピングの代わりにｎ+シリコンを堆
積、パターニングして用いることも可能である。以上の
工程により形成された薄膜トランジスタを図１（ａ）に
示す。
【００１７】次に、ＣＶＤ法により酸化シリコンの層間
絶縁膜６を形成する。この層間絶縁膜６のｎ+領域３の
部分にフォトリソグラフィーによってコンタクトホール
を形成し、この上にアルミニウムの膜を堆積し、フォト
リソグラフィーによってソース電極７、ドレイン電極８
とソースバスライン（図示しない）を所定の形状にパタ
ーニングして形成する。ソース電極、ドレイン電極、ソ
ースバスラインは、例えばアルミニウム、タンタル、チ
タン、クロム、モリブデン、銅、ドープされたシリコ
ン、ＩＴＯ、これらの合金を使用することが可能であ
る。この状態を図１（ｂ）に示す。
絶縁膜６を形成する。この層間絶縁膜６のｎ+領域３の
部分にフォトリソグラフィーによってコンタクトホール
を形成し、この上にアルミニウムの膜を堆積し、フォト
リソグラフィーによってソース電極７、ドレイン電極８
とソースバスライン（図示しない）を所定の形状にパタ
ーニングして形成する。ソース電極、ドレイン電極、ソ
ースバスラインは、例えばアルミニウム、タンタル、チ
タン、クロム、モリブデン、銅、ドープされたシリコ
ン、ＩＴＯ、これらの合金を使用することが可能であ
る。この状態を図１（ｂ）に示す。
【００１８】この上に、第１の層間絶縁膜となる低誘電
率絶縁膜９を形成するため、ポリイミド樹脂を塗布し、
フォトリソグラフィーを利用してドレイン電極８と後工
程で形成する画素電極１２を接続するコンタクトホール
を形成する。層間絶縁膜となる低誘電率絶縁膜８には、
有機絶縁膜を使用するのが望ましく、例えばアクリル、
ポリアミドイミド、ポリアミド、その他種々の樹脂を使
用することが可能である。しかし、後工程を考慮して２
００℃以下、できれば３００℃以下にガラス転移点を有
していないことが望ましい。またこの層間絶縁膜は、バ
スライン容量を低減する観点より比誘電率は１以上、
３．５以下、膜厚は１μｍ以上、１ｍｍ以下であること
が望ましい。次にチタンを常温乃至２００℃で堆積し、
薄膜トランジスタの上方で、かつ後工程で形成する画素
電極の間に、付加容量電極１０をフォトリソグラフィー
によりパターニングする。この状態を図１（ｃ）に示
す。付加容量電極１０を画素電極１２間に設け、不透明
材料で構成することにより、薄膜トランジスタの遮光膜
を構成することができ、対向基板の遮光膜を不要にする
ことができる。ここでチタン以外に、例えばアルミニウ
ム、タンタル、クロム、モリブデン、銅、ドープされた
シリコンを使用することが可能である。さらに酸化チタ
ンのように、黒色導電体を用いれば反射光を抑制するこ
とが可能であり、タンタルのように陽極酸化が可能な金
属を使用すれば表面を陽極酸化し、酸化物を形成するこ
とにより、付加容量電極と画素電極との短絡を一層防止
することができる。
率絶縁膜９を形成するため、ポリイミド樹脂を塗布し、
フォトリソグラフィーを利用してドレイン電極８と後工
程で形成する画素電極１２を接続するコンタクトホール
を形成する。層間絶縁膜となる低誘電率絶縁膜８には、
有機絶縁膜を使用するのが望ましく、例えばアクリル、
ポリアミドイミド、ポリアミド、その他種々の樹脂を使
用することが可能である。しかし、後工程を考慮して２
００℃以下、できれば３００℃以下にガラス転移点を有
していないことが望ましい。またこの層間絶縁膜は、バ
スライン容量を低減する観点より比誘電率は１以上、
３．５以下、膜厚は１μｍ以上、１ｍｍ以下であること
が望ましい。次にチタンを常温乃至２００℃で堆積し、
薄膜トランジスタの上方で、かつ後工程で形成する画素
電極の間に、付加容量電極１０をフォトリソグラフィー
によりパターニングする。この状態を図１（ｃ）に示
す。付加容量電極１０を画素電極１２間に設け、不透明
材料で構成することにより、薄膜トランジスタの遮光膜
を構成することができ、対向基板の遮光膜を不要にする
ことができる。ここでチタン以外に、例えばアルミニウ
ム、タンタル、クロム、モリブデン、銅、ドープされた
シリコンを使用することが可能である。さらに酸化チタ
ンのように、黒色導電体を用いれば反射光を抑制するこ
とが可能であり、タンタルのように陽極酸化が可能な金
属を使用すれば表面を陽極酸化し、酸化物を形成するこ
とにより、付加容量電極と画素電極との短絡を一層防止
することができる。
【００１９】その後、第２の層間絶縁膜として、高誘電
率絶縁膜１１を２００〜３００℃の低誘電率絶縁膜およ
び付加容量電極チタンを損傷しない温度で、ＣＶＤ法に
より窒化シリコンを形成して、これにドレイン電極８と
画素電極１２の接続用コンタクトホールを形成するた
め、フォトリソグラフィーにより所定の形状にパターニ
ングする。この絶縁膜は酸化シリコンを使用して形成し
てもよいが、酸化シリコンの比誘電率が４程度であるの
に対し、窒化シリコンの比誘電率は７程度であるため、
窒化シリコンの方が、同一容量を形成する場合には膜厚
を厚くすることができ、短絡の発生頻度を低くすること
ができる。したがって、この膜の比誘電率は３．５以上
２５以下で、膜厚は１００ｎｍ〜数μｍであることが好
ましい。付加容量を大きくする観点からは膜厚が薄い方
がよいが、ＣＶＤ法を用いて形成すれば、１００ｎｍ程
度でもピンホールがほとんどない良質の薄膜を得ること
ができる。このようにして、付加容量電極と画素電極と
の間に高誘電率絶縁膜を介在させているので、付加容量
電極の面積を小さくしても付加容量を十分大きくするこ
とができ、画素電極の部分に付加容量電極を形成しない
ことにより開口率を大きくすることができる。次に、Ｉ
ＴＯを堆積し、画素電極１２の形状にフォトリソグラフ
ィーによりパターニングした。この状態を図１（ｄ）に
示す。反射型液晶表示装置を構成する場合は、アルミニ
ウムなどの金属でもよい。
率絶縁膜１１を２００〜３００℃の低誘電率絶縁膜およ
び付加容量電極チタンを損傷しない温度で、ＣＶＤ法に
より窒化シリコンを形成して、これにドレイン電極８と
画素電極１２の接続用コンタクトホールを形成するた
め、フォトリソグラフィーにより所定の形状にパターニ
ングする。この絶縁膜は酸化シリコンを使用して形成し
てもよいが、酸化シリコンの比誘電率が４程度であるの
に対し、窒化シリコンの比誘電率は７程度であるため、
窒化シリコンの方が、同一容量を形成する場合には膜厚
を厚くすることができ、短絡の発生頻度を低くすること
ができる。したがって、この膜の比誘電率は３．５以上
２５以下で、膜厚は１００ｎｍ〜数μｍであることが好
ましい。付加容量を大きくする観点からは膜厚が薄い方
がよいが、ＣＶＤ法を用いて形成すれば、１００ｎｍ程
度でもピンホールがほとんどない良質の薄膜を得ること
ができる。このようにして、付加容量電極と画素電極と
の間に高誘電率絶縁膜を介在させているので、付加容量
電極の面積を小さくしても付加容量を十分大きくするこ
とができ、画素電極の部分に付加容量電極を形成しない
ことにより開口率を大きくすることができる。次に、Ｉ
ＴＯを堆積し、画素電極１２の形状にフォトリソグラフ
ィーによりパターニングした。この状態を図１（ｄ）に
示す。反射型液晶表示装置を構成する場合は、アルミニ
ウムなどの金属でもよい。
【００２０】以上のようにして薄膜トランジスタ、バス
ライン等を形成したＴＦＴ基板と、ＩＴＯ電極を対向電
極とする他方の基板にそれぞれ配向膜を形成し、所定の
方向に配向処理を行い、スペーサを散布して一定の間隙
を確保しながら両方の基板の周辺部をシール樹脂で貼り
合わせ、両基板間に液晶を注入した後、注入口を封止
し、液晶セルを完成する。貼り合わせ時に、対向電極と
付加容量電極のコンタクトをとり、同一の端子から信号
を入力して、同電位に駆動する。この液晶セルに偏光板
を取り付け、液晶ドライバを実装し、駆動回路、その他
装置と接続することで液晶表示装置を得た。ここで液晶
ドライバや駆動回路はポリシリコン薄膜トランジスタに
より画素電極のスイッチング用薄膜トランジスタと同一
の基板上に形成してもよい。
ライン等を形成したＴＦＴ基板と、ＩＴＯ電極を対向電
極とする他方の基板にそれぞれ配向膜を形成し、所定の
方向に配向処理を行い、スペーサを散布して一定の間隙
を確保しながら両方の基板の周辺部をシール樹脂で貼り
合わせ、両基板間に液晶を注入した後、注入口を封止
し、液晶セルを完成する。貼り合わせ時に、対向電極と
付加容量電極のコンタクトをとり、同一の端子から信号
を入力して、同電位に駆動する。この液晶セルに偏光板
を取り付け、液晶ドライバを実装し、駆動回路、その他
装置と接続することで液晶表示装置を得た。ここで液晶
ドライバや駆動回路はポリシリコン薄膜トランジスタに
より画素電極のスイッチング用薄膜トランジスタと同一
の基板上に形成してもよい。
【００２１】上記実施例は、ガラス基板上のポリシリコ
ンに薄膜トランジスタを形成したアクティブマトリクス
型液晶表示装置を説明したが、アモルファスシリコンに
非線形素子を形成したもの、石英基板上に薄膜トランジ
スタを形成したものも同様に適用可能である。
ンに薄膜トランジスタを形成したアクティブマトリクス
型液晶表示装置を説明したが、アモルファスシリコンに
非線形素子を形成したもの、石英基板上に薄膜トランジ
スタを形成したものも同様に適用可能である。
【００２２】
【発明の効果】本発明は、バスラインと付加容量電極間
に低誘電率絶縁膜を形成していることにより、バスライ
ンの寄生容量を抑制することができ、付加容量電極と画
素電極との間に高誘電率絶縁膜を介在させていることに
より、付加容量を大きくすることができる。このように
して、付加容量電極と画素電極との間に高誘電率絶縁膜
を介在させているので、付加容量電極の面積を小さくし
ても付加容量を十分大きくすることができ、画素電極の
部分に付加容量電極を形成しないことにより開口率を大
きくすることができる。また、本発明は、付加容量電極
に不透明金属材料を使用し、非線形素子上に形成するこ
とにより、非線形素子の遮光膜として使用することがで
き、対向基板の遮光膜を不要にすることができる。ま
た、本発明は、低誘電率絶縁膜を有機絶縁材料により構
成することにより、長時間を要することなく、３００℃
以下のプロセス温度で数μｍの厚膜を任意の厚さに制御
して形成することができ、かつその比誘電率が３．５以
下であるから、バスラインの寄生容量を小さくすること
が可能である。しかも低誘電率絶縁膜の表面の平坦化を
実現することができる。さらに、高誘電率絶縁膜を無機
絶縁材料により構成することにより、ＣＶＤ法を用いて
形成することが可能となり、ピンホールのない良質の絶
縁膜をカバレッジよく形成することができ、膜厚を１０
０ｎｍ程度まで薄膜化することが可能になり、かつその
比誘電率が３．５以上であるから付加容量を大きくする
ことができる。しかも高誘電率絶縁膜に無機絶縁材料を
使用することにより、画素電極を無機絶縁膜上に形成す
るため、画素電極をＩＴＯで形成する場合は、有機絶縁
膜上に形成する場合に比較してエッチングシフトを抑制
することができる。
に低誘電率絶縁膜を形成していることにより、バスライ
ンの寄生容量を抑制することができ、付加容量電極と画
素電極との間に高誘電率絶縁膜を介在させていることに
より、付加容量を大きくすることができる。このように
して、付加容量電極と画素電極との間に高誘電率絶縁膜
を介在させているので、付加容量電極の面積を小さくし
ても付加容量を十分大きくすることができ、画素電極の
部分に付加容量電極を形成しないことにより開口率を大
きくすることができる。また、本発明は、付加容量電極
に不透明金属材料を使用し、非線形素子上に形成するこ
とにより、非線形素子の遮光膜として使用することがで
き、対向基板の遮光膜を不要にすることができる。ま
た、本発明は、低誘電率絶縁膜を有機絶縁材料により構
成することにより、長時間を要することなく、３００℃
以下のプロセス温度で数μｍの厚膜を任意の厚さに制御
して形成することができ、かつその比誘電率が３．５以
下であるから、バスラインの寄生容量を小さくすること
が可能である。しかも低誘電率絶縁膜の表面の平坦化を
実現することができる。さらに、高誘電率絶縁膜を無機
絶縁材料により構成することにより、ＣＶＤ法を用いて
形成することが可能となり、ピンホールのない良質の絶
縁膜をカバレッジよく形成することができ、膜厚を１０
０ｎｍ程度まで薄膜化することが可能になり、かつその
比誘電率が３．５以上であるから付加容量を大きくする
ことができる。しかも高誘電率絶縁膜に無機絶縁材料を
使用することにより、画素電極を無機絶縁膜上に形成す
るため、画素電極をＩＴＯで形成する場合は、有機絶縁
膜上に形成する場合に比較してエッチングシフトを抑制
することができる。
【００２３】また本発明は、低誘電率絶縁膜のガラス転
移点が２００℃以上である高分子化合物を用いているか
ら、カバレッジよく、ピンホールの少ない良質の薄膜を
得ることができる。
移点が２００℃以上である高分子化合物を用いているか
ら、カバレッジよく、ピンホールの少ない良質の薄膜を
得ることができる。
【図１】本発明の実施例を製造過程順に説明するで断面
図である。
図である。
【図２】液晶表示装置を構成する薄膜トランジスタアレ
イを説明する回路構成図である。
イを説明する回路構成図である。
【図３】従来の液晶表示装置を説明する平面図である。
【図４】図２のＡ−Ｂ線断面図である。
１ ガラス基板
２ 半導体層領域
３ ｎ+領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ ソース電極
８ ドレイン電極
９ 低誘電率絶縁膜
１０ 付加容量電極
１１ 高誘電率絶縁膜
１２ 画素電極
Claims (3)
- 【請求項１】 一対の基板間に液晶が挟持されており、
少なくとも一方の基板上に複数の非線形素子が形成され
た液晶表示装置において、 前記非線形素子及び該非線形素子に電気信号を供給する
バスライン上に形成されており、比誘電率が１以上、
３．５以下である有機絶縁材料からなる低誘電率絶縁膜
と、 該低誘電率絶縁膜上に前記非線形素子の遮光膜となるよ
うに形成された付加容量電極と、 前記低誘電率絶縁膜上および該付加容量電極上に形成さ
れており、比誘電率が３．５以上、２５以下である無機
絶縁材料からなる高誘電率絶縁膜と、 該高誘電率絶縁膜上に形成されており、前記低誘電率絶
縁膜および該高誘電率絶縁膜に設けられたコンタクトホ
ールを介して、前記非線形素子のドレイン電極に接続さ
れた画素電極とを有し、 前記付加容量電極が画素電極間に設けられて、該付加容
量電極と画素電極との間に高誘電率絶縁膜が介在されて
おり、 前記一対の基板の他方の基板に対向電極が設けられてい
る ことを特徴とする液晶表示装置。 - 【請求項２】 前記付加容量電極は不透明金属材料より
なることを特徴とする前記請求項１記載の液晶表示装
置。 - 【請求項３】 前記低誘電率絶縁膜は、ガラス転移点が
２００℃以上である高分子化合物であることを特徴とす
る前記請求項１記載の液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31160096A JP3454340B2 (ja) | 1996-11-22 | 1996-11-22 | 液晶表示装置 |
| US08/964,853 US5953085A (en) | 1996-11-22 | 1997-11-05 | Liquid crystal display device having a storage capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31160096A JP3454340B2 (ja) | 1996-11-22 | 1996-11-22 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10153793A JPH10153793A (ja) | 1998-06-09 |
| JP3454340B2 true JP3454340B2 (ja) | 2003-10-06 |
Family
ID=18019207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
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|---|---|
| US (1) | US5953085A (ja) |
| JP (1) | JP3454340B2 (ja) |
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