JPH07105474B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07105474B2 JPH07105474B2 JP58177952A JP17795283A JPH07105474B2 JP H07105474 B2 JPH07105474 B2 JP H07105474B2 JP 58177952 A JP58177952 A JP 58177952A JP 17795283 A JP17795283 A JP 17795283A JP H07105474 B2 JPH07105474 B2 JP H07105474B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、絶縁ゲート型電界効果トランジスタ（以下MO
Sトランジスタ）を用いたMOSメモリに係り、特に１トラ
ンジスタ型ダイナミツクMOSメモリに関する。
Sトランジスタ）を用いたMOSメモリに係り、特に１トラ
ンジスタ型ダイナミツクMOSメモリに関する。
MOSダイナミツクメモリは、1970年代初頭に1Kbのダイナ
ミツクランダムアクセスメモリ（以下dRAMと略す）が発
売されてから、３年に４倍の大規模化が達成されてき
た。しかるに、このメモリチツプを入れるパツケージ
は、主に16ピンDIP（デユアルインパツケージ）が用い
られてきており、チツプを入れるキヤビテイサイズも制
限されていることから、メモリチツプも４倍の大規模化
に伴なつてもたかだか1.4倍にしか増大していない。従
つて、１記憶容量たる１ビツト分のメモリセル面積も大
規模化に伴なつて、大きく減少しており、４倍の大規模
化に伴なつて約1/3に微小化している。キヤパシタの容
量Ｃは、Ｃ＝εA/t（ここでε：絶縁膜の誘電率、A:キ
ャパシタ面積、t:絶縁膜厚）で表わされるので、面積Ａ
が1/3になれば、εとｔが同じであり限りＣも又1/3にな
る。記憶容量としての信号量Ｓは電荷量Ｑに比例してお
り、このＱはＣと電圧Ｖとの積であることから、Ａが小
さくなれば比例してＱも小さくなり、信号Ｓはそれに伴
なつて小さくなる。
ミツクランダムアクセスメモリ（以下dRAMと略す）が発
売されてから、３年に４倍の大規模化が達成されてき
た。しかるに、このメモリチツプを入れるパツケージ
は、主に16ピンDIP（デユアルインパツケージ）が用い
られてきており、チツプを入れるキヤビテイサイズも制
限されていることから、メモリチツプも４倍の大規模化
に伴なつてもたかだか1.4倍にしか増大していない。従
つて、１記憶容量たる１ビツト分のメモリセル面積も大
規模化に伴なつて、大きく減少しており、４倍の大規模
化に伴なつて約1/3に微小化している。キヤパシタの容
量Ｃは、Ｃ＝εA/t（ここでε：絶縁膜の誘電率、A:キ
ャパシタ面積、t:絶縁膜厚）で表わされるので、面積Ａ
が1/3になれば、εとｔが同じであり限りＣも又1/3にな
る。記憶容量としての信号量Ｓは電荷量Ｑに比例してお
り、このＱはＣと電圧Ｖとの積であることから、Ａが小
さくなれば比例してＱも小さくなり、信号Ｓはそれに伴
なつて小さくなる。
雑音をＮとすれば、S/N比はＳの減少に伴なつて小さく
なり、回路動作上大きな問題となる。従つて通常はＡの
減少分をｔの減少分で補なつてきており、4Kb,16Kb,64K
bと大規模化されるに伴ない、１例として典型的なSiO2
膜厚は100nm,75nm,50nmと薄くなつてきた。
なり、回路動作上大きな問題となる。従つて通常はＡの
減少分をｔの減少分で補なつてきており、4Kb,16Kb,64K
bと大規模化されるに伴ない、１例として典型的なSiO2
膜厚は100nm,75nm,50nmと薄くなつてきた。
さらに最近、パツケージ等に含まれる重金属（U,Th等）
から放射されるα粒子によつてSi基板内に最大役200fC
の電荷が発生して、これが雑音となることが確認され、
信号量としてのＱも、ほぼ200fC以下にすることが高信
頼動作上困難となつてきた。
から放射されるα粒子によつてSi基板内に最大役200fC
の電荷が発生して、これが雑音となることが確認され、
信号量としてのＱも、ほぼ200fC以下にすることが高信
頼動作上困難となつてきた。
従って絶縁膜をさらに加速して薄くすることが実行され
ており、今度は、絶縁膜の絶縁破壊が問題となつてき
た。SiO2の絶縁耐圧電界は、最大107V/cmであり、従つ
て10nmのSiO2は10V印加によつてほとんど永久を破壊を
起すかあるいは劣化する。また長期信頼性を考慮する
と、最大破壊電圧よりなるべく小さな電圧で用いること
が肝要となる。
ており、今度は、絶縁膜の絶縁破壊が問題となつてき
た。SiO2の絶縁耐圧電界は、最大107V/cmであり、従つ
て10nmのSiO2は10V印加によつてほとんど永久を破壊を
起すかあるいは劣化する。また長期信頼性を考慮する
と、最大破壊電圧よりなるべく小さな電圧で用いること
が肝要となる。
本発明はこれらのメモリセルの微小化に伴なうα粒子に
よる擾乱、S/N比の悪化、絶縁耐圧の問題の深刻化に対
処するため、メモリセルを微小化してもなお絶縁膜厚を
減少することなく、キヤパシタ面積Ａを保つか、あるい
は増大する方法を提供するものである。
よる擾乱、S/N比の悪化、絶縁耐圧の問題の深刻化に対
処するため、メモリセルを微小化してもなお絶縁膜厚を
減少することなく、キヤパシタ面積Ａを保つか、あるい
は増大する方法を提供するものである。
〔発明の概要〕 本発明の骨子は、Si基板に堀り込んだ溝の側壁部をキヤ
パシタの電極面の主要部として用いることにより、平面
面積を増大することなく電極面積を増大することにあ
る。これによつて絶縁膜を薄くして、その絶縁膜の破壊
を増大させることなく、所望のキヤパシタ容量を得るこ
とができる。加えてスイツチトランジスタをSi基板の上
部へ形成することにより、Si基板をすべてキヤパシタ形
成に利用しうる。
パシタの電極面の主要部として用いることにより、平面
面積を増大することなく電極面積を増大することにあ
る。これによつて絶縁膜を薄くして、その絶縁膜の破壊
を増大させることなく、所望のキヤパシタ容量を得るこ
とができる。加えてスイツチトランジスタをSi基板の上
部へ形成することにより、Si基板をすべてキヤパシタ形
成に利用しうる。
第１図は、１トランジスタ型ダイナミツクメモリセルの
構成図を示すものであり、電荷を貯えるキヤパシタ１と
スイツチ用MOSトランジスタ２で構成され、スイツチト
ランジスタのドレインはビツト線３に接続されており、
ゲートはワード線４に接続されている。
構成図を示すものであり、電荷を貯えるキヤパシタ１と
スイツチ用MOSトランジスタ２で構成され、スイツチト
ランジスタのドレインはビツト線３に接続されており、
ゲートはワード線４に接続されている。
キヤパシタ１に貯えた信号電荷を、スイツチトランジス
タ２によつて読み出すことによつて動作が行われる。実
際のＮビツトのメモリを構成するには、メモリアレーを
構成するが、大別して以下に述べる２つの方法がある。
第２図には信号を差動でとり出すセンスアツプ５に対
し、両側にビツト線31と32を配列ふるいわゆる“開放ビ
ツト線”構成を示す。これは一本のワード線41に対して
のビツト線31のみが電気的に変叉しているものであり、
ビツト線31と32の信号の差をセンスアンプ５で検出する
ものである。
タ２によつて読み出すことによつて動作が行われる。実
際のＮビツトのメモリを構成するには、メモリアレーを
構成するが、大別して以下に述べる２つの方法がある。
第２図には信号を差動でとり出すセンスアツプ５に対
し、両側にビツト線31と32を配列ふるいわゆる“開放ビ
ツト線”構成を示す。これは一本のワード線41に対して
のビツト線31のみが電気的に変叉しているものであり、
ビツト線31と32の信号の差をセンスアンプ５で検出する
ものである。
第３図は他方の“下り返しビツトライン”構成を示すも
のであり、センスアンプ５に接続されている二本のビツ
ト線31,32が、平行に配列されており、一本のワード線4
1が二本のビツト線31,32と交叉している。
のであり、センスアンプ５に接続されている二本のビツ
ト線31,32が、平行に配列されており、一本のワード線4
1が二本のビツト線31,32と交叉している。
後述する本発明の実施例は、主に下り返しビツトライン
構成の場合を示すが、同様に開放ビツトライン構成にも
適用可能である。
構成の場合を示すが、同様に開放ビツトライン構成にも
適用可能である。
第２図，第３図に示すようにビツト線32の寄生容量６の
値をCDとし、メモリセルのキヤパシタ12の値をCSとすれ
ば、このメモリアレーの主要な性能指標の一つがCS/CD
となる。このメモリアレーのS/N比はCS/CDと一対一対応
しておりメモリセルのキヤパシタ値を大きくすると同時
に、ビツトライン３の寄生容量CDを小さくすることも同
様にS/N比を向上することになる。
値をCDとし、メモリセルのキヤパシタ12の値をCSとすれ
ば、このメモリアレーの主要な性能指標の一つがCS/CD
となる。このメモリアレーのS/N比はCS/CDと一対一対応
しておりメモリセルのキヤパシタ値を大きくすると同時
に、ビツトライン３の寄生容量CDを小さくすることも同
様にS/N比を向上することになる。
第４図に折り返しビツトライン方式のメモリセルの平面
の１例を示す。通常100nm以上の厚いフイールド酸化膜
に囲まれた活性領域７の一部がキヤパシタを形成するた
め、プレート８で覆われている。スイツチトランジスタ
を形成する部分と、Si基板上のドレインヘビツト線電極
接続を行うコンタクト孔９の部分40は、プレートが選択
的に除去されており、この部分にワード線41,42が被着
されて、スイツチトランジスタ２を形成している。理解
を助けるために、第５図には、第４図のAAで示した部分
の断面図を示す。
の１例を示す。通常100nm以上の厚いフイールド酸化膜
に囲まれた活性領域７の一部がキヤパシタを形成するた
め、プレート８で覆われている。スイツチトランジスタ
を形成する部分と、Si基板上のドレインヘビツト線電極
接続を行うコンタクト孔９の部分40は、プレートが選択
的に除去されており、この部分にワード線41,42が被着
されて、スイツチトランジスタ２を形成している。理解
を助けるために、第５図には、第４図のAAで示した部分
の断面図を示す。
以後説明の便のため、トランジスタはｎチヤネル型を用
いた例を示す。ｐチヤネル型にするには、一般にSi基板
と拡散層の導電型をｎチヤネルの場合と逆にすればよ
い。
いた例を示す。ｐチヤネル型にするには、一般にSi基板
と拡散層の導電型をｎチヤネルの場合と逆にすればよ
い。
ｐ型10Ω−cm程度のSi基板10上に、通常は100〜1000nm
厚程度のフィールドSiO2膜を、Si3N4を耐酸化マスクと
して用いるいわゆるLOCOS法等で選択的に形成する。こ
の後、10〜100nm厚のゲート酸化膜12を熱酸化法などに
よつてSi基板10上に形成する。この後、リンやAsの選択
的添加によってn+のキヤパシタ電源25を形成する。この
後リンやAsを添加した多結晶Siに代表されるプレート８
を選択的に披着し、この多結晶Siのプレート８を酸化
し、第１層間酸化膜13を形成する。しかる後に、多結晶
SiやMoシリサイドやあるいはリフラクトリー金属（Moや
Ｗ）に代表されるワード線４を披着し、リンやAsなどを
イオン打込みすると、プレート８とワード線４の被着さ
れていない活性領域にn+の拡散層15が形成されてスイツ
チトランジスタ２のソースとトレインになる。この後リ
ンを含んだいわゆるCVD法によるPSG14を500〜1000nm被
着し、Al電極で代表されるビツト線３の拡散層15部への
接続を行う処にコンタクト孔９を形成し、ビツト線３を
選択的に被着する。
厚程度のフィールドSiO2膜を、Si3N4を耐酸化マスクと
して用いるいわゆるLOCOS法等で選択的に形成する。こ
の後、10〜100nm厚のゲート酸化膜12を熱酸化法などに
よつてSi基板10上に形成する。この後、リンやAsの選択
的添加によってn+のキヤパシタ電源25を形成する。この
後リンやAsを添加した多結晶Siに代表されるプレート８
を選択的に披着し、この多結晶Siのプレート８を酸化
し、第１層間酸化膜13を形成する。しかる後に、多結晶
SiやMoシリサイドやあるいはリフラクトリー金属（Moや
Ｗ）に代表されるワード線４を披着し、リンやAsなどを
イオン打込みすると、プレート８とワード線４の被着さ
れていない活性領域にn+の拡散層15が形成されてスイツ
チトランジスタ２のソースとトレインになる。この後リ
ンを含んだいわゆるCVD法によるPSG14を500〜1000nm被
着し、Al電極で代表されるビツト線３の拡散層15部への
接続を行う処にコンタクト孔９を形成し、ビツト線３を
選択的に被着する。
このメモリセルにおいては、記憶容量となるキヤパシタ
１の領域16は、第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域16の部分も小さく
なり、ゲート酸化膜12を薄くしない限り、前に説明した
通りキヤパシタ容量CSが小さくなり、メモリ動作上大き
な問題となる。
１の領域16は、第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域16の部分も小さく
なり、ゲート酸化膜12を薄くしない限り、前に説明した
通りキヤパシタ容量CSが小さくなり、メモリ動作上大き
な問題となる。
本発明ではプレート８とワード線４（すなわちスイツチ
用MOSトランジスタ２のゲート）下の絶縁膜は同じSiO2
膜12としたが、キヤパシタCsの値を大きくすることを主
目的とし、プレート８下の絶縁膜はSiO2とSi3N4のどち
らか一方あるいは両方を用いて、１層〜３層構造の絶縁
膜が用いられることもある。
用MOSトランジスタ２のゲート）下の絶縁膜は同じSiO2
膜12としたが、キヤパシタCsの値を大きくすることを主
目的とし、プレート８下の絶縁膜はSiO2とSi3N4のどち
らか一方あるいは両方を用いて、１層〜３層構造の絶縁
膜が用いられることもある。
本発明は、従来のこの構造の欠点を補ない、平面面積を
拡大することなくCsを増大することを目的としている。
拡大することなくCsを増大することを目的としている。
以下実施例を用いて詳細に説明する。まず、第６図に本
発明の１つの実施例の平面図を示す。第４図に示した従
来型のメモリセルと対比して示すと、異なる点は、キヤ
パシタ電極25はすべてSi基板表面全面とその近傍を覆う
ように形成されていることと、スイツチングトランジス
タのチヤネル部が、キヤパシタ電極25上に積み上げた突
出Si部21の側壁を用いていることである。これによつて
従来第４図に示すように、キヤパシタ領域16が、全平面
の30〜40％しか占有しない従来メモリセルより大幅に向
上し、全平面のほぼ80〜90％を占有することができる。
また後述するが、キヤパシタ領域25はSi基板の中へ掘り
込んだ溝17の側壁部を用いるので、平面面積と独立して
キヤパシタ電極面積を拡大することができる。第６図で
キヤパシタ電極25の平面形状を凹型にしたのは側壁面積
を増加するためである。
発明の１つの実施例の平面図を示す。第４図に示した従
来型のメモリセルと対比して示すと、異なる点は、キヤ
パシタ電極25はすべてSi基板表面全面とその近傍を覆う
ように形成されていることと、スイツチングトランジス
タのチヤネル部が、キヤパシタ電極25上に積み上げた突
出Si部21の側壁を用いていることである。これによつて
従来第４図に示すように、キヤパシタ領域16が、全平面
の30〜40％しか占有しない従来メモリセルより大幅に向
上し、全平面のほぼ80〜90％を占有することができる。
また後述するが、キヤパシタ領域25はSi基板の中へ掘り
込んだ溝17の側壁部を用いるので、平面面積と独立して
キヤパシタ電極面積を拡大することができる。第６図で
キヤパシタ電極25の平面形状を凹型にしたのは側壁面積
を増加するためである。
また、突出Si部21は基板と導電型が異なり上、且つ不純
物濃度を基板より高くすることによりプレートに電圧を
印加することなく接地状態にしたままでの動作が可能と
なる。これにより、キャパシタ絶縁膜の劣化が低減され
た長期信頼性の高い半導体メモリを実現できる。
物濃度を基板より高くすることによりプレートに電圧を
印加することなく接地状態にしたままでの動作が可能と
なる。これにより、キャパシタ絶縁膜の劣化が低減され
た長期信頼性の高い半導体メモリを実現できる。
第７図に、第６図に示した平面パターンのAA断面を示し
た。すなわちSi基板10に堀り込んだ溝17に、キヤパシタ
SiO2膜18とキヤパシタSi3N4膜19を介してプレート８を
埋め込む。プレートの一部を除去し、この孔からn+層の
キヤパシタ電極25へSi突出部２を設ける。この突出部21
にゲート酸化膜12を介して、ゲートたるワード線４を形
成する。ビツト線３はコンタクト孔９を介してn+の拡散
層15に電気的に接続する。こうするとスイツチングトラ
ンジスタ２はSi突出部21の側壁をスイツチングトランジ
スタチヤネル部28とすることができる。本発明によれ
ば、すでに第４図に示したように、キヤパシタ領域16と
コンタクト孔間の距離24は不必要になり、メモリセルの
高密度化に極めて有利となる。特にコンタクト孔９とワ
ード線４間、ワード線４とキヤパシタ領域16間のマスク
合せ余裕がメモリセルの高密度化の大きな阻害要因とな
つており、本発明では平面的にこれが全く不必要なこと
が大きな特長である。
た。すなわちSi基板10に堀り込んだ溝17に、キヤパシタ
SiO2膜18とキヤパシタSi3N4膜19を介してプレート８を
埋め込む。プレートの一部を除去し、この孔からn+層の
キヤパシタ電極25へSi突出部２を設ける。この突出部21
にゲート酸化膜12を介して、ゲートたるワード線４を形
成する。ビツト線３はコンタクト孔９を介してn+の拡散
層15に電気的に接続する。こうするとスイツチングトラ
ンジスタ２はSi突出部21の側壁をスイツチングトランジ
スタチヤネル部28とすることができる。本発明によれ
ば、すでに第４図に示したように、キヤパシタ領域16と
コンタクト孔間の距離24は不必要になり、メモリセルの
高密度化に極めて有利となる。特にコンタクト孔９とワ
ード線４間、ワード線４とキヤパシタ領域16間のマスク
合せ余裕がメモリセルの高密度化の大きな阻害要因とな
つており、本発明では平面的にこれが全く不必要なこと
が大きな特長である。
以下詳細に本発明の製造工程を説明する。まず第８図に
示すように、Si基板10、全面に不純物濃度が1017〜1021
原子/cm3程度のn+層をよく知られたリン,As,Sb等の熱拡
散法やイオン打込み法＋アニールによつて、深さ４μｍ
に形成する。
示すように、Si基板10、全面に不純物濃度が1017〜1021
原子/cm3程度のn+層をよく知られたリン,As,Sb等の熱拡
散法やイオン打込み法＋アニールによつて、深さ４μｍ
に形成する。
この後、第８図に示すようにＦやClのガス例えばCF4,SF
6,CCl4等を主成分あるいはこれらにＨの入つたガスを主
成分とした平行平板型プラズマエツチングで、Si基板10
の所定の部分にエツチング溝17を形成する。このプラズ
マエツチングのマスクは、通常のホトレジストそのもの
では、ホトレジスト自体もエツチングされて消失する場
合があるので、予め、第８図に示した構造にSi基板10上
にSiO2,Si3N4,CVDSiO2の順に膜を被着し、まず最上層の
CVDSiO2をホトレジストマスクによりエツチングした
後、その下層のSi3N4,SiO2をエツチングし、これらをマ
スクとしてSi基板10をエツチングすればよい。このSi3N
4層は、マスクとしてのCVDSiO2を最終的に除去する際
に、図中には示していないが他の回路用トランジスタの
ためのフイールドSiO2膜がエツチングされるのを防ぐも
のである。従つて、この目的に合致するものなら他の膜
でもよい。少なくともこれらのCVDSiO2/Si3N4/SiO2の三
層膜はマスク材であり、いずれは除去されてSi基板上に
は残存しない。従つてこの目的に添う場合には、マスク
材を限定しない。あるいは、すでに微細なビームを形成
できるなら、マスク材がなくとも所望のエツチング溝17
を得ることもできる。
6,CCl4等を主成分あるいはこれらにＨの入つたガスを主
成分とした平行平板型プラズマエツチングで、Si基板10
の所定の部分にエツチング溝17を形成する。このプラズ
マエツチングのマスクは、通常のホトレジストそのもの
では、ホトレジスト自体もエツチングされて消失する場
合があるので、予め、第８図に示した構造にSi基板10上
にSiO2,Si3N4,CVDSiO2の順に膜を被着し、まず最上層の
CVDSiO2をホトレジストマスクによりエツチングした
後、その下層のSi3N4,SiO2をエツチングし、これらをマ
スクとしてSi基板10をエツチングすればよい。このSi3N
4層は、マスクとしてのCVDSiO2を最終的に除去する際
に、図中には示していないが他の回路用トランジスタの
ためのフイールドSiO2膜がエツチングされるのを防ぐも
のである。従つて、この目的に合致するものなら他の膜
でもよい。少なくともこれらのCVDSiO2/Si3N4/SiO2の三
層膜はマスク材であり、いずれは除去されてSi基板上に
は残存しない。従つてこの目的に添う場合には、マスク
材を限定しない。あるいは、すでに微細なビームを形成
できるなら、マスク材がなくとも所望のエツチング溝17
を得ることもできる。
エツチング溝17の深さは、原理的にはほとんど制限がな
いが、溝の幅をWMとすれば、深さDMはWMの１〜10倍程度
が現実的である。また溝の上端部は角が鋭く電界集中の
ため絶縁耐圧が低下する場合があるので、溝を深く形成
する前に溶液エツチングのような等方性エツチングで角
を丸めておくとよい。この溝17は、アイソレーシヨンを
兼ねるので、通常10Ω−cmのSi基板10を用いる場合に
は、溝17の底にBoronを１×1011〜１×1013cm-2の範囲
でイオン打込みし、その後の900〜1000℃のアニールに
よつてアイソレーシヨン高濃度層20が形成される。Si基
板10の不純物濃度が、隣接したキヤパシタ電極25間の漏
洩電流を十分防止するだけ高い場合、およびキヤパシタ
電極25全体が絶縁膜上に形成されているたとえばSOS（S
iOn Sapphire）基板のような場合あえて付加的にアイ
ソレーシヨン高濃度層20を形成する必要はない。
いが、溝の幅をWMとすれば、深さDMはWMの１〜10倍程度
が現実的である。また溝の上端部は角が鋭く電界集中の
ため絶縁耐圧が低下する場合があるので、溝を深く形成
する前に溶液エツチングのような等方性エツチングで角
を丸めておくとよい。この溝17は、アイソレーシヨンを
兼ねるので、通常10Ω−cmのSi基板10を用いる場合に
は、溝17の底にBoronを１×1011〜１×1013cm-2の範囲
でイオン打込みし、その後の900〜1000℃のアニールに
よつてアイソレーシヨン高濃度層20が形成される。Si基
板10の不純物濃度が、隣接したキヤパシタ電極25間の漏
洩電流を十分防止するだけ高い場合、およびキヤパシタ
電極25全体が絶縁膜上に形成されているたとえばSOS（S
iOn Sapphire）基板のような場合あえて付加的にアイ
ソレーシヨン高濃度層20を形成する必要はない。
この後、キヤパシタの絶縁膜を形成する。この絶縁膜
は、電気的に耐圧が高く、安定なものであれば原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化SiO2、熱窒化Si3N4,CVDSi3N4,CVDや反応性ス
パツタによるTa2O5,Nb2O5,TiO2,GrO2等がある。これら
の膜を単層あるいは多層としてもキヤパシタ絶縁膜とす
ることができる。本実施例ではSiO2とSi3N4重ね膜を用
いた場合を説明する。
は、電気的に耐圧が高く、安定なものであれば原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化SiO2、熱窒化Si3N4,CVDSi3N4,CVDや反応性ス
パツタによるTa2O5,Nb2O5,TiO2,GrO2等がある。これら
の膜を単層あるいは多層としてもキヤパシタ絶縁膜とす
ることができる。本実施例ではSiO2とSi3N4重ね膜を用
いた場合を説明する。
ドライエツチング（プラズマエツチングやスパツタエツ
チング等）でSi基板10に形成した溝は、溶液エツチング
の場合と異なつて多かれ少なかれSi基板10に電気的、結
晶的な損傷や汚染を与えている。従つてドライエツチン
グした後、10〜500nm程度、上記の損傷、汚損が実効的
に問題とならない程度まで溶液エツチングすればよい。
溶液としては、NH4OH＋H2O2系や、HF＋HNO3系の水溶液
がこの目的によく合致している。
チング等）でSi基板10に形成した溝は、溶液エツチング
の場合と異なつて多かれ少なかれSi基板10に電気的、結
晶的な損傷や汚染を与えている。従つてドライエツチン
グした後、10〜500nm程度、上記の損傷、汚損が実効的
に問題とならない程度まで溶液エツチングすればよい。
溶液としては、NH4OH＋H2O2系や、HF＋HNO3系の水溶液
がこの目的によく合致している。
この溶液エツチングで、Si基板10とその溝17の表面を除
去したのち、第９図に示すようにキヤパシタSiO2膜18を
５〜20nm、良く知られた900〜1200℃、酸化雰囲気での
熱酸化によつて形成する。この後650〜850℃において、
CVD法によつてキヤパシタSi3N4膜19を５〜20nm厚に被着
する。これらの膜厚は所望の単位面積当り容量と耐圧を
勘案して設定するので、上記膜厚範囲を逸脱する場合も
ある。このCVDSi3N419は、一般にその内部応力が１×10
10dyn/cm2に達し、強大なるが故に、Si基板10に直接被
着すると、欠陥が生じて特性を損ねる。従つて一般には
Si3N4下にSiO2を敷くことが行われる。Si基板10を直接
窒化してSi3N4膜を形成する場合はこの限りでなく、緻
密で電気的耐圧の高い膜を得ることができるが、10nmよ
り厚い膜を得るには、１時間を越える反応時間を必要と
する。また膜厚増加率も10nmを越えると急速に低下する
ことから、厚い膜を得るには適当ではない。またこれら
のSi3N4膜19はその表面を２〜5nm熱酸化すると、Si3N4
膜19のピンホール部が厚く酸化されて、結果としても絶
縁耐圧を向上することができるだけでなく、その上に形
成される多結晶Siドライエツチングの際のオーバエツチ
時のストツパーともなるので好都合である。この後、多
結晶Siで代表されるプレート８を全面に被着する。CVD
法で被着した多結晶Siはよく溝17の内側までまわりこん
で堆積するので、溝17の側壁部の多結晶Siも上面とほぼ
同じ膜厚となる。その後この多結晶SiにPOCl3ガス等を
用いてリンを熱拡散する。溝の付加さが５μｍにも達す
る場合には、溝17底部までリンを到達させるには高温・
長時間の拡散を必要とするので、予め第１回の多結晶Si
は溝を埋めない厚さ、すなわち溝幅WMの1/2以下にして
１度熱拡散し、さらに２回目の多結晶Siを堆積して第９
図に示すように溝17を埋めればよい。
去したのち、第９図に示すようにキヤパシタSiO2膜18を
５〜20nm、良く知られた900〜1200℃、酸化雰囲気での
熱酸化によつて形成する。この後650〜850℃において、
CVD法によつてキヤパシタSi3N4膜19を５〜20nm厚に被着
する。これらの膜厚は所望の単位面積当り容量と耐圧を
勘案して設定するので、上記膜厚範囲を逸脱する場合も
ある。このCVDSi3N419は、一般にその内部応力が１×10
10dyn/cm2に達し、強大なるが故に、Si基板10に直接被
着すると、欠陥が生じて特性を損ねる。従つて一般には
Si3N4下にSiO2を敷くことが行われる。Si基板10を直接
窒化してSi3N4膜を形成する場合はこの限りでなく、緻
密で電気的耐圧の高い膜を得ることができるが、10nmよ
り厚い膜を得るには、１時間を越える反応時間を必要と
する。また膜厚増加率も10nmを越えると急速に低下する
ことから、厚い膜を得るには適当ではない。またこれら
のSi3N4膜19はその表面を２〜5nm熱酸化すると、Si3N4
膜19のピンホール部が厚く酸化されて、結果としても絶
縁耐圧を向上することができるだけでなく、その上に形
成される多結晶Siドライエツチングの際のオーバエツチ
時のストツパーともなるので好都合である。この後、多
結晶Siで代表されるプレート８を全面に被着する。CVD
法で被着した多結晶Siはよく溝17の内側までまわりこん
で堆積するので、溝17の側壁部の多結晶Siも上面とほぼ
同じ膜厚となる。その後この多結晶SiにPOCl3ガス等を
用いてリンを熱拡散する。溝の付加さが５μｍにも達す
る場合には、溝17底部までリンを到達させるには高温・
長時間の拡散を必要とするので、予め第１回の多結晶Si
は溝を埋めない厚さ、すなわち溝幅WMの1/2以下にして
１度熱拡散し、さらに２回目の多結晶Siを堆積して第９
図に示すように溝17を埋めればよい。
その後、第10図に示すようにホトエツチング法によつ
て、基板接続孔29とプレート８を形成し、これを酸化し
て100〜400nm厚の第１層間酸化膜13を得る。この時Si3N
4膜19はほとんど酸化されない。この後厚い第１層間酸
化膜13をマスクとしてSi3N4膜19と薄いSiO2膜18をエツ
チングで除去し、この上部にSOI（Si−On−Insulator）
層27を得る。このエツチングは第１層間酸化膜13をマス
クに、180℃の熱リン酸や、CF4等のフレオンガスを主成
分とするプラズマエツチング等で、Si3N4膜19をエツチ
ングし、さらにキヤパシタSiO2膜18をHF系エツチング液
でエツチングする。またSOI層271および282は以下のよ
うに形成する。すなわち全体に多結晶Siを100〜1000nm
程度によく知られたSiH4やSiH2Cl2ガス等を用いて被着
する。この後、Si基板10全体を、室温から1000℃の所定
の温度に保つておき、CW−Arレーザーを用いて５〜20W
のエネルギーで10〜100μｍφのスポツトや長方形の光
ビームを、10〜100cm/secの走査速度で上記の多結晶Si
膜表面全体に照射すると、この多結晶Siは、Si基板10と
の接触部から半径20〜50μｍ以上の単結晶Si、すなわち
絶縁膜上エピタキシヤル層（SOI層）271を得る。
て、基板接続孔29とプレート８を形成し、これを酸化し
て100〜400nm厚の第１層間酸化膜13を得る。この時Si3N
4膜19はほとんど酸化されない。この後厚い第１層間酸
化膜13をマスクとしてSi3N4膜19と薄いSiO2膜18をエツ
チングで除去し、この上部にSOI（Si−On−Insulator）
層27を得る。このエツチングは第１層間酸化膜13をマス
クに、180℃の熱リン酸や、CF4等のフレオンガスを主成
分とするプラズマエツチング等で、Si3N4膜19をエツチ
ングし、さらにキヤパシタSiO2膜18をHF系エツチング液
でエツチングする。またSOI層271および282は以下のよ
うに形成する。すなわち全体に多結晶Siを100〜1000nm
程度によく知られたSiH4やSiH2Cl2ガス等を用いて被着
する。この後、Si基板10全体を、室温から1000℃の所定
の温度に保つておき、CW−Arレーザーを用いて５〜20W
のエネルギーで10〜100μｍφのスポツトや長方形の光
ビームを、10〜100cm/secの走査速度で上記の多結晶Si
膜表面全体に照射すると、この多結晶Siは、Si基板10と
の接触部から半径20〜50μｍ以上の単結晶Si、すなわち
絶縁膜上エピタキシヤル層（SOI層）271を得る。
ここでは、いわゆるCWレーザーを用いたレーザーエピタ
キシヤルを用いた例を示したが、最終的には、スイツチ
トランジスタ２のチヤネル部28が単結晶となるだけでよ
く、レーザーエピタキシヤル法以外にも、カーボンヒー
タを用いたアニール、電子線を用いたアニールあるいは
MBE（分子線エピタキシー）法等いずれの方法も用いる
ことができる。
キシヤルを用いた例を示したが、最終的には、スイツチ
トランジスタ２のチヤネル部28が単結晶となるだけでよ
く、レーザーエピタキシヤル法以外にも、カーボンヒー
タを用いたアニール、電子線を用いたアニールあるいは
MBE（分子線エピタキシー）法等いずれの方法も用いる
ことができる。
また予めレーザーアニール前に堆積するSi膜は多結晶Si
に限ることなく、通常の800〜1200℃でのエピタキシヤ
ル成長を用いることもできる。この場合には、接続孔29
の近傍２〜３μｍφのみ単結晶となつて、その周辺は多
結晶となるので、この後上記のアニールで全体あるいは
少なくともトランジスタチヤネル部28を単結晶とすれば
よい。
に限ることなく、通常の800〜1200℃でのエピタキシヤ
ル成長を用いることもできる。この場合には、接続孔29
の近傍２〜３μｍφのみ単結晶となつて、その周辺は多
結晶となるので、この後上記のアニールで全体あるいは
少なくともトランジスタチヤネル部28を単結晶とすれば
よい。
本発明では、絶縁膜上に単結晶Siを成長する方法は限定
しないが、良質のSOI層27を得るのに適したレーザーエ
ピタキシヤル分子線エピタキシー法は、一般に厚いSOI
層27を得るのに適していないのでまず、第のSOI層271を
100〜500nmの厚さにこれらの方法によつて形成する。こ
のSOI層271上に通常のSiH4の熱分解や、SiCl4,SiH2Cl2
の気相反応法によつて厚い第２のSOI層282を形成すれ
ば、結果として１〜５μｍ厚の厚いSOI層27を得ること
ができる。
しないが、良質のSOI層27を得るのに適したレーザーエ
ピタキシヤル分子線エピタキシー法は、一般に厚いSOI
層27を得るのに適していないのでまず、第のSOI層271を
100〜500nmの厚さにこれらの方法によつて形成する。こ
のSOI層271上に通常のSiH4の熱分解や、SiCl4,SiH2Cl2
の気相反応法によつて厚い第２のSOI層282を形成すれ
ば、結果として１〜５μｍ厚の厚いSOI層27を得ること
ができる。
その後第11図に示すようによく知られたホトリソグラフ
イなどによつて、少なくともスイツチトランジスタを形
成する柱状のSi突出部21を残すようにエツチングして、
不必要なSOI層を除去する。
イなどによつて、少なくともスイツチトランジスタを形
成する柱状のSi突出部21を残すようにエツチングして、
不必要なSOI層を除去する。
このエツチングは、Siをエツチングするあらゆる方法を
用いることができる。HF−HNO3系の溶液エツチング、CF
4やSF6ガス等を主成分とするプラズマエツチング、ある
いは特に（111）面のエツチング速度が遅いKOHやヒドラ
ジン等を用いた異方性エツチングを行うことができる。
特にこの異方性エツチングは、SOI層27の上面が（100）
面であるときには、約55度（（100）面と（111）面のな
す角度）で、下端の広い台型に形成されるので、なだら
かなSOI層の端部となり、その状に被着される種種の膜
の形成が容易となる利点を有する。
用いることができる。HF−HNO3系の溶液エツチング、CF
4やSF6ガス等を主成分とするプラズマエツチング、ある
いは特に（111）面のエツチング速度が遅いKOHやヒドラ
ジン等を用いた異方性エツチングを行うことができる。
特にこの異方性エツチングは、SOI層27の上面が（100）
面であるときには、約55度（（100）面と（111）面のな
す角度）で、下端の広い台型に形成されるので、なだら
かなSOI層の端部となり、その状に被着される種種の膜
の形成が容易となる利点を有する。
本実施例の説明では第11図に示すように垂直にSi突出部
21が形成される場合を用いた。その後よく知られた熱酸
化法等によつてゲート酸化膜12を形成し、所望のVTHを
うるため必要な量だけBoronをイオン打込みし、さらに
ワード線４を選択的に被着する。
21が形成される場合を用いた。その後よく知られた熱酸
化法等によつてゲート酸化膜12を形成し、所望のVTHを
うるため必要な量だけBoronをイオン打込みし、さらに
ワード線４を選択的に被着する。
多結晶SiやW,Mo、あるいはWSi2,MOSi2,TiSi2等のシリサ
イドで代表されるスイツチトランジスタ２のゲートたる
ワード線４をSi突出部21の側面に被着するには、まず全
面に上記の膜を被着し、方向性のあるドライエツチング
でエツチングすれば第11図に示したように突出部21の側
面のみ上記ゲートが残存する。実際には、メモリセルは
マトリツクス状をなし、隣接したメモリセルのワード線
４は第６図に示したように接続する必要があるので接続
のため必要な部分はホトリソグラフイ等によつてレジス
トを被着する必要がある。またn+層25は熱処理によつて
実質的に伸長して253に示すように上昇する。
イドで代表されるスイツチトランジスタ２のゲートたる
ワード線４をSi突出部21の側面に被着するには、まず全
面に上記の膜を被着し、方向性のあるドライエツチング
でエツチングすれば第11図に示したように突出部21の側
面のみ上記ゲートが残存する。実際には、メモリセルは
マトリツクス状をなし、隣接したメモリセルのワード線
４は第６図に示したように接続する必要があるので接続
のため必要な部分はホトリソグラフイ等によつてレジス
トを被着する必要がある。またn+層25は熱処理によつて
実質的に伸長して253に示すように上昇する。
第12図にメモリセル２つのワード線４を接続部45によつ
て接続した場合の鳥瞰図を示す。
て接続した場合の鳥瞰図を示す。
その後、第13図に示すようにSi突出部21上面とほぼ平坦
になるように、バイアススパツタ法や、あるいはCVD法
等でリンを含んだあるいは含まないSiO2で代表される充
填絶縁膜23を被着する。バイアススパツタ法ではほぼ平
坦な充填絶縁膜23が得られるが、CVD法ではSi突出部21
上にも厚く被着されるので、被着したのち全体に有機レ
ジン等を塗布し、このレジン表面を平坦にし、このレジ
ンと上記充填絶縁膜23のエツチング速度が近いドライエ
ツチング法を用いて全面をエツチングし、Si突出部21表
面をほぼ露出させれば、実質的に充填絶縁膜23として平
坦に埋め込むことができる。
になるように、バイアススパツタ法や、あるいはCVD法
等でリンを含んだあるいは含まないSiO2で代表される充
填絶縁膜23を被着する。バイアススパツタ法ではほぼ平
坦な充填絶縁膜23が得られるが、CVD法ではSi突出部21
上にも厚く被着されるので、被着したのち全体に有機レ
ジン等を塗布し、このレジン表面を平坦にし、このレジ
ンと上記充填絶縁膜23のエツチング速度が近いドライエ
ツチング法を用いて全面をエツチングし、Si突出部21表
面をほぼ露出させれば、実質的に充填絶縁膜23として平
坦に埋め込むことができる。
その後、AsやＰを60〜120KeVに加速し、５×1015〜２×
1016ケ/cm2イオン打込みし、n+のソース・ドレイン接合
層15を形成できる。さらに、リンを４〜10モル％含んだ
CVDSiO2膜（CCVDPSGと略す）で代表される第２層間絶縁
膜14を300〜1000nm厚に被着し、900〜1000℃で熱処理し
て緻密化する。その後n+層15に達する電極接続孔９を形
成し、Alで代表される電極３を選択的に被着する。これ
によつて、エツチ溝17の側壁を主たるキヤパシタとした
１トランジスタ型ダイナミツクメモリセルが構成でき
る。
1016ケ/cm2イオン打込みし、n+のソース・ドレイン接合
層15を形成できる。さらに、リンを４〜10モル％含んだ
CVDSiO2膜（CCVDPSGと略す）で代表される第２層間絶縁
膜14を300〜1000nm厚に被着し、900〜1000℃で熱処理し
て緻密化する。その後n+層15に達する電極接続孔９を形
成し、Alで代表される電極３を選択的に被着する。これ
によつて、エツチ溝17の側壁を主たるキヤパシタとした
１トランジスタ型ダイナミツクメモリセルが構成でき
る。
第14図に、この実施例のメモリセルの鳥かん図を示す。
図の煩雑さを避けるため、Si突出部21、ワード線４、お
よびビツト線３のみを抜き出して示してある。
図の煩雑さを避けるため、Si突出部21、ワード線４、お
よびビツト線３のみを抜き出して示してある。
この１対のメモリセルを、複数のアレーにするには、第
６図のように配列すればよい。この実施例は、折り返し
ビツトライン構成であるが、開放ビツトライン構成の本
発明の実施例を第15図に示す。開放ビツトライン構成
は、ワード線４の配列数が折り返しビツトラインに比べ
て半分でよいので、この点のみに着目すれば、有利とな
るが、回路の正常動作の妨げとなる雑音が相対的に大き
い欠点を有する。
６図のように配列すればよい。この実施例は、折り返し
ビツトライン構成であるが、開放ビツトライン構成の本
発明の実施例を第15図に示す。開放ビツトライン構成
は、ワード線４の配列数が折り返しビツトラインに比べ
て半分でよいので、この点のみに着目すれば、有利とな
るが、回路の正常動作の妨げとなる雑音が相対的に大き
い欠点を有する。
本実施例は全面のSOI部の所望の部分を単結晶化したの
ち不用の部分を除去したが、全面に多結晶Siを被着し、
まず不用の部分を除去した後、前述したレーザーアニー
ル等によつて所望の部分を単結晶化することも同様に実
施可能である。
ち不用の部分を除去したが、全面に多結晶Siを被着し、
まず不用の部分を除去した後、前述したレーザーアニー
ル等によつて所望の部分を単結晶化することも同様に実
施可能である。
また本実施例は、ワード線４となるべき部分以外の不用
の多結晶Siを除去する方法を用いたが、次に示す本発明
の多の実施例のように、不用の部分の一部を酸化膜に変
える方法がある。すなわち、ワード線４（スイツチトラ
ンジスタのゲートを兼用）の多結晶Siを全面に被着した
のち、残存せしめる多結晶SiにSi3N4膜を選択的に被着
する。その後、800〜1100℃の湿式酸化を行い、さらにS
i3N4膜を除去すると第16図に示すように多結晶Si酸化膜
30を得る。
の多結晶Siを除去する方法を用いたが、次に示す本発明
の多の実施例のように、不用の部分の一部を酸化膜に変
える方法がある。すなわち、ワード線４（スイツチトラ
ンジスタのゲートを兼用）の多結晶Siを全面に被着した
のち、残存せしめる多結晶SiにSi3N4膜を選択的に被着
する。その後、800〜1100℃の湿式酸化を行い、さらにS
i3N4膜を除去すると第16図に示すように多結晶Si酸化膜
30を得る。
本実施例は不用の多結晶Siを酸化膜にかえるため、不用
の多結晶Siを除去する場合より段差が小さく、その上に
被着する種々の膜の形成に有利である。
の多結晶Siを除去する場合より段差が小さく、その上に
被着する種々の膜の形成に有利である。
以上述べてきた本発明の実施例は通常300〜500μｍ厚の
Si単結晶基板10を用いた例を示したが、第17図に示す他
の実施例のようにSOS（Si−On−Sapphire あるいはSi
−On−Spinel）基板を用いると絶縁基板31上にn+層にキ
ヤパシタ電極を形成することができる。従つてこの絶縁
基板31表面まで溝17の底が達すれば、自動的に隣接キヤ
パシタ電極25どうしが電気的に分離できるので好都合で
ある。またこの場合に入射したα線による電荷はn+層な
るキヤパシタ電極内で発生するが、これは電子と正孔の
対であるので電気的には中性であり、ほとんど雑音とな
らない。またn+層であるから、発生した電子と正孔の対
の消滅も速い。
Si単結晶基板10を用いた例を示したが、第17図に示す他
の実施例のようにSOS（Si−On−Sapphire あるいはSi
−On−Spinel）基板を用いると絶縁基板31上にn+層にキ
ヤパシタ電極を形成することができる。従つてこの絶縁
基板31表面まで溝17の底が達すれば、自動的に隣接キヤ
パシタ電極25どうしが電気的に分離できるので好都合で
ある。またこの場合に入射したα線による電荷はn+層な
るキヤパシタ電極内で発生するが、これは電子と正孔の
対であるので電気的には中性であり、ほとんど雑音とな
らない。またn+層であるから、発生した電子と正孔の対
の消滅も速い。
以上説明したきた本発明の実施例はすべて、キヤパシタ
電極25をもち、プレート８キヤパシタSi3N4膜19＋キヤ
パシタSiO2膜18−キヤパシタ電極25で構成されるキヤパ
シタ１をもつメモリセルである。従つてプレート８の電
位は基本的に任意に決定できるが、接位電位が雑音の点
で都合がよい。
電極25をもち、プレート８キヤパシタSi3N4膜19＋キヤ
パシタSiO2膜18−キヤパシタ電極25で構成されるキヤパ
シタ１をもつメモリセルである。従つてプレート８の電
位は基本的に任意に決定できるが、接位電位が雑音の点
で都合がよい。
一方キヤパシタ１はいわゆる反転層を用いるMOS（Metal
−Oxide−Semiconductor）キヤパシタでも構造できる。
すなわち第13図，第16図，第17図の構造からキヤパシタ
電極25を除去しこの部分をｐ型のSi基板10とすればよ
い。１例として第18図に第13図の構造をMOSキヤパシタ
に転用した本発明の他の実施例を示す。
−Oxide−Semiconductor）キヤパシタでも構造できる。
すなわち第13図，第16図，第17図の構造からキヤパシタ
電極25を除去しこの部分をｐ型のSi基板10とすればよ
い。１例として第18図に第13図の構造をMOSキヤパシタ
に転用した本発明の他の実施例を示す。
以上述べてきた本発明の実施例はすべて突出Si部21がメ
モリセル毎に離間して設けたが、これを２ケ以上融合す
ることができる。すなわち第19図に示すように梁状の突
出Si部21を形成した後、LOCOS（Local Oxidation of Si
licon）用のSi3N4膜31を梁にまたがるように選択的に被
着する。その後第20図に示すように、900〜1100℃の湿
式酸化でフイールド酸化膜11を形成し、Si3N4膜31を除
去すると、これらを離間的に得る。図では３つの部分に
分割して形成した例を示した。Si3N4膜31の被着されて
いた部分は活性領域７として後にトランジスタを形成す
る。通常LOCOS法ではSi3N4膜31の被着されていない領域
にBoron等のチヤネルストツパをイオン打込みや、BN拡
散法等で添加する。
モリセル毎に離間して設けたが、これを２ケ以上融合す
ることができる。すなわち第19図に示すように梁状の突
出Si部21を形成した後、LOCOS（Local Oxidation of Si
licon）用のSi3N4膜31を梁にまたがるように選択的に被
着する。その後第20図に示すように、900〜1100℃の湿
式酸化でフイールド酸化膜11を形成し、Si3N4膜31を除
去すると、これらを離間的に得る。図では３つの部分に
分割して形成した例を示した。Si3N4膜31の被着されて
いた部分は活性領域７として後にトランジスタを形成す
る。通常LOCOS法ではSi3N4膜31の被着されていない領域
にBoron等のチヤネルストツパをイオン打込みや、BN拡
散法等で添加する。
その後800〜1150℃の乾燥酸素に１〜５％のHClを含んだ
酸化によつて10〜50nm厚のゲート酸化膜12を得る。その
後、所望のVTHをうるためBoronを必要な量だけイオン打
込みし、その後全体に多結晶Siやシリサイド（Mo2Si,Ta
2O5）等の単層あるいはこれらの重ね膜、さらにはＷやM
o等のリフラクトリー金属などを被着し、全面を方向性
のあるドライエツチングでエツチングすると等出Si部21
の梁に添つてその側面にワード線４を被着することがで
きる。この本発明の実施例によれば自己整合によつて連
続したワード線４を形成できるので第12図に示したワー
ド線接続部45をホトリソグラフイによつて形成する場合
より工程が簡単である。なおスパツタ法で被着するＷ等
は側面への被着状態がよくないので、一度多結晶Siを側
面に被着し、この上にWF6とH2ガスでＷをCVDで被着する
と多結晶Si上のみＷが被着され低抵抗で良質のワード線
４が形成できる。その後Asやリンを60〜120Keyに加速し
て５×1015〜２×116/cm2程度イオン打込みすると、フ
イールド酸化膜11の被着されていない部分にn+のソース
・ドレイン接合層15が形成される。またLOCOS法で形成
したフイールド酸化膜11は十分厚ければ突出Si部21の幅
方向をすべてSiO2に変換できるので、エツチングによら
ずにスイツチングトランジスタ２を離間的に形成するこ
とができる。これによれば隣接したスイツチングトラン
ジスタ間をSiO2のフイールド酸化膜で分離できるので互
いの寄生静電容量が減少し回路動作上も有利である。
酸化によつて10〜50nm厚のゲート酸化膜12を得る。その
後、所望のVTHをうるためBoronを必要な量だけイオン打
込みし、その後全体に多結晶Siやシリサイド（Mo2Si,Ta
2O5）等の単層あるいはこれらの重ね膜、さらにはＷやM
o等のリフラクトリー金属などを被着し、全面を方向性
のあるドライエツチングでエツチングすると等出Si部21
の梁に添つてその側面にワード線４を被着することがで
きる。この本発明の実施例によれば自己整合によつて連
続したワード線４を形成できるので第12図に示したワー
ド線接続部45をホトリソグラフイによつて形成する場合
より工程が簡単である。なおスパツタ法で被着するＷ等
は側面への被着状態がよくないので、一度多結晶Siを側
面に被着し、この上にWF6とH2ガスでＷをCVDで被着する
と多結晶Si上のみＷが被着され低抵抗で良質のワード線
４が形成できる。その後Asやリンを60〜120Keyに加速し
て５×1015〜２×116/cm2程度イオン打込みすると、フ
イールド酸化膜11の被着されていない部分にn+のソース
・ドレイン接合層15が形成される。またLOCOS法で形成
したフイールド酸化膜11は十分厚ければ突出Si部21の幅
方向をすべてSiO2に変換できるので、エツチングによら
ずにスイツチングトランジスタ２を離間的に形成するこ
とができる。これによれば隣接したスイツチングトラン
ジスタ間をSiO2のフイールド酸化膜で分離できるので互
いの寄生静電容量が減少し回路動作上も有利である。
本発明の実施例を用いたメモリセルアレーの平面図を第
22図に示す。説明の便宜上開放ビツトライン構成を用い
た。AA断面は第７図に示したものと同じである。
22図に示す。説明の便宜上開放ビツトライン構成を用い
た。AA断面は第７図に示したものと同じである。
以上述べてきた本発明の実施例は１つのメモリセルに１
つの突出部をもつ。あるいは第22図に示したようにワー
ド線４方向に連続した突出Si部21をもつ。さらに本発明
を発展させると、ビツト線３方向に２つのセルにまたが
つた突出Si部を用いるとさらに高密度化しうる。第23図
にその平面図を示す。すなわち、基板接続孔29を通し
て、左右のメモリセルを突出Si部21で接続する。ワード
線４方向には第22図に示した実施例と同様に連続させ
る。こうすると左右のメモリセル２つに対してコンタク
ト孔９が１つで共有化しうるのでさらに高密度化に有利
である。第23図に示したAA断面を第24図に示す。融合し
た突出Si部21の左右にスイツチングトランジスタチヤネ
ル部28を有し、融合した拡散層15に電気的に接続したビ
ツト線３から信号の書き込み、読み出しを行う。
つの突出部をもつ。あるいは第22図に示したようにワー
ド線４方向に連続した突出Si部21をもつ。さらに本発明
を発展させると、ビツト線３方向に２つのセルにまたが
つた突出Si部を用いるとさらに高密度化しうる。第23図
にその平面図を示す。すなわち、基板接続孔29を通し
て、左右のメモリセルを突出Si部21で接続する。ワード
線４方向には第22図に示した実施例と同様に連続させ
る。こうすると左右のメモリセル２つに対してコンタク
ト孔９が１つで共有化しうるのでさらに高密度化に有利
である。第23図に示したAA断面を第24図に示す。融合し
た突出Si部21の左右にスイツチングトランジスタチヤネ
ル部28を有し、融合した拡散層15に電気的に接続したビ
ツト線３から信号の書き込み、読み出しを行う。
本実施例は第13図に示した構造を用いたが、第16図に示
した多結晶SiをLOCOS酸化する構造、第17図に示した絶
縁基板31を用いる構造、第18図に示したキヤパシタにMO
S反転層を用いる方法等を適用することもできる。
した多結晶SiをLOCOS酸化する構造、第17図に示した絶
縁基板31を用いる構造、第18図に示したキヤパシタにMO
S反転層を用いる方法等を適用することもできる。
以上述べてきた本発明の実施例は、キヤパシタ電極25が
すべてSi基板の一部である例を示したが第25図に示す本
発明の他の実施例のように、ｎ型のSi基板10の溝中にキ
ヤパシタSiO2膜18、キヤパシタSi3N4膜19を介してキヤ
パシタ電極25を埋め込む構造もある。Si基板10はn+層の
キヤパシタ電極25とキヤパシタを構成するため、キヤパ
シタ電極25が正の電位になつてもこれに対向するSi基板
10の表面に空乏層が形成されないようにｎ型トシテイ
ル。従つてSi基板10をｐ型としたときは、その濃度を極
めて高くして空乏層を形成しないようにするか、あるい
はキヤパシタ電極25の対向するSi基板面10のみｎ型にす
ればよい。
すべてSi基板の一部である例を示したが第25図に示す本
発明の他の実施例のように、ｎ型のSi基板10の溝中にキ
ヤパシタSiO2膜18、キヤパシタSi3N4膜19を介してキヤ
パシタ電極25を埋め込む構造もある。Si基板10はn+層の
キヤパシタ電極25とキヤパシタを構成するため、キヤパ
シタ電極25が正の電位になつてもこれに対向するSi基板
10の表面に空乏層が形成されないようにｎ型トシテイ
ル。従つてSi基板10をｐ型としたときは、その濃度を極
めて高くして空乏層を形成しないようにするか、あるい
はキヤパシタ電極25の対向するSi基板面10のみｎ型にす
ればよい。
以上述べてきた本発明の実施例はすべて、第２層間絶縁
膜14にコンタクト孔９を形成し、これを通して線３を形
成した。一方、n+の拡散層115はまわりをすべて充填絶
縁膜23で覆われているため、第26図に示すように、第２
層間絶縁膜14を被着することなく、直接ビツト線３を選
択的に形成すれば拡散層15と自己整合で電気的に接続で
きる。またビット線３を多結晶Siにすればこの多結晶Si
上からリンやAsを拡散して拡散層15を形成することもで
きる。本実施例はコンタクト孔９形成工程や第２層間絶
縁膜形成工程が省略できるので工程の簡略化や、高密度
化に有利である。本構造は本発明の種々の実施例にすべ
て適用できる。
膜14にコンタクト孔９を形成し、これを通して線３を形
成した。一方、n+の拡散層115はまわりをすべて充填絶
縁膜23で覆われているため、第26図に示すように、第２
層間絶縁膜14を被着することなく、直接ビツト線３を選
択的に形成すれば拡散層15と自己整合で電気的に接続で
きる。またビット線３を多結晶Siにすればこの多結晶Si
上からリンやAsを拡散して拡散層15を形成することもで
きる。本実施例はコンタクト孔９形成工程や第２層間絶
縁膜形成工程が省略できるので工程の簡略化や、高密度
化に有利である。本構造は本発明の種々の実施例にすべ
て適用できる。
本実施例に述べたメモリセルのキヤパシタ電極は凹型と
したが、最も単純な形状は第27図に示す長方体である。
この長方体の上面ａ×ｂ、深さをｈとする。第４図に示
した従来の平面型のメモリセルのキヤパシタ領域16の次
元ではａ×ｂであるが、本発明の実施例では、側面まで
用いることができるので、合計ab＋2h（ａ＋ｂ）とな
る。仮にａ＝ｂ＝５μm h＝２μｍとすれば従来型のメ
モリセルのキヤパシタ領域ACONV＝25μm2、本発明のメ
モリセルのキヤパシタ領域Ａ＝65μm2（＝５×５＋２×
２（５＋５））となり、平面面積を拡大することなく容
易に何倍かのキヤパシタ面積をうることができる。これ
はまた、同じキヤパシタ面積の場合には、本発明では平
面面積を縮小できることを示しており、メモリの大規模
化にとつて極めて有利であるといえる。
したが、最も単純な形状は第27図に示す長方体である。
この長方体の上面ａ×ｂ、深さをｈとする。第４図に示
した従来の平面型のメモリセルのキヤパシタ領域16の次
元ではａ×ｂであるが、本発明の実施例では、側面まで
用いることができるので、合計ab＋2h（ａ＋ｂ）とな
る。仮にａ＝ｂ＝５μm h＝２μｍとすれば従来型のメ
モリセルのキヤパシタ領域ACONV＝25μm2、本発明のメ
モリセルのキヤパシタ領域Ａ＝65μm2（＝５×５＋２×
２（５＋５））となり、平面面積を拡大することなく容
易に何倍かのキヤパシタ面積をうることができる。これ
はまた、同じキヤパシタ面積の場合には、本発明では平
面面積を縮小できることを示しており、メモリの大規模
化にとつて極めて有利であるといえる。
以上述べ本発明の実施例では、メモリセルのキヤパシタ
は基本的に第27図に示した長方体であつた。本発明の趣
旨は、Si基板に堀り込んだ溝17の側壁を利用するもので
あるから、第28図に示すように、長方体にキザミを形成
すれば、更にキヤパシタ面積Ａを増加できる。加工の最
小寸法をLmmとし、このLmmが１μｍとすると、a,b,hの
値は第28図に示した例を用いると、上面は17μm2、側面
は72μm2となり、全体のキヤパシタ面積ＡはＡ＝89μm2
となる。これは、第27図に示した実施例と比べてさらに
大きなキヤパシタ面積を得ることができた。
は基本的に第27図に示した長方体であつた。本発明の趣
旨は、Si基板に堀り込んだ溝17の側壁を利用するもので
あるから、第28図に示すように、長方体にキザミを形成
すれば、更にキヤパシタ面積Ａを増加できる。加工の最
小寸法をLmmとし、このLmmが１μｍとすると、a,b,hの
値は第28図に示した例を用いると、上面は17μm2、側面
は72μm2となり、全体のキヤパシタ面積ＡはＡ＝89μm2
となる。これは、第27図に示した実施例と比べてさらに
大きなキヤパシタ面積を得ることができた。
従つて、本発明の要旨を徹底するためには、このように
くし型のきざみを用いると、更に効果的であり、またく
し型以外にも第19図に示した長方体の中に新たな溝を設
けることも効果がある。第29図〜第31図に本発明の他の
実施例を示す。第29図は１つあるいは２つ以上の孔22が
ある場合、第23図は１つの孔だが、この孔の中に内部へ
の突出部26がある場合、さらに第31図は孔の中に島状の
突出柱33がある場合である。いずれの場合も各部の寸法
は加工しうる最小寸法とすればよい。
くし型のきざみを用いると、更に効果的であり、またく
し型以外にも第19図に示した長方体の中に新たな溝を設
けることも効果がある。第29図〜第31図に本発明の他の
実施例を示す。第29図は１つあるいは２つ以上の孔22が
ある場合、第23図は１つの孔だが、この孔の中に内部へ
の突出部26がある場合、さらに第31図は孔の中に島状の
突出柱33がある場合である。いずれの場合も各部の寸法
は加工しうる最小寸法とすればよい。
以上述べてきた本発明は、スイツチングトランジスタ２
をSi基板10に対して垂直に形成することが骨子である。
従つて高品質の単結晶Siの突出部21を形成する技術が鍵
となる。特にSiO2やSi3N4,Al2O3,スピネル等に代表され
る絶縁膜上に単結晶Siを成長するSOI（Silicon On In
sulator）技術が重要である。本発明に用いて好適なSOI
技術を次に説明する。
をSi基板10に対して垂直に形成することが骨子である。
従つて高品質の単結晶Siの突出部21を形成する技術が鍵
となる。特にSiO2やSi3N4,Al2O3,スピネル等に代表され
る絶縁膜上に単結晶Siを成長するSOI（Silicon On In
sulator）技術が重要である。本発明に用いて好適なSOI
技術を次に説明する。
一般に上記の絶縁膜上にSiの多結晶、あるいは無定形の
Si膜を被着し、レーザーや電子線あるいは熱線によつて
一度Si膜を溶解する。これが固化する際にSiが単結晶化
するが下地の絶縁膜が単結晶でない場合には固化するSi
の方位も垂直方向にも水平方向にも定まることは困難で
ある。一方第32図に示すようにSi基板10上にSiO2で代表
される下地絶縁膜37を選択的に被着する。下地絶縁膜37
のない部分はSi基板10が露出している種結晶部35であ
り、この種結晶部35からSi基板10面方位と同じ方位の単
結晶層のSOI層27が上記ビームの走査に追従して成長す
る。このとき種結晶部35から遠くなると単結晶が続行し
て成長し難くなる。従つて十分単結晶が成長する面積を
越えたら再び種結晶部35を形成する必要がある。
Si膜を被着し、レーザーや電子線あるいは熱線によつて
一度Si膜を溶解する。これが固化する際にSiが単結晶化
するが下地の絶縁膜が単結晶でない場合には固化するSi
の方位も垂直方向にも水平方向にも定まることは困難で
ある。一方第32図に示すようにSi基板10上にSiO2で代表
される下地絶縁膜37を選択的に被着する。下地絶縁膜37
のない部分はSi基板10が露出している種結晶部35であ
り、この種結晶部35からSi基板10面方位と同じ方位の単
結晶層のSOI層27が上記ビームの走査に追従して成長す
る。このとき種結晶部35から遠くなると単結晶が続行し
て成長し難くなる。従つて十分単結晶が成長する面積を
越えたら再び種結晶部35を形成する必要がある。
従つて第33図に本発明の実施例を示すように単位メモリ
セル36のｍ×ｎのマトリツクス（図では３×２）を囲ん
で種結晶部35を設け、この部分から内部をすべてSi基板
10と同一の単結晶にすればよい。この場合、キヤパシタ
電極25との接続部である基板接続孔29は第34図に示すよ
うにメモリセル36の内部に少くとも１ケ所設ければよ
い。ｍ×ｎは大きければ大きい程種結晶部35の不用の部
分が少くてよいが、最低では１×１すなわち各メモリ毎
にとり囲んだ種結晶部35を設けることもできる。これは
SOI形成方法によつて異なる。
セル36のｍ×ｎのマトリツクス（図では３×２）を囲ん
で種結晶部35を設け、この部分から内部をすべてSi基板
10と同一の単結晶にすればよい。この場合、キヤパシタ
電極25との接続部である基板接続孔29は第34図に示すよ
うにメモリセル36の内部に少くとも１ケ所設ければよ
い。ｍ×ｎは大きければ大きい程種結晶部35の不用の部
分が少くてよいが、最低では１×１すなわち各メモリ毎
にとり囲んだ種結晶部35を設けることもできる。これは
SOI形成方法によつて異なる。
以上述べてきた本発明の実施例では、キヤパシタ絶縁膜
としてSiO2膜18とSi3N4膜19の二層膜を用いたが、Si3N4
膜の上面を一部酸化してSiO2膜を形成するとSiO2/Si3N4
/SiO2の三層膜が形成でき、これは特に絶縁耐圧も高く
良質の膜であり、本発明の実施例にすべて適用できる。
またこれ以外の絶縁膜たとえばTa2O5,TiO2,Al2O3等の高
誘電率膜も単位面積当りの静電容量を大きくできるので
メモリセルの微小化に有利である。
としてSiO2膜18とSi3N4膜19の二層膜を用いたが、Si3N4
膜の上面を一部酸化してSiO2膜を形成するとSiO2/Si3N4
/SiO2の三層膜が形成でき、これは特に絶縁耐圧も高く
良質の膜であり、本発明の実施例にすべて適用できる。
またこれ以外の絶縁膜たとえばTa2O5,TiO2,Al2O3等の高
誘電率膜も単位面積当りの静電容量を大きくできるので
メモリセルの微小化に有利である。
以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従つて各工程には種々な代替案がある
が、本発明は基板に形成した溝の側壁をキヤパシタの一
部とする基本概念は変らない。たとえば以上説明した基
板接続孔29の形成法は、キヤパシタ絶縁膜の上層がSi3N
4膜19で形成され、これが多結晶Siのプレート８の酸化
の際に酸化されないので本方法が採用できる。
ら選んでいる。従つて各工程には種々な代替案がある
が、本発明は基板に形成した溝の側壁をキヤパシタの一
部とする基本概念は変らない。たとえば以上説明した基
板接続孔29の形成法は、キヤパシタ絶縁膜の上層がSi3N
4膜19で形成され、これが多結晶Siのプレート８の酸化
の際に酸化されないので本方法が採用できる。
たとえば第35図に示すように、キヤパシタ絶縁膜がTa2O
5,NbOが800〜1000℃、酸素雰囲気中の処理に耐えないよ
うな非耐酸化性膜38であると、耐結晶Siプレート８を酸
化して第１層間絶縁膜を形成することができないので第
35図に示すように、非耐酸化性膜38の端部を覆うように
Si3N4膜で代表される耐酸化性第１層間絶縁膜39を被着
することになる。このとき基板接続孔９はプレート８や
非耐酸化性絶縁膜の孔と別個にパターン合せを必要と
し、これらの孔の間に合せ余裕を必要とする。また耐酸
化性キヤパシタ絶縁膜でも同方法を採用することもでき
る。
5,NbOが800〜1000℃、酸素雰囲気中の処理に耐えないよ
うな非耐酸化性膜38であると、耐結晶Siプレート８を酸
化して第１層間絶縁膜を形成することができないので第
35図に示すように、非耐酸化性膜38の端部を覆うように
Si3N4膜で代表される耐酸化性第１層間絶縁膜39を被着
することになる。このとき基板接続孔９はプレート８や
非耐酸化性絶縁膜の孔と別個にパターン合せを必要と
し、これらの孔の間に合せ余裕を必要とする。また耐酸
化性キヤパシタ絶縁膜でも同方法を採用することもでき
る。
また本発明を、ワード線４がメモリセルアレー内で連続
的なゲートとして説明したが、メモリセル内の多結晶Si
のトランスフアゲートを１つあるいは複数ケに対して、
コンタクト孔を介してAl等のワード線４で接続する方法
もある。こうすると従来から多くの実績のある多結晶Si
ゲートの信頼性と、Al等の抵抗の低いところから、高速
のメモリのスイツチング時間をうることができる。
的なゲートとして説明したが、メモリセル内の多結晶Si
のトランスフアゲートを１つあるいは複数ケに対して、
コンタクト孔を介してAl等のワード線４で接続する方法
もある。こうすると従来から多くの実績のある多結晶Si
ゲートの信頼性と、Al等の抵抗の低いところから、高速
のメモリのスイツチング時間をうることができる。
また、本発明は冒頭にも述べたように、ｎチヤネル型MO
Sトランジスタを用いて説明したが、ｐチヤネル型にす
るにはすべての不純物の導電型を逆にする不純物を用い
ることで達成できる。リンやAsはＢやAlに、Ｂはリン,A
s,Sbなどに置換すればよい。
Sトランジスタを用いて説明したが、ｐチヤネル型にす
るにはすべての不純物の導電型を逆にする不純物を用い
ることで達成できる。リンやAsはＢやAlに、Ｂはリン,A
s,Sbなどに置換すればよい。
以上本発明を詳細な実施例によつて説明してきたが、ス
イツチトランジスタを基板面に垂直に形成した本発明で
は同平面面積で従来型のメモリセルよりキヤパシタ容量
CSで10倍以上のCS増加を期待しうる。実際には、溝の形
状の完全に直平面で構成されるわけではなく、多少丸み
を帯び、また微細部でのリソグラフイの解像力低下のた
め設計形状が正方形であつたとしても、円形になる場合
があるが、この場合でもCSの減少は10〜20％にとどま
る。
イツチトランジスタを基板面に垂直に形成した本発明で
は同平面面積で従来型のメモリセルよりキヤパシタ容量
CSで10倍以上のCS増加を期待しうる。実際には、溝の形
状の完全に直平面で構成されるわけではなく、多少丸み
を帯び、また微細部でのリソグラフイの解像力低下のた
め設計形状が正方形であつたとしても、円形になる場合
があるが、この場合でもCSの減少は10〜20％にとどま
る。
α線によるダイナミツクメモリの誤動作は、CSが10％増
加しても１桁以上改善される場合が多いので、CSの２倍
以上の増加はその規模のメモリの信頼性を上昇するばか
りでなく、さらに大規模のメモリ実現を可能とする。
加しても１桁以上改善される場合が多いので、CSの２倍
以上の増加はその規模のメモリの信頼性を上昇するばか
りでなく、さらに大規模のメモリ実現を可能とする。
本発明はメモリセルに関するものであるが、実際のダイ
ナミツクRAMでは、メモリセルをマトリツスス状に構成
したメモリアレーの他に周辺回路を必要とする。この周
辺回路はトランジスタ，抵抗，キヤパシタ等で構成され
る。特に周辺回路のトランジスタは本発明の縦型のトラ
ンジスタを用いてもよいし、従来の横型のトランジスタ
をSi基板10、あるいはSOI層21表面上に形成することが
できる。どの部分に周辺回路のトランジスタを形成する
かは回路設計に依存するので、限定することはできな
い。
ナミツクRAMでは、メモリセルをマトリツスス状に構成
したメモリアレーの他に周辺回路を必要とする。この周
辺回路はトランジスタ，抵抗，キヤパシタ等で構成され
る。特に周辺回路のトランジスタは本発明の縦型のトラ
ンジスタを用いてもよいし、従来の横型のトランジスタ
をSi基板10、あるいはSOI層21表面上に形成することが
できる。どの部分に周辺回路のトランジスタを形成する
かは回路設計に依存するので、限定することはできな
い。
また本発明のスイツチトランジスタはいわゆるMIS型の
一種のMOS型を用いたが、原理的にはスイツチング特性
をもつのならなんでも用いることができる。特に第36図
に示す本発明の他の実施例は接合型のFET（電界効果ト
ランジスタを用いた場合である。これはn+型のキヤパシ
タ電極と拡散層15およびｎ型の突出Si部21と、これらの
間にｐ−ｎ接合を形成する接合ゲート40をもつもので、
第35図以前に説明したすべてに適用しうる。このときMO
S型トランジスタをこの接合型トランジスタに置きかえ
ればよい煩雑さを避けるため、第36図にスイツチトラン
ジスタ２の部分と、キヤパシタ電極25の一部を示してい
る。また当然第１図〜第３図のトランジスタはMIS型の
トランジスタの記号であるのでこれを接合型トランジス
タの記号におきかえる必要がある。
一種のMOS型を用いたが、原理的にはスイツチング特性
をもつのならなんでも用いることができる。特に第36図
に示す本発明の他の実施例は接合型のFET（電界効果ト
ランジスタを用いた場合である。これはn+型のキヤパシ
タ電極と拡散層15およびｎ型の突出Si部21と、これらの
間にｐ−ｎ接合を形成する接合ゲート40をもつもので、
第35図以前に説明したすべてに適用しうる。このときMO
S型トランジスタをこの接合型トランジスタに置きかえ
ればよい煩雑さを避けるため、第36図にスイツチトラン
ジスタ２の部分と、キヤパシタ電極25の一部を示してい
る。また当然第１図〜第３図のトランジスタはMIS型の
トランジスタの記号であるのでこれを接合型トランジス
タの記号におきかえる必要がある。
第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第36図は本発明の実施例を示す図であり、第６図，
第15図，第22図〜第23図，第33図〜第34図は平面図、第
７図〜第11図，第13図，第16図〜第18図，第24〜26図，
第32図、第35図，第36図は断面図、第12図，第14図，第
19図〜第21図，第27図〜第31図は鳥瞰図である。 1,11,12……キヤパシタ、2,21,22……スイツチトランジ
スタ、3,31,32……ビツト線、4,41,42……ワード線、５
……センスアンプ、６……寄生容量、７……活性領域、
８……プレート、９……コンタクト孔、10……Si基板、
11……フイールド酸化膜、12……ゲート酸化膜、13……
第１層間絶縁膜、14……第２層間絶縁膜、15……拡散
層、16……キヤパシタ領域、17……溝、18……キヤパシ
タSiO2膜、19……キヤパシタSi3N4膜、20……アイソレ
ーシヨン高濃度層、21……突出Si部、22……孔、23……
充填絶縁膜、24……キヤパシタ−コンタクト孔間距離、
25……キヤパシタ電極、26……突出部、27,271,272……
絶縁膜上単結晶層（SOI層）、28……スイツチトランジ
スタチヤネル部、29……基板接続孔、30……多結晶Si酸
化膜、31……絶縁基板、32……LOCOS用Si3N4膜、33……
突出柱、34……ビーム、35……種結晶部、36……単位メ
モリセル、37……下地絶縁膜、38……非耐酸化性膜、39
……耐酸化性第１層間絶縁膜、40……接合ゲート。
図〜第36図は本発明の実施例を示す図であり、第６図，
第15図，第22図〜第23図，第33図〜第34図は平面図、第
７図〜第11図，第13図，第16図〜第18図，第24〜26図，
第32図、第35図，第36図は断面図、第12図，第14図，第
19図〜第21図，第27図〜第31図は鳥瞰図である。 1,11,12……キヤパシタ、2,21,22……スイツチトランジ
スタ、3,31,32……ビツト線、4,41,42……ワード線、５
……センスアンプ、６……寄生容量、７……活性領域、
８……プレート、９……コンタクト孔、10……Si基板、
11……フイールド酸化膜、12……ゲート酸化膜、13……
第１層間絶縁膜、14……第２層間絶縁膜、15……拡散
層、16……キヤパシタ領域、17……溝、18……キヤパシ
タSiO2膜、19……キヤパシタSi3N4膜、20……アイソレ
ーシヨン高濃度層、21……突出Si部、22……孔、23……
充填絶縁膜、24……キヤパシタ−コンタクト孔間距離、
25……キヤパシタ電極、26……突出部、27,271,272……
絶縁膜上単結晶層（SOI層）、28……スイツチトランジ
スタチヤネル部、29……基板接続孔、30……多結晶Si酸
化膜、31……絶縁基板、32……LOCOS用Si3N4膜、33……
突出柱、34……ビーム、35……種結晶部、36……単位メ
モリセル、37……下地絶縁膜、38……非耐酸化性膜、39
……耐酸化性第１層間絶縁膜、40……接合ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠川 喜久雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 茂庭 昌弘 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 蕨迫 光紀 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−79661（ＪＰ，Ａ) 実開 昭56−43171（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】第１導電型を有する基板と、該基板表面に
設けられ第１導電型と異なる第２導電型を有し、該基板
よりも不純物濃度が高い第１の半導体突出部と、該第１
の半導体突出部の側面及び上面の所定の領域に形成され
た絶縁膜と、該絶縁膜上に形成された第１の電極と、該
第１の半導体突出部の上面で該絶縁膜の形成されていな
い領域に設けられ第１導電型を有する第２の半導体突出
部と、該第２の半導体突出部の側壁に設けられた第２の
電極と、該第２の半導体突出部の上部に設けられた第２
導電型の半導体領域と、該半導体領域に接続された第３
の電極とを有し、上記第１の半導体突出部、第２の電極
及び半導体領域がそれぞれソース、ゲート及びドレイン
であるスイッチングトランジスタと、上記第１の半導体
突出部、絶縁膜及び第１の電極がそれぞれキャパシタ電
極、キャパシタ絶縁膜及びプレートである蓄積容量とか
らなるメモリセルを複数個備えたことを特徴とする半導
体メモリ。 - 【請求項２】上記第１導電型は、ｐ形であることを特徴
とする特許請求の範囲第１項に記載の半導体メモリ。 - 【請求項３】上記基板は、シリコン基板であることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
メモリ。 - 【請求項４】上記第１の半導体突出部の不純物濃度は、
1017〜1021原子/cm3であることを特徴とする特許請求の
範囲第１項乃至第３項の何れかに記載の半導体メモリ。 - 【請求項５】上記絶縁膜は、SiO2とSi3N4とを含むこと
を特徴とする特許請求の範囲第１項乃至第４項の何れか
に記載の半導体メモリ。 - 【請求項６】上記スイッチングトランジスタは、MOSト
ランジスタであることを特徴とする特許請求の範囲第１
項乃至第５項の何れかに記載の半導体メモリ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177952A JPH07105474B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体メモリ |
| KR1019840005915A KR920010461B1 (ko) | 1983-09-28 | 1984-09-26 | 반도체 메모리와 그 제조 방법 |
| EP84111667A EP0135942B1 (en) | 1983-09-28 | 1984-09-28 | Semiconductor memory and method of producing the same |
| DE8484111667T DE3483709D1 (de) | 1983-09-28 | 1984-09-28 | Halbleiterspeicher und verfahren zu seiner herstellung. |
| US07/081,142 US4937641A (en) | 1983-09-28 | 1987-08-03 | Semiconductor memory and method of producing the same |
| US07/194,980 US4984038A (en) | 1983-09-28 | 1988-05-17 | Semiconductor memory and method of producing the same |
| US08/093,033 US5357131A (en) | 1982-03-10 | 1993-07-19 | Semiconductor memory with trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177952A JPH07105474B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070758A JPS6070758A (ja) | 1985-04-22 |
| JPH07105474B2 true JPH07105474B2 (ja) | 1995-11-13 |
Family
ID=16039948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177952A Expired - Lifetime JPH07105474B2 (ja) | 1982-03-10 | 1983-09-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105474B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| JPS61294854A (ja) * | 1985-06-22 | 1986-12-25 | Toshiba Corp | 半導体装置 |
| JPH0824165B2 (ja) * | 1985-11-22 | 1996-03-06 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| JPH0691216B2 (ja) * | 1986-01-22 | 1994-11-14 | 日本電気株式会社 | 半導体記憶装置 |
| US4910567A (en) * | 1986-02-26 | 1990-03-20 | Texas Instruments, Incorporated | Dram cell and method for fabricating |
| JPS63240061A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6383810B2 (en) | 1997-02-14 | 2002-05-07 | Invitrogen Corporation | Dry powder cells and cell culture reagents and methods of production thereof |
| US7473596B2 (en) * | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
| JP6100559B2 (ja) * | 2012-03-05 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643171U (ja) * | 1979-09-10 | 1981-04-20 | ||
| JPS5779661A (en) * | 1980-11-05 | 1982-05-18 | Mitsubishi Electric Corp | Semiconductor device |
-
1983
- 1983-09-28 JP JP58177952A patent/JPH07105474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070758A (ja) | 1985-04-22 |
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