JPH0370381B2 - - Google Patents
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- JPH0370381B2 JPH0370381B2 JP57220581A JP22058182A JPH0370381B2 JP H0370381 B2 JPH0370381 B2 JP H0370381B2 JP 57220581 A JP57220581 A JP 57220581A JP 22058182 A JP22058182 A JP 22058182A JP H0370381 B2 JPH0370381 B2 JP H0370381B2
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- film
- silicon
- substrate
- memory cell
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリセルの構造に関し、さら
に詳しくはより大きな記憶容量を実現する半導体
メモリセルの構造に関する。
に詳しくはより大きな記憶容量を実現する半導体
メモリセルの構造に関する。
電荷の形で２進情報を貯蔵する半導体メモリセ
ルはセル面積が小さいため、高集積、大容量メモ
リセルとして秀れている。特にメモリセルとして
１つのトランジスタと１つのコンデンサからなる
メモリセル（以下1TICセルと略す）は、構成要
素も少なく、セル面積も小さいため高集積メモリ
用メモリセルとして重要である。
ルはセル面積が小さいため、高集積、大容量メモ
リセルとして秀れている。特にメモリセルとして
１つのトランジスタと１つのコンデンサからなる
メモリセル（以下1TICセルと略す）は、構成要
素も少なく、セル面積も小さいため高集積メモリ
用メモリセルとして重要である。
第１図に従来よく用いられている1TICセルの
一例を示す。第１図において、３がキヤパシタ電
極で６の反転層との間に記憶容量を形成する。２
はスイツチングトランジスタのゲート電極でワー
ド線に接続されており、ビツト線に接続されてい
る拡散層４と反転層６の間の電荷の移動を制御す
る。又、７は隣接メモリセルとの分離領域であ
る。従来例において、記憶容量は３のキヤパシタ
電極の面積と、５の絶縁膜の誘電率及び膜厚によ
つて決定される。すなわち、大きな記憶容量を確
保する手段として以下の３つの方法がある。
一例を示す。第１図において、３がキヤパシタ電
極で６の反転層との間に記憶容量を形成する。２
はスイツチングトランジスタのゲート電極でワー
ド線に接続されており、ビツト線に接続されてい
る拡散層４と反転層６の間の電荷の移動を制御す
る。又、７は隣接メモリセルとの分離領域であ
る。従来例において、記憶容量は３のキヤパシタ
電極の面積と、５の絶縁膜の誘電率及び膜厚によ
つて決定される。すなわち、大きな記憶容量を確
保する手段として以下の３つの方法がある。
(1) キヤパシタ電極の面積を大きくする。
(2) 絶縁膜の膜厚を薄くする。
(3) 高誘電率の絶縁膜を用いる。
ところで一般にメモリの高集積化は微細加工技
術の進展に伴うメモリセルサイズの縮小によつて
達成されており、従来例で示した1TICセル構造
ではキヤパシタ電極の面積は減少する。それ故従
来例の1TICセルでは絶縁膜の膜厚を薄くするこ
とにより記憶容量の大幅な減少を防いでいた。し
かし絶縁膜の膜厚はもはや限界に近づいており、
一方セルの微細化は進展するばかりで従来の構造
の1TICセルでは高誘電率の絶縁膜を採用しない
限り記憶容量は減少する一方である。高誘電率の
絶縁膜は模索段階で近いうちに実用化される目途
はない。
術の進展に伴うメモリセルサイズの縮小によつて
達成されており、従来例で示した1TICセル構造
ではキヤパシタ電極の面積は減少する。それ故従
来例の1TICセルでは絶縁膜の膜厚を薄くするこ
とにより記憶容量の大幅な減少を防いでいた。し
かし絶縁膜の膜厚はもはや限界に近づいており、
一方セルの微細化は進展するばかりで従来の構造
の1TICセルでは高誘電率の絶縁膜を採用しない
限り記憶容量は減少する一方である。高誘電率の
絶縁膜は模索段階で近いうちに実用化される目途
はない。
以上述べた様に従来型の1TICセルは今後増々
記憶容量が減少するという問題点を有している。
しかも耐α粒子問題、センスアンプの感度等から
大きな記憶容量が望まれており、（例えば耐α粒
子問題からは50fF以上の記憶容量）従来型の
1TICではもはや対処出来ない。
記憶容量が減少するという問題点を有している。
しかも耐α粒子問題、センスアンプの感度等から
大きな記憶容量が望まれており、（例えば耐α粒
子問題からは50fF以上の記憶容量）従来型の
1TICではもはや対処出来ない。
本発明の目的は、上記従来型1T1Cセルの欠点
を改善し、微小な面積のメモリセルにおいても従
来型より大きい記憶容量を得ることが可能な新規
な構造の半導体メモリセルを提供することにあ
る。
を改善し、微小な面積のメモリセルにおいても従
来型より大きい記憶容量を得ることが可能な新規
な構造の半導体メモリセルを提供することにあ
る。
本発明によれば、半導体基板上に半導体の壁で
仕切られた領域を複数形成し、それら各領域内の
壁の側面または側面と底面の一部を薄い絶縁膜を
介して導電性薄膜で被い、この導電性薄膜と前記
薄い絶縁膜と壁または壁と基板の半導体とでメモ
リセル用キヤパシタを構成し、前記導電性薄膜の
表面を絶縁膜で被い、基板と電気的に接続したエ
ピタキシヤル半導体膜を前記各領域を埋めるよう
に形成し、一つの領域内のエピタキシヤル半導体
膜にMIS電界効果トランジスタを一つ形成し、そ
の一方の拡散層を前記導電性薄膜と電気的に接続
することを特徴とする半導体メモリセルが得られ
る。
仕切られた領域を複数形成し、それら各領域内の
壁の側面または側面と底面の一部を薄い絶縁膜を
介して導電性薄膜で被い、この導電性薄膜と前記
薄い絶縁膜と壁または壁と基板の半導体とでメモ
リセル用キヤパシタを構成し、前記導電性薄膜の
表面を絶縁膜で被い、基板と電気的に接続したエ
ピタキシヤル半導体膜を前記各領域を埋めるよう
に形成し、一つの領域内のエピタキシヤル半導体
膜にMIS電界効果トランジスタを一つ形成し、そ
の一方の拡散層を前記導電性薄膜と電気的に接続
することを特徴とする半導体メモリセルが得られ
る。
以下発明の典型的な実施例を第２、第３図を用
いて詳述する。第２図は本発明におけるメモリ・
セルの平面図を示したものであり、第３図は第２
図の平面図をAA′の一点鎖線に沿つて切り開いた
部分を製造プロセスの順を追つて示した模式的断
面図である。
いて詳述する。第２図は本発明におけるメモリ・
セルの平面図を示したものであり、第３図は第２
図の平面図をAA′の一点鎖線に沿つて切り開いた
部分を製造プロセスの順を追つて示した模式的断
面図である。
まず例えばＰ型単結晶シリコン基板２１の表面
上に熱酸化法により二酸化珪素膜２２を形成した
後、素子分離領域の形状を有するホトレジスト２
３を形成した（ａ図）。
上に熱酸化法により二酸化珪素膜２２を形成した
後、素子分離領域の形状を有するホトレジスト２
３を形成した（ａ図）。
次に前記ホトレジスト２３を耐エツチングマス
クとして前記二酸化珪素膜２２をエツチング除去
し、さらにシリコン基板２１をも深くエツチング
してシリコン基板表面に凹部を設けた後、熱酸化
法によりシリコン基板２１を二酸化珪素膜２４で
被い、さらに多結晶シリコン２５、二酸化珪素膜
２６、窒化珪素膜２７を順次形成してから、凹部
の一部分を除く全面をホトレジスト２８で被つた
（ｂ図）。
クとして前記二酸化珪素膜２２をエツチング除去
し、さらにシリコン基板２１をも深くエツチング
してシリコン基板表面に凹部を設けた後、熱酸化
法によりシリコン基板２１を二酸化珪素膜２４で
被い、さらに多結晶シリコン２５、二酸化珪素膜
２６、窒化珪素膜２７を順次形成してから、凹部
の一部分を除く全面をホトレジスト２８で被つた
（ｂ図）。
次に前記ホトレジスト２８を耐エツチングマス
クとして前記窒化珪素膜２７、前記二酸化珪素膜
２６、前記多結晶シリコン２５、前記二酸化珪素
膜２４を各々除去した後、前記窒化珪素膜２７を
耐酸化マスクとして熱酸化法により前記多結晶シ
リコン２５の一部を酸化した（ｃ図）。
クとして前記窒化珪素膜２７、前記二酸化珪素膜
２６、前記多結晶シリコン２５、前記二酸化珪素
膜２４を各々除去した後、前記窒化珪素膜２７を
耐酸化マスクとして熱酸化法により前記多結晶シ
リコン２５の一部を酸化した（ｃ図）。
次に前記窒化珪素膜２７を耐エツチングマスク
として凹部の底の一部に形成された二酸化珪素膜
２９′を除去し、次に前記窒化珪素膜２７を除去
した後凹部の底に形成された窓よりシリコンのエ
ピタキシヤル成長法を用いて基板シリコンと同一
導電型の単結晶シリコン３０を成長させて凹部を
完全に埋めた（ｄ図）。
として凹部の底の一部に形成された二酸化珪素膜
２９′を除去し、次に前記窒化珪素膜２７を除去
した後凹部の底に形成された窓よりシリコンのエ
ピタキシヤル成長法を用いて基板シリコンと同一
導電型の単結晶シリコン３０を成長させて凹部を
完全に埋めた（ｄ図）。
次に表面に出ている前記二酸化珪素膜２６を除
去した後前記多結晶シリコン２５およびエピタキ
シヤル成長により形成した単結晶シリコン３０を
前記二酸化珪素膜２２′の表面が出るまでエツチ
ング除去した（ｅ図）。
去した後前記多結晶シリコン２５およびエピタキ
シヤル成長により形成した単結晶シリコン３０を
前記二酸化珪素膜２２′の表面が出るまでエツチ
ング除去した（ｅ図）。
次に前記単結晶シリコン上にゲート酸化膜３１
を形成、多結晶シリコンによりスイツチングトラ
ンジスタのゲート電極１１′を形成、さらに砒素
又は燐のイオン注入によりビツト線に接続するＮ
型拡散層領域１２および多結晶シリコン１３を通
して前記シリコン基板２１内に形成した前記多結
晶シリコン２５と導通しているＮ型拡散層３２を
形成することにより1T1Cセルを形成した（ｆ
図）。
を形成、多結晶シリコンによりスイツチングトラ
ンジスタのゲート電極１１′を形成、さらに砒素
又は燐のイオン注入によりビツト線に接続するＮ
型拡散層領域１２および多結晶シリコン１３を通
して前記シリコン基板２１内に形成した前記多結
晶シリコン２５と導通しているＮ型拡散層３２を
形成することにより1T1Cセルを形成した（ｆ
図）。
第２図の平面図、第３図ｆの断面図と従来の
1T1Cセルの第１図を比較して見ると、第１図の
ワード線に接続されているスイツチングトランジ
スタのゲート電極２は、第２図、第３図ｆでは、
多結晶シリコン１１′に相当し、第１図のビツト
線に接続されている拡散層４は、第２図、第３図
ｆでは、拡散層１２に相当している。電荷を記憶
する場合、ワード線に接続されたスイツチングト
ランジスタをONにすることにより、ビツト線に
接続された拡散層より基板内に形成された多結晶
シリコン２５に電荷が蓄積されて記憶状態とな
る。そしてこの蓄積容量は、多結晶シリコン２５
と基板シリコン２１間に形成された二酸化珪素膜
の容量により形成される。すなわち容量は多結晶
シリコン２５の両側に形成される。このため蓄積
容量はきわめて大きくなる。また更に大きな容量
が必要ならば多結晶シリコン２５を基板内に深く
形成することにより、占有表面積を増加させるこ
となく蓄積容量のみを大幅に増加できる。記憶し
た電荷を読み出す場合、ワード線に接続されたス
イツチングトランジスタをONにして、ビツト線
に接続された拡散層１２に基板内に形成された多
結晶シリコン２５に蓄積された電荷を移動させて
読み出しを行う。
1T1Cセルの第１図を比較して見ると、第１図の
ワード線に接続されているスイツチングトランジ
スタのゲート電極２は、第２図、第３図ｆでは、
多結晶シリコン１１′に相当し、第１図のビツト
線に接続されている拡散層４は、第２図、第３図
ｆでは、拡散層１２に相当している。電荷を記憶
する場合、ワード線に接続されたスイツチングト
ランジスタをONにすることにより、ビツト線に
接続された拡散層より基板内に形成された多結晶
シリコン２５に電荷が蓄積されて記憶状態とな
る。そしてこの蓄積容量は、多結晶シリコン２５
と基板シリコン２１間に形成された二酸化珪素膜
の容量により形成される。すなわち容量は多結晶
シリコン２５の両側に形成される。このため蓄積
容量はきわめて大きくなる。また更に大きな容量
が必要ならば多結晶シリコン２５を基板内に深く
形成することにより、占有表面積を増加させるこ
となく蓄積容量のみを大幅に増加できる。記憶し
た電荷を読み出す場合、ワード線に接続されたス
イツチングトランジスタをONにして、ビツト線
に接続された拡散層１２に基板内に形成された多
結晶シリコン２５に蓄積された電荷を移動させて
読み出しを行う。
現在までのところ、ダイナミツクメモリセルの
記憶容量は、α線が１個入射してもソフトエラー
を発生しないだけの大きさを有することが必要と
されている。記憶容量部を平面的に形成している
従来の1T1Cメモリセルを用いる場合、1Mbitク
ラスの高集積大容量メモリセルでは、セル面積に
おける記憶容量部の占める割合は50％程度にも及
ぶが、本発明によれば記憶容量部は基板内に形成
されるため、この部分の表面積は非常に小さくて
すみ高集積化に適している。
記憶容量は、α線が１個入射してもソフトエラー
を発生しないだけの大きさを有することが必要と
されている。記憶容量部を平面的に形成している
従来の1T1Cメモリセルを用いる場合、1Mbitク
ラスの高集積大容量メモリセルでは、セル面積に
おける記憶容量部の占める割合は50％程度にも及
ぶが、本発明によれば記憶容量部は基板内に形成
されるため、この部分の表面積は非常に小さくて
すみ高集積化に適している。
なお第３図に示したリング型のMOSトランジ
スタをスイツチングトランジスタとして使う実施
例の外にも第４図に示したようなバー型のMOS
トランジスタをスイツチングトランジスタとして
使う構造でもよい。またセルとセルの間の素子分
離については、前記実施例ではシリコン基板を細
く残して分離領域としたが、これに限る必要はな
く、絶縁体例えばSiO2などを用いて分離しても
よい。またMOSトランジスタに限らず一般の
MISトランジスタをスイツチングトランジスタと
して使うことができることは明らかである。
スタをスイツチングトランジスタとして使う実施
例の外にも第４図に示したようなバー型のMOS
トランジスタをスイツチングトランジスタとして
使う構造でもよい。またセルとセルの間の素子分
離については、前記実施例ではシリコン基板を細
く残して分離領域としたが、これに限る必要はな
く、絶縁体例えばSiO2などを用いて分離しても
よい。またMOSトランジスタに限らず一般の
MISトランジスタをスイツチングトランジスタと
して使うことができることは明らかである。
また前記実施例においては、シリコン基板内に
形成した多結晶シリコンによるキヤパシタンス領
域の形を素子領域下まで広げて、断面図３ｆでも
わかるようにＬ字型にしているが、このキヤパシ
タンス部の形状自体は必ずしもこのように素子領
域下まで広がつたＬ字型でなくてもよく、基板の
深さ方向のみに形成された構造でも十分である。
ただし、この場合はＬ字型に比べて深さ方向に深
くキヤパシタンス領域を形成して容量を大きく取
る必要がある。
形成した多結晶シリコンによるキヤパシタンス領
域の形を素子領域下まで広げて、断面図３ｆでも
わかるようにＬ字型にしているが、このキヤパシ
タンス部の形状自体は必ずしもこのように素子領
域下まで広がつたＬ字型でなくてもよく、基板の
深さ方向のみに形成された構造でも十分である。
ただし、この場合はＬ字型に比べて深さ方向に深
くキヤパシタンス領域を形成して容量を大きく取
る必要がある。
以上述べたように本発明によれば微細なメモリ
セル面積においても記憶容量を大きくとることが
できるため、高集積化に適したメモリセルが容易
に得られる。
セル面積においても記憶容量を大きくとることが
できるため、高集積化に適したメモリセルが容易
に得られる。
第１図は、従来の1T1Cメモリセルの断面図、
第２図は、本発明によるメモリセルの平面図、第
３図は、本発明によるメモリセルの一実施例を製
造するプロセスを示す断面図である。第４図は本
発明の他の実施例を示す平面図。図中の番号は以
下のものを示す。１…シリコン基板、２…ワード
線に接続されたゲート電極、３…キヤパシタ電
極、４…ビツト線に接続された拡散層、５…二酸
化珪素膜、６…反転層、７…分離領域に形成され
た二酸化珪素膜、１１…ワード線、１１′…スイ
ツチングトランジスタのゲート電極（多結晶シリ
コン）、１２…ビツト線に接続する拡散層、１３
…多結晶シリコン、２１…シリコン基板、２２，
２２′…二酸化珪素膜、２３…ホトレジスト、２
４…二酸化珪素膜、２５…多結晶シリコン、２６
…二酸化珪素膜、２７…窒化珪素膜、２８…ホト
レジスト、２９，２９′…二酸化珪素膜、３０…
エピタキシヤル成長により形成した単結晶シリコ
ン、３１…二酸化珪素膜、３２…拡散層、３２…
二酸化珪素膜、４１…スイツチングトランジスタ
のゲート電極、４２…ビツト線に接続する拡散
層、４３…多結晶シリコン、４５…多結晶シリコ
ン、４６…二酸化珪素膜。
第２図は、本発明によるメモリセルの平面図、第
３図は、本発明によるメモリセルの一実施例を製
造するプロセスを示す断面図である。第４図は本
発明の他の実施例を示す平面図。図中の番号は以
下のものを示す。１…シリコン基板、２…ワード
線に接続されたゲート電極、３…キヤパシタ電
極、４…ビツト線に接続された拡散層、５…二酸
化珪素膜、６…反転層、７…分離領域に形成され
た二酸化珪素膜、１１…ワード線、１１′…スイ
ツチングトランジスタのゲート電極（多結晶シリ
コン）、１２…ビツト線に接続する拡散層、１３
…多結晶シリコン、２１…シリコン基板、２２，
２２′…二酸化珪素膜、２３…ホトレジスト、２
４…二酸化珪素膜、２５…多結晶シリコン、２６
…二酸化珪素膜、２７…窒化珪素膜、２８…ホト
レジスト、２９，２９′…二酸化珪素膜、３０…
エピタキシヤル成長により形成した単結晶シリコ
ン、３１…二酸化珪素膜、３２…拡散層、３２…
二酸化珪素膜、４１…スイツチングトランジスタ
のゲート電極、４２…ビツト線に接続する拡散
層、４３…多結晶シリコン、４５…多結晶シリコ
ン、４６…二酸化珪素膜。
Claims (1)
- １ 半導体基板上に半導体の壁で仕切られた領域
を複数形成し、それら各領域内の壁の側面または
側面と底面の一部を薄い絶縁膜を介して導電性薄
膜で被い、この導電性薄膜と前記薄い絶縁膜と壁
または壁と基板の半導体とでメモリセル用キヤパ
シタを構成し、前記導電性薄膜の表面を絶縁膜で
被い、基板と電気的に接続したエピタキシヤル半
導体膜を前記各領域を埋めるように形成し、一つ
の領域内のエピタキシヤル半導体膜にMIS電界効
果トランジスタを一つ形成し、その一方の拡散層
を前記導電性薄膜と電気的に接続することを特徴
とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220581A JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220581A JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110154A JPS59110154A (ja) | 1984-06-26 |
| JPH0370381B2 true JPH0370381B2 (ja) | 1991-11-07 |
Family
ID=16753211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220581A Granted JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110154A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH0669081B2 (ja) * | 1985-01-23 | 1994-08-31 | 三菱電機株式会社 | 半導体メモリの製造方法 |
| JPS61177742A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2595945B2 (ja) * | 1986-11-13 | 1997-04-02 | 三菱電機株式会社 | 半導体記憶装置 |
-
1982
- 1982-12-16 JP JP57220581A patent/JPS59110154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59110154A (ja) | 1984-06-26 |
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