JPH0451565A

JPH0451565A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH0451565A
Application number: JP2160936A
Authority: JP
Inventors: Shinji Onga; 恩賀　伸二; Shigeru Kanbayashi; 神林　茂; Masahito Kenmochi; 劔持　雅人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-19
Filing date: 1990-06-19
Publication date: 1992-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴとＭＯＳキャパシタとによりメモリセ
ルを構成するダイナミック型ＲＡＭ　（ＤＲＡＭ）に関
する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ＤＲＡＭにおいても、高集積化、大容量化が急速に
進められている。

そして、高集積化に伴い、情報電荷を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、ａ線等によりメモリ内容か破壊されるソフト
エラーなとか深刻な問題となっている。

この様な問題に対して、例えば４Ｍから１６Ｍクラスの
Ｄ　ＲＡ　Ｍでは、半導体基板に素子分離溝を形成し、
その溝の内に、キャパシタとＭＯＳトランジスタを形成
する技術が提案されている。

このようなりＲＡＭ構造の１例を第７図に示す。

このＤＲＡＭは、異方性エツチングにより、ｐ型シリコ
ン基板４０の表面に縦横に走るように形成した溝の上部
側壁にトランジスタ４１を形成すると共に溝の下部にト
レンチキャパシタ４２を形成してなるものである。

すなわち、溝の下部側壁および底部はキャパシタ絶縁膜
４３で被覆され、その内部はｎ串型にドーピングされた
多結晶ンリコン層４４か充填されており、この多結晶シ
リコン層４４の一部は基板４０とコンタクトしている。

また、トランジスタ４１は、この基板４０とコンタクト
している部分の多結晶シリコン層をソース４７とし、基
板表面に形成されたｎ中波散層をドレイン４８（ビット
線）とし、溝の上部側壁および底部を覆う絶縁膜をケー
ト絶縁膜４５とし、さらにこの上層にゲート電極４６（
ワード線）を形成してなるものである。ここで４９は素
子分離領域である。

このようなりＲＡＭ構造では、トランジスタにおいてチ
ャネルは縦型トランジスタ４１の絶縁膜４５の側壁に沿
った基板４０表面に形成されており、溝内にＭＯＳキャ
パシタおよびＭＯＳＦＥＴが縦積みされて集積形成され
るため、メモリセルの占有面積が小さくて済み、高集積
化が可能である。

このようにして形成されたトランジスタでは、素子間は
素子分離領域４９て表面的には分離されているが、基板
の深い部分では分離されておらす、素子の動作中、クロ
ストークの問題がある。このクロストークとは、例えば
２つの素子の動作中に発生ずるバンチスルー現象や、一
方のみが動作中に生しる他方への電流リークなとである
。

また、このトランジスタのチャネルはゲートの側壁の基
板側に形成されているためα線の照射によるソフトエラ
ーの発生という問題もある。

さらにまた、溝の下部のキャパシタからコンタクトをと
る構造になっているため、製造］二程か複雑である。

このようにして形成された各トランジスタについて、閾
値電圧を、特性値のデータとして調べた結果を第８図に
示す。ここで横軸は閾値電圧、縦軸は素子数である。こ
の図から、閾値電圧０，７５Ｖを中心にして±０．１５
Ｖの範囲に幅広くばらついて分布していることがわかる
。

（発明が解決しようとする課題）以上のように、従来提案されている、溝にキャパシタと
ＭＯＳトランジスタを縦積みして形成するセル構造では
、クロストークの問題あるいはα線の照射によるソフト
エラーの発生という問題をはじめとし、素子特性にばら
つきが生しやすいなとの問題があり、これらか高集積化
を阻む大きな問題となっていた。

本発明は、前記実情に鑑みてなされたもので、製造が容
易で信頼性の高いＤＲＡＭを提供することを目的とする
。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、ＭＯＳＦＥＴの上にキャノくシタを
積層して形成した積層型ＤＲＡＭにおいて、このＭＯＳ
ＦＥＴは、半導体基板表面に形成された第１の導電型の
拡散層をソースまたはドレインの一方とし、該拡散層表
面に成長せしめられた第２の導電型の半導体層をチャネ
ル層とし、このチャネル層の少なくとも側面にゲート絶
縁膜およびゲート電極を形成し、この上層に該チャネル
層に接触するようにソースまたはドレインの他の一方を
形成し、さらにこの上層にこれをキャパシタの下部電極
とするキャパシタを形成するようにしている。

望ましくは、前記ゲート電極をチャネル層の側面から上
面にかかるように形成し、このＦ層に形成されるソース
またはドレインの他の一方か、該チャネル層に接触する
とともに層間絶縁膜を介してこのゲート電極の上面にか
かるように形成する。

また本発明の方法では、第１の導電型の半導体基板表面
に選択的に不純物拡散を行いソース領域となる第２の導
電型の拡散層を形成したのち、前この拡散層表面にエピ
タキシャル成長法により選択的にシリコン層を形成し再
結晶化を行いチャネル領域としての単結晶シリコン層を
形成するようにしている。

（作用）本発明のＤＲＡＭのメモリセル構造では、スイッチング
トランジスタとしてのＭＯＳＦＥＴのチャネルか基板上
に突出した構造をなしており、隣接ビットあるいは他の
素子とのクロストークの発生はほとんと皆無となる。

従って、必すしも素子分離を行う必要はないため、特に
高集積化に適した構造であるということができる。

また、ＭＯＳＦＥＴか縦型であるため、占有面積が大幅
に低減されるうえ、チャネルが選択成長によって形成さ
れた領域から構成されているため、寸法精度を高精度に
維持することかできる。

またチャネル長は選択成長によって形成゛される単結晶
シリコン層の厚さとこの層の上面での電極までの距離で
きまるか、いずれも高精度に制御可能であるため、素子
特性のばらつきを大幅に低減することかできる。

さらにまた、チャネルの形成に固相成長を用いているた
め、下層の半導体素子領域に格段の熱履歴を与えること
なく形成することができる。

加えて、キャパシタがＭＯＳＦＥＴのドレイン領域を、
チャネル領域からゲート電極の側面を通りゲート電極の
上面にいたるように、段差上に形成することにより、ゲ
ート電極の段差を利用して、表面積を大きくとることが
でき、キャパシタ容量を増大させることができる。これ
は、微細化が進み、垂直方向のキャパシタ面積がキャパ
シタ容量に大きく寄与するようになったとき、特に有効
な構造であるということができる。

また、本発明の方法によれば、チャネル領域がソース領
域に自己整合的に形成されるため、マスク合わせ工程が
低減され、容易に微細で高精度のＤＲＡＭを形成するこ
とかできる。

（実施例）以下、本発明の実施例を、図面を参照して説明する。

第１図（ａ）は、それぞれ本発明の一実施例のＤＲＡＭ
の２ビット分を示す斜視図、第１−図（ｂ）は同ＤＲＡ
Ｍの平面図、第２図はその等価回路図である。

このＤＲＡＭは、高抵抗のｐ型シリコン基板１内に形成
されたソース領域としてのｎ＋拡散層２のみを基板内に
形成し、チャネル領域３およびドレインを基板表面に形
成してなるＭＯＳＦＥＴとこのドレインを下部電極とし
キャパシタ絶縁膜および上部電極を積層して形成された
キャパシタとから構成されている。

このＭＯＳＦＥＴは、高抵抗のｐ型シリコン基板１内に
形成されたｎ型ソース領域としての不純物濃度例えば３
Ｘ１０”ｃｍ−３程度を含み、深さ０゜３〜０５μｍの
ｎ中波散層２と、この上層に選択的に形成された膜厚］
、０ｐＩＩｌｐ型不純物濃度３×１．０１６ｃｍ−３の
チャネル領域としてのｐ型車結晶シリコン層３と、基板
表面からこのｎ型単結晶シリコン層の側面を越えて上面
の一部まで覆うように形成された膜厚３２０人の酸化シ
リコン膜からなるゲート絶縁膜５とこの上層に形成され
た膜厚３２５０人の多結晶シリコン膜からなるゲート電
極６と、この上層に形成され、ｎ型単結晶２９３２層３
に接触してゲート電極６上を覆うように形成された膜厚
０．５μｍ不純物濃度３．２×１０２０ＣＩ１１″′３
のドレイン領域としてのｎ中型多結晶シリコン層４とか
ら構成されている。なお、ゲート電極６とドレイン層と
してのｎ中型多結晶シリコン層４との間には層間絶縁膜
７としての酸化シリコン膜が介在せしめられている。さ
らに前述した拡散層５はビット線であり、第１図（ａ）
の紙面の手前または紙面の裏側にのびて引き出し部が設
けられている。

そしてキャパシタは、ドレイン層としてのｎ＋型多結晶
シリコン層４を下部電極とし、これと例えば多結晶シリ
コン層からなる上部電極９とによって、膜厚１５０Ａの
酸化シリコン膜からなるキャパシタ絶縁膜８を形成して
なるものである。

そして、前記ＭＯ５ＦＥＴのソース領域（拡散層５）に
コンタクトするように、多結晶シリコン膜またはアルミ
ニウム膜等によるビット線（図示せず）が配設されてい
る。また、前記ＭＯＳＦＥＴのゲート電極部にも多結晶
シリコン膜またはＡＪ膜等によるワード線（図示せず）
が配設されている。

次に、このＤＲＡＭの製造方法について説明する。

第３図（ａ）乃至第３図（ｈ）は、このセルの製造工程
を示す斜視図である。

まず、第３図（ａ）に示すようにＣＶＤ法により比抵抗
５Ωｃｍ程度のｐ型シリコン基板１表面に膜厚５．２μ
ｍの酸化シリコン３］を堆積し、フォトリソ法により、
これをパターニングし、深さ５μｍ、開口部１．ＯＸｌ
、Ｉ）μＩ＋１２の開口３２を形成する。

そしてこの酸化シリコン膜３１をマスクとして加速電圧
７０ＫＶ、　　ドース量５Ｘ１０１５ｃｍ−２でヒ素イ
オンをイオン注入し、この開口部３２内にソースとなる
不純物拡散層２を形成する。

次に、第３図（ｃ）に示すように、前記開口部３２内に
露呈する不純物拡散層２上に選択的に膜厚１．０μｍの
ｐ型アモルファスシリコン層を成長させ、これを固相成
長法によって、再結晶化しｐ型車結晶シリコン層３を形
成する。このときの成長条件はジシランガスを反応性ガ
スとし、堆積温度５８０℃とし、単結晶化のためのアニ
ール条件はＮ２雰囲気で６００℃とした。

続いて、第３図（ｄ）に示すように、緩衝弗酸を用いて
前記酸化シリコン膜３１をエツチング除去する。

この後、第３図（ｅ）に示すように、８５０℃て熱酸化
を行い基板表面に９８人の酸化シリコン５ｎを形成する
。

そしてさらにこの上層にＣＶＤ法によりゲート電極とな
る膜厚３２５０μｍのドープド多結晶シリコン層を堆積
し、フォトリソエツチングにより、パターニングを行い
、第３図（ｒ）に示すように、ゲート電極６およびゲー
ト絶縁膜５を形成する。

ここで多結晶シリコン層は反応性ガス中にフォスヒンな
どの不純物を添加しておき、成長と同時にｎ生型にドー
プされるように形成する。

そして、第３図（ｇ）に示すように、再び８５０’Ｃ８
０分の熱酸化を行い、全面エツチングを行い、ｐ型土結
晶シリコン層３表面を露呈せしめる。ここでゲート電極
を構成するｎ十多結晶シリコン層は、高濃度にドープさ
れているため単結晶シリコン層３に比べ酸化速度か大幅
に大きく、厚い膜が形成される。従って、全面エツチン
グを行い、単結晶シリコン層３の表面を露呈させたとき
には、ゲート電極の上面および側面には十分な厚さ（３
２５人）の酸化シリコン膜か残留している。

この後、第３図（ｈ）に示すように、浅くイオン注入を
行い単結晶シリコン層３表面をｎ＋にしたのち、ＣＶＤ
法によりｎ−型多結晶シリコン層４を堆積し、フォトリ
ソエツチングにより、パターニングを行う。このｎ＋型
多結晶シリコン層４は、ドレイン領域および下部電極を
かねる。このとき、このｎ串型多結晶シリコン層６は、
不純物濃度が例えばＩ　Ｘ　１０　”Ｃｍ−’程度にな
るようにする。

そして、この上層に、約１５０人の窒化シリコン膜と酸
化シリコン膜の積層構造をなすキャパシタ絶縁膜８を形
成する。次に、この上層に多結晶シリコン膜からなる上
部電極９を埋め込む。具体的には、リン・トープの多結
晶シリコン膜を約６００ｎｍ堆積し、これをＣＦ４ガス
を含むＲＩＥ法によりエツチングして所望の形状にパタ
ーニングを行う。ここでキャパシタ絶縁膜としては、窒
化シリコン膜と酸化シリコン膜の積層構造のほか、Ｔａ
２０５等の金属酸化物膜や熱酸化膜、窒化シリコン膜な
との他これらの組み合わせを用いることもてきる。

このようにして、第１図に示したＤＲＡＭか完成する。

このようにして形成された各トランジスタについて、閾
値電圧を、特性値のデータとして調べた結果を第４図に
示す。ここで横軸は閾値電圧、縦軸は素子数である。こ
の図から、閾値電圧０．７Ｖを中心にしてほとんとばら
つきはなく、第７図に示した従来例のトランジスタに比
べて素子特性のばらつきが大幅に改善されていることが
分かる。

このようにして形成されたＤＲＡＭは、スイッチングト
ランジスタとしてのＭＯＳＦＥＴのチャネルか基板上に
突出した構造をなしており、隣接ビットあるいは他の素
子とのクロストークの発生はほとんと皆無となる。

また、ＭＯＳＦＥＴが縦型であるため、占有面積が大幅
に低減されるうえ、チャネルが選択成長によって形成さ
れた領域から構成されているため、寸法精度を高精度に
維持することができる。

さらに、キャパシタがＭＯＳＦＥＴのドレイン領域を、
下部電極とし、ＭＯＳＦＥＴ上に形成されているのみな
らす、このドレイン領域は、チャネル領域からゲート電
極の側面を通りゲート電極の上面にいたるように、段差
上に形成されている。

このため、ゲート電極の段差を利用して、表面積を大き
くとることかでき、キャパシタ容量を増大させることか
できる。これは、特に微細化に適した構造であるという
ことかできる。

またチャネル長は選択成長によって形成される単結晶シ
リコン層の厚さとこの層の上面での電極までの距離でき
まるが、いずれも高精度に制御可能であるため、素子特
性のばらつきを大幅に低減することができる。

さらには、素子分離領域が不要であるため、特に高集積
化に適した構造であるということができる。

加えて、チャネルの形成に固相成長を用いているため、
下層の半導体素子領域に格段の熱履歴を与えることなく
形成することができる。

なお、前記実施例では、同相成長によってチャネルを選
択的に形成したか、選択ＣＶＤ、レーザアニール等地の
方法を用いるようにしても良い。

また、実施例では述べていないが他の素子とも容易に集
積化することができる。

さらにまた、前記実施例では、素子分離領域を形成しな
かったか、本発明の他の実施例として、第５図に示すよ
うに、ＬＯＣＯ５法等によって形成したフィールド絶縁
膜２０で囲まれた領域に、ジシラン等を反応性ガスとし
てを用いた選択ｃｖＤ法等を用いて同様にエピタキシャ
ル成長層を形成し、ＤＲＡＭを形成するようにしてもよ
い。

この場合は、素子分離領域の分たけ、やや占有面積の増
大が免れないが、素子分離は完全となる。

さらにまた、前記実施例では、チャネルを形成する単結
晶シリコン層３の側面がら上面の一部にかかるようにゲ
ート電極を形成したが、第６図に示すように、単結晶シ
リコン層３の側面にのみゲート電極が形成されているよ
うにし、上面のほぼすべてをドレイン領域が占めるよう
にしても良い。

これによりさらなる高集積化をはかる事が可能である。

加えて、前記実施例では、ｎチャネル型のＦＥＴを持つ
ＤＲＡＭについて説明したが、ｐチャネル型のＦＥＴを
持つＤＲＡＭについても適用可能であることはいうまで
もない。

〔発明の効果〕

以」二述べたように本発明によれば、半導体基板表面に
形成された第１の導電型の拡散層をソースまたはドレイ
ンの一方とし、該拡散層表面に成長せしめられた第２の
導電型の半導体層をチャネル層とし、このチャネル層の
少なくとも側面にゲト絶縁膜およびゲート電極を形成し
、この上層に該チャネル層に接触するようにソースまた
はドレインの他の一方を形成し、さらにこの上層にこれ
をキャパシタの下部電極とするキャパシタを形成するよ
うにしているため、隣接ビットあるいは他の素子とのク
ロストークの発生はほとんと皆無となるうえ、素子特性
のばらつきを大幅に低減することができ、高度な微細化
が可能となる。

【図面の簡単な説明】

第１図は本発明実施例のＤＲＡＭを示す図、第２図は同
ＤＲＡＭの等価回路図、第３図（ａ）乃至第３図（ｈ）
は同ＤＲＡＭの製造工程図、第４図は同Ｄ　ＲＡ　Ｍの
特性のばらつきを測定した結果を示す図、第５図および
第６図は本発明の他の実施例を示す図、第７図は従来例
のＤＲＡＭを示す図、第８図は従来例のＤ　ＲＡ　Ｍの
特性のばらつきを測定した結果を示す図である。１・・・ｐ型シリコン基板、２・・・ｎ中波散層（ソス
領域）、３・・ｐ型シリコン層（チャネル賄域）４・・
・ｎ十多結晶シリコン層（ドレイン／キャパシタ電極）
、５・・・ケート絶縁膜、６・ケート絶縁膜、７・・・
層間絶縁膜、８・・キャパシタ絶縁膜、９・・・キャパ
シタ電極、２ｏ・・フィールド絶縁膜、３１・・酸化シ
リコン膜、３２・・・開口。

Claims

【特許請求の範囲】

（１）半導体基板表面に形成された第１の導電型の拡散
層からなるソース領域と、前記拡散層表面に成長せしめられた第２の導電型の半導体層からなるチャネル層と、前記チャネル層の少なくとも側面を覆うように形成されたゲート絶縁膜およびゲート電極と、前記
チャネル層の上面に接触するように形成されたドレイン領域と具備したＭＯＳＦＥＴと、前記
ＭＯＳＦＥＴのドレイン領域をキャパシタの下部電極とし、この上に順次積層されたキャパシ
タ絶縁膜および上部電極とからなるキャパシタとを具備したことを特徴とする半導体記憶装置。
（２）前記ゲート電極はチャネル層の側面から上面にか
かるように形成されており、前記ドレイン領域は、前記チャネル層に接触するとともに層間絶縁膜を介してこのゲート電極の上
面にかかるように形成されていることを特徴とする請求
項（１）に記載の半導体記憶装置。
（３）第１の導電型の半導体基板表面に選択的に不純物
拡散を行いソース領域となる第２の導電型の拡散層を形
成する拡散工程と、前記拡散層表面にエピタキシャル成長法により選択的にシリコン層を形成し再結晶化を行いチャネ
ル領域としての単結晶シリコン層を形成するチャネル領
域形成工程と、前記単結晶シリコン層表面を酸化し、酸化シリコン膜を形成した後、多結晶シリコン層を形成し、
これらをパターニングしてゲート絶縁膜およびゲート電
極を形成する工程と、表面酸化を行ったのち、全面エッチングにより、前記チャネル領域の表面を露呈せしめるとともに
、前記ゲート電極の周りに酸化シリコン膜を残留せしめ
る層間絶縁膜形成工程と、露呈せしめられた前記チャネル領域に接触するようにドレイン領域を構成する多結晶シリコン層を
形成するドレイン領域形成工程と、前記ドレイン領域の上層にキャパシタ絶縁膜および上部電極を形成しキャパシタを形成するキャパ
シタ形成工程とを含むようにしたことを特徴とする半導
体記憶装置の製造方法。