JPH07134896A - 半導体メモリ装置のバッファ回路 - Google Patents
半導体メモリ装置のバッファ回路Info
- Publication number
- JPH07134896A JPH07134896A JP6172432A JP17243294A JPH07134896A JP H07134896 A JPH07134896 A JP H07134896A JP 6172432 A JP6172432 A JP 6172432A JP 17243294 A JP17243294 A JP 17243294A JP H07134896 A JPH07134896 A JP H07134896A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- logic
- gate
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 行アドレスバッファ回路に含まれるラッチを
構成しているインバータの基板効果を小さくして高速化
し、列アドレスバッファ回路において電源投入中の貫通
電流を抑える。 【構成】 行アドレスバッファ回路２０ｅのインバータ
２０ｃ，２０ｄにｎＭＯＳトランジスタ２４，２５と３
０，３１を直列接続し、ｎＭＯＳトランジスタ２４のゲ
ートに外部行アドレス信号１を入力し、ｎＭＯＳトラン
ジスタ２５と３１のゲートに遅延活性化信号φ２を入力
し、ｎＭＯＳトランジスタ３０のゲートを接地し、遅延
活性化信号φ２によってｎＭＯＳトランジスタ２５，３
１を完全に導通させ、オン抵抗を小さくすることによ
り、内部アドレス信号を速く出力する。列アドレスバッ
ファ回路では、ＺＣＡＳ信号をＮＯＲゲート５２で受
け、待機時に外部列アドレス信号１をＮＡＮＤゲート４
４で受け、貫通電流が流れるのを阻止する。
構成しているインバータの基板効果を小さくして高速化
し、列アドレスバッファ回路において電源投入中の貫通
電流を抑える。 【構成】 行アドレスバッファ回路２０ｅのインバータ
２０ｃ，２０ｄにｎＭＯＳトランジスタ２４，２５と３
０，３１を直列接続し、ｎＭＯＳトランジスタ２４のゲ
ートに外部行アドレス信号１を入力し、ｎＭＯＳトラン
ジスタ２５と３１のゲートに遅延活性化信号φ２を入力
し、ｎＭＯＳトランジスタ３０のゲートを接地し、遅延
活性化信号φ２によってｎＭＯＳトランジスタ２５，３
１を完全に導通させ、オン抵抗を小さくすることによ
り、内部アドレス信号を速く出力する。列アドレスバッ
ファ回路では、ＺＣＡＳ信号をＮＯＲゲート５２で受
け、待機時に外部列アドレス信号１をＮＡＮＤゲート４
４で受け、貫通電流が流れるのを阻止する。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、特に、外部信号を受けるバッファ回路を内蔵したＤ
ＲＡＭのような半導体メモリ装置に関する。
し、特に、外部信号を受けるバッファ回路を内蔵したＤ
ＲＡＭのような半導体メモリ装置に関する。
【０００２】
【従来の技術】図６は従来のＤＲＡＭの全体の構成を示
すブロック図である。図６において、クロック発生回路
１０１は、外部から与えられるＴＴＬレベルのＺＲＡＳ
信号およびＺＣＡＳ信号とに応じて、ＣＭＯＳレベルの
クロック信号を発生する。ゲート回路１０２には、外部
から与えられるＴＴＬレベルのＺＷＥ信号とクロック発
生回路１０１から出力されたクロック信号とが与えら
れ、ゲート回路１０２はこれらの信号に応じて、入力バ
ッファ１０３と出力バッファ１０４とに制御信号を与え
る。アドレスバッファ回路１１０は外部から与えられる
ＴＴＬレベルのアドレス信号Ａ0 ，Ａ1 …Ａn に基づい
て、ＣＭＯＳレベルの行アドレス信号ＩＮＸを出力する
行アドレスバッファ回路とＣＭＯＳレベルの列アドレス
信号ＩＮＹを出力する列アドレスバッファ回路を含む。
行アドレス信号は行デコーダ１０５に与えられ、列アド
レス信号はラッチ回路１１１にラッチされた後に列デコ
ーダ１０６に与えられる。行デコーダ１０５は行アドレ
ス信号をデコードしてメモリセルアレイ１０９の行アド
レスを指定し、列デコーダ１０６は列アドレス信号をデ
コードしてメモリセルアレイ１０９の列アドレスを指定
する。
すブロック図である。図６において、クロック発生回路
１０１は、外部から与えられるＴＴＬレベルのＺＲＡＳ
信号およびＺＣＡＳ信号とに応じて、ＣＭＯＳレベルの
クロック信号を発生する。ゲート回路１０２には、外部
から与えられるＴＴＬレベルのＺＷＥ信号とクロック発
生回路１０１から出力されたクロック信号とが与えら
れ、ゲート回路１０２はこれらの信号に応じて、入力バ
ッファ１０３と出力バッファ１０４とに制御信号を与え
る。アドレスバッファ回路１１０は外部から与えられる
ＴＴＬレベルのアドレス信号Ａ0 ，Ａ1 …Ａn に基づい
て、ＣＭＯＳレベルの行アドレス信号ＩＮＸを出力する
行アドレスバッファ回路とＣＭＯＳレベルの列アドレス
信号ＩＮＹを出力する列アドレスバッファ回路を含む。
行アドレス信号は行デコーダ１０５に与えられ、列アド
レス信号はラッチ回路１１１にラッチされた後に列デコ
ーダ１０６に与えられる。行デコーダ１０５は行アドレ
ス信号をデコードしてメモリセルアレイ１０９の行アド
レスを指定し、列デコーダ１０６は列アドレス信号をデ
コードしてメモリセルアレイ１０９の列アドレスを指定
する。
【０００３】入力バッファ１０３にはＴＴＬレベルのデ
ータが与えられ、入出力制御回路１０８は外部から入力
バッファ１０３を介して与えられるデータをアドレス指
定されたメモリセルに書込み、またはアドレス指定され
たメモリセルからデータを読出し、ドライバ１０７から
出力バッファ１０４を介して外部に出力する。出力バッ
ファ１０４は外部から与えられるＴＴＬレベルのＺＯＥ
信号によって活性化される。ここで、ＴＴＬレベルは
“Ｌ”レベルでは０．８Ｖになり、“Ｈ”レベルでは
２．０Ｖの電位となり、ＣＭＯＳレベルは“Ｌ”レベル
では０Ｖになり、“Ｈ”レベルでは電源電位Ｖｃｃにな
る。
ータが与えられ、入出力制御回路１０８は外部から入力
バッファ１０３を介して与えられるデータをアドレス指
定されたメモリセルに書込み、またはアドレス指定され
たメモリセルからデータを読出し、ドライバ１０７から
出力バッファ１０４を介して外部に出力する。出力バッ
ファ１０４は外部から与えられるＴＴＬレベルのＺＯＥ
信号によって活性化される。ここで、ＴＴＬレベルは
“Ｌ”レベルでは０．８Ｖになり、“Ｈ”レベルでは
２．０Ｖの電位となり、ＣＭＯＳレベルは“Ｌ”レベル
では０Ｖになり、“Ｈ”レベルでは電源電位Ｖｃｃにな
る。
【０００４】図７は図６に示した行アドレスバッファ回
路の一例を示す回路図である。図７において、電源リセ
ット信号発生回路１は図６のクロック発生回路１０１に
含まれていて、電源が投入されたことに応じてパワーオ
ンリセット（ＺＰＯＲ）信号を発生する。すなわち、電
源リセット信号発生回路１は電源Ｖｃｃと接地間に接続
される抵抗Ｒ２とコンデンサＣ３と、その接続点に接続
されるＣＭＯＳのインバータ４および５を含む。電源リ
セット信号発生回路１から出力されたＣＭＯＳレベルの
ＺＰＯＲ信号はＣＭＯＳのインバータ６で反転され、Ｃ
ＭＯＳのＮＯＲゲート５１の一方入力端に与えられる。
ＮＯＲゲート５１の他方入力端にはＺＲＡＳ信号が与え
られ、ＮＯＲゲート５１は電源が投入されるまでＺＲＡ
Ｓ信号が内部に取込まれるのを阻止し、ＺＰＯＲ信号が
“Ｌ”レベルになったことに応じてＺＲＡＳ信号を出力
する。ＮＯＲゲート５１の出力はインバータ８，９で遅
延され、活性化信号φ１として出力される。この活性化
信号φ１は行アドレスバッファ回路２０と遅延回路１０
とに与えられる。遅延回路１０はＣＭＯＳのインバータ
１１，１４とｐＭＯＳキャパシタ１２とｎＭＯＳキャパ
シタ１３とを含み、活性化信号φ１を一定時間遅延す
る。この遅延遅延出力はＣＭＯＳのインバータ１５で反
転され、ＣＭＯＳレベルの遅延活性化信号φ２として出
力され、行アドレスバッファ回路２０に与えられる。
路の一例を示す回路図である。図７において、電源リセ
ット信号発生回路１は図６のクロック発生回路１０１に
含まれていて、電源が投入されたことに応じてパワーオ
ンリセット（ＺＰＯＲ）信号を発生する。すなわち、電
源リセット信号発生回路１は電源Ｖｃｃと接地間に接続
される抵抗Ｒ２とコンデンサＣ３と、その接続点に接続
されるＣＭＯＳのインバータ４および５を含む。電源リ
セット信号発生回路１から出力されたＣＭＯＳレベルの
ＺＰＯＲ信号はＣＭＯＳのインバータ６で反転され、Ｃ
ＭＯＳのＮＯＲゲート５１の一方入力端に与えられる。
ＮＯＲゲート５１の他方入力端にはＺＲＡＳ信号が与え
られ、ＮＯＲゲート５１は電源が投入されるまでＺＲＡ
Ｓ信号が内部に取込まれるのを阻止し、ＺＰＯＲ信号が
“Ｌ”レベルになったことに応じてＺＲＡＳ信号を出力
する。ＮＯＲゲート５１の出力はインバータ８，９で遅
延され、活性化信号φ１として出力される。この活性化
信号φ１は行アドレスバッファ回路２０と遅延回路１０
とに与えられる。遅延回路１０はＣＭＯＳのインバータ
１１，１４とｐＭＯＳキャパシタ１２とｎＭＯＳキャパ
シタ１３とを含み、活性化信号φ１を一定時間遅延す
る。この遅延遅延出力はＣＭＯＳのインバータ１５で反
転され、ＣＭＯＳレベルの遅延活性化信号φ２として出
力され、行アドレスバッファ回路２０に与えられる。
【０００５】行アドレスバッファ回路２０は、２つのイ
ンバータ２０ａ，２０ｂの入力と出力とを交互に接続し
てラッチ回路が構成され、一方のインバータ２０ａはｐ
ＭＯＳトランジスタ２１と２２およびｎＭＯＳトランジ
スタ２３，２４，２５，２６とを含み、他方のインバー
タ２０ｂはｐＭＯＳトランジスタ２７と２８およびｎＭ
ＯＳトランジスタ２９，３０，３１，３２とを含む。一
方のインバータ２０ａのｐＭＯＳトランジスタ２１と２
２のソースには電源＋Ｖが与えられ、ｐＭＯＳトランジ
スタ２１とｎＭＯＳトランジスタ２３のそれぞれのゲー
トには活性化信号φ１が与えられる。ｐＭＯＳトランジ
スタ２１と２２のドレインはノードＡを介してｎＭＯＳ
トランジスタ２３のドレインに接続されるとともに、Ｚ
ＩＮＸ１として出力される。ｎＭＯＳトランジスタ２３
のソースはｎＭＯＳトランジスタ２４と２６のドレイン
に接続され、ｎＭＯＳトランジスタ２４のゲートには遅
延活性化信号φ２が与えられる。ｎＭＯＳトランジスタ
２４のソースはノードＮを介してｎＭＯＳトランジスタ
２５のドレインに接続され、そのゲートには外部行アド
レス信号１が与えられる。ｎＭＯＳトランジスタ２５と
２６のソースは接地される。ｐＭＯＳトランジスタ２２
のゲートとｎＭＯＳトランジスタ２６のゲートは他方の
インバータ２０ｂの出力に接続される。
ンバータ２０ａ，２０ｂの入力と出力とを交互に接続し
てラッチ回路が構成され、一方のインバータ２０ａはｐ
ＭＯＳトランジスタ２１と２２およびｎＭＯＳトランジ
スタ２３，２４，２５，２６とを含み、他方のインバー
タ２０ｂはｐＭＯＳトランジスタ２７と２８およびｎＭ
ＯＳトランジスタ２９，３０，３１，３２とを含む。一
方のインバータ２０ａのｐＭＯＳトランジスタ２１と２
２のソースには電源＋Ｖが与えられ、ｐＭＯＳトランジ
スタ２１とｎＭＯＳトランジスタ２３のそれぞれのゲー
トには活性化信号φ１が与えられる。ｐＭＯＳトランジ
スタ２１と２２のドレインはノードＡを介してｎＭＯＳ
トランジスタ２３のドレインに接続されるとともに、Ｚ
ＩＮＸ１として出力される。ｎＭＯＳトランジスタ２３
のソースはｎＭＯＳトランジスタ２４と２６のドレイン
に接続され、ｎＭＯＳトランジスタ２４のゲートには遅
延活性化信号φ２が与えられる。ｎＭＯＳトランジスタ
２４のソースはノードＮを介してｎＭＯＳトランジスタ
２５のドレインに接続され、そのゲートには外部行アド
レス信号１が与えられる。ｎＭＯＳトランジスタ２５と
２６のソースは接地される。ｐＭＯＳトランジスタ２２
のゲートとｎＭＯＳトランジスタ２６のゲートは他方の
インバータ２０ｂの出力に接続される。
【０００６】他方のインバータ２０ｂのｐＭＯＳトラン
ジスタ２７と２８のソースは電源＋Ｖに接続され、ｐＭ
ＯＳトランジスタ２８とｎＭＯＳトランジスタ２９のゲ
ートには活性化信号φ１が与えられる。ｐＭＯＳトラン
ジスタ２７と２８のドレインはノードＢを介してｎＭＯ
Ｓトランジスタ２９のドレインに接続されるとともに、
ＩＮＸ１として出力される。ｎＭＯＳトランジスタ２９
のソースはｎＭＯＳトランジスタ３０と３２のそれぞれ
のドレインに接続される。ｎＭＯＳトランジスタ３０の
ソースはｎＭＯＳトランジスタ３１のドレインに接続さ
れ、ｎＭＯＳトランジスタ３０のゲートには遅延活性化
信号φ２が与えられる。ｎＭＯＳトランジスタ３１のゲ
ートは接地され、ｎＭＯＳトランジスタ３１と３２のそ
れぞれのソースは接地される。この行アドレスバッファ
回路２０は、アドレス信号Ａ0 ，Ａ1 ，…Ａn に対応し
て複数設けられる。
ジスタ２７と２８のソースは電源＋Ｖに接続され、ｐＭ
ＯＳトランジスタ２８とｎＭＯＳトランジスタ２９のゲ
ートには活性化信号φ１が与えられる。ｐＭＯＳトラン
ジスタ２７と２８のドレインはノードＢを介してｎＭＯ
Ｓトランジスタ２９のドレインに接続されるとともに、
ＩＮＸ１として出力される。ｎＭＯＳトランジスタ２９
のソースはｎＭＯＳトランジスタ３０と３２のそれぞれ
のドレインに接続される。ｎＭＯＳトランジスタ３０の
ソースはｎＭＯＳトランジスタ３１のドレインに接続さ
れ、ｎＭＯＳトランジスタ３０のゲートには遅延活性化
信号φ２が与えられる。ｎＭＯＳトランジスタ３１のゲ
ートは接地され、ｎＭＯＳトランジスタ３１と３２のそ
れぞれのソースは接地される。この行アドレスバッファ
回路２０は、アドレス信号Ａ0 ，Ａ1 ，…Ａn に対応し
て複数設けられる。
【０００７】図８は図７の動作を説明するためのタイム
チャートである。次に、図８を参照しながら、図７の行
アドレスバッファ回路２０の動作について説明する。図
８（ａ）に示すように、電源が投入されると、電源リセ
ット信号発生回路１の出力のＺＰＯＲ信号は図８（ｂ）
に示すように、“Ｌ”レベルから“Ｈ”レベルになる。
ここで、時刻ｔ０において、電源電位が０ＶからＶｃｃ
になると、抵抗Ｒ２を介してインバータ４の入力が
“Ｈ”レベルになり、インバータ４，５を介して出力さ
れ、ＺＰＯＲ信号が“Ｈ”レベルになる。ＺＰＯＲ信号
が“Ｈ”レベルになると、この“Ｈ”レベル信号はイン
バータ６で反転されるのでＮＯＲゲート５１の一方入力
端が“Ｌ”レベルになり、図８（ｃ）に示すＺＲＡＳ信
号の電圧レベルに応じて、ＮＯＲゲート５１が信号を発
生する。時刻ｔ１において、ＺＲＡＳ信号が“Ｈ”レベ
ルから“Ｌ”レベルになると、活性化信号φ１が図８
（ｄ）に示すように“Ｈ”レベルになり、遅延回路１０
によって決められる時刻ｔ２において、遅延活性化信号
φ２が図８（ｅ）に示すように“Ｌ”レベルになる。
チャートである。次に、図８を参照しながら、図７の行
アドレスバッファ回路２０の動作について説明する。図
８（ａ）に示すように、電源が投入されると、電源リセ
ット信号発生回路１の出力のＺＰＯＲ信号は図８（ｂ）
に示すように、“Ｌ”レベルから“Ｈ”レベルになる。
ここで、時刻ｔ０において、電源電位が０ＶからＶｃｃ
になると、抵抗Ｒ２を介してインバータ４の入力が
“Ｈ”レベルになり、インバータ４，５を介して出力さ
れ、ＺＰＯＲ信号が“Ｈ”レベルになる。ＺＰＯＲ信号
が“Ｈ”レベルになると、この“Ｈ”レベル信号はイン
バータ６で反転されるのでＮＯＲゲート５１の一方入力
端が“Ｌ”レベルになり、図８（ｃ）に示すＺＲＡＳ信
号の電圧レベルに応じて、ＮＯＲゲート５１が信号を発
生する。時刻ｔ１において、ＺＲＡＳ信号が“Ｈ”レベ
ルから“Ｌ”レベルになると、活性化信号φ１が図８
（ｄ）に示すように“Ｈ”レベルになり、遅延回路１０
によって決められる時刻ｔ２において、遅延活性化信号
φ２が図８（ｅ）に示すように“Ｌ”レベルになる。
【０００８】一方、図８（ｆ）に示すように、時刻ｔ３
から時刻ｔ４の期間に“Ｈ”レベルの外部行アドレス信
号１が入力されると、行アドレスバッファ回路２０が図
８（ｇ）に示すように、“Ｌ”レベルのＩＮＸ１信号と
“Ｈ”レベルのＺＩＮＸ１信号を出力し、内部行アドレ
スが“Ｈ”レベルになる。
から時刻ｔ４の期間に“Ｈ”レベルの外部行アドレス信
号１が入力されると、行アドレスバッファ回路２０が図
８（ｇ）に示すように、“Ｌ”レベルのＩＮＸ１信号と
“Ｈ”レベルのＺＩＮＸ１信号を出力し、内部行アドレ
スが“Ｈ”レベルになる。
【０００９】ここで、行アドレスバッファ回路２０の動
作についてより詳細に説明する。一方のインバータ２０
ａのｎＭＯＳトランジスタ２５のゲートには外部行アド
レス信号１がＴＴＬレベルで入力されている。ＴＴＬレ
ベルの“Ｈ”レベルは２Ｖであり、“Ｌ”レベルは０．
８Ｖであるので、ＴＴＬレベルの“Ｌ”，“Ｈ”の境界
になるしきい値電位は１．４Ｖである。外部行アドレス
信号１が１．４Ｖよりも高ければ、ＺＩＮＸ１信号が
“Ｌ”，ＩＮＸ１信号が“Ｈ”レベルになるように、ｎ
ＭＯＳトランジスタ２６，３２のサイズに差がつけられ
てしきい値電圧が調節されている。ここで、活性化信号
φ１が“Ｌ”のとき、インバータ２０ａのノードＡとイ
ンバータ２０ｂのノードＢはともに電源電位Ｖｃｃにプ
リチャージされている。活性化信号φ１が“Ｈ”レベル
になり、外部行アドレス信号１の信号強度に応じてイン
バータ２０ａ，２０ｂで構成されるラッチの出力である
ＩＮＸ１信号およびＺＩＮＸ１信号の一方が“Ｌ”レベ
ルに定まる。
作についてより詳細に説明する。一方のインバータ２０
ａのｎＭＯＳトランジスタ２５のゲートには外部行アド
レス信号１がＴＴＬレベルで入力されている。ＴＴＬレ
ベルの“Ｈ”レベルは２Ｖであり、“Ｌ”レベルは０．
８Ｖであるので、ＴＴＬレベルの“Ｌ”，“Ｈ”の境界
になるしきい値電位は１．４Ｖである。外部行アドレス
信号１が１．４Ｖよりも高ければ、ＺＩＮＸ１信号が
“Ｌ”，ＩＮＸ１信号が“Ｈ”レベルになるように、ｎ
ＭＯＳトランジスタ２６，３２のサイズに差がつけられ
てしきい値電圧が調節されている。ここで、活性化信号
φ１が“Ｌ”のとき、インバータ２０ａのノードＡとイ
ンバータ２０ｂのノードＢはともに電源電位Ｖｃｃにプ
リチャージされている。活性化信号φ１が“Ｈ”レベル
になり、外部行アドレス信号１の信号強度に応じてイン
バータ２０ａ，２０ｂで構成されるラッチの出力である
ＩＮＸ１信号およびＺＩＮＸ１信号の一方が“Ｌ”レベ
ルに定まる。
【００１０】図８（ｆ）に示す内部波形では、時刻ｔ３
からｔ４の間外部行アドレス信号１の電圧がＴＴＬの
“Ｈ”レベルの２．０Ｖであり、“Ｈ”アドレスが入力
された場合を示している。内部電源電位Ｖｃｃを３．３
Ｖとすると、時刻ｔ１′まで活性化信号φ１が“Ｌ”レ
ベルである０Ｖであり、ｐＭＯＳトランジスタ２１，２
８を介してノードＡ，Ｂが３．３Ｖにプリチャージされ
ている。活性化信号φ１が０Ｖから３．３Ｖになると、
ｐＭＯＳトランジスタ２１，２８がオフする。遅延活性
化信号φ２は３．３Ｖの“Ｈ”レベルであるのでｎＭＯ
Ｓトランジスタ２４，３０がオンするため、これらのｎ
ＭＯＳトランジスタ２４，３０に直列接続されたｎＭＯ
Ｓトランジスタ２５，３１が導通することにより、ノー
ドＡにプリチャージされていた正の電荷が引抜かれて０
に近づき、ｐＭＯＳトランジスタ２７のコンダクタンス
が大きくなってこのｐＭＯＳトランジスタ２７がオン
し、ｎＭＯＳトランジスタ３２のコンダクタンスが小さ
くなって、このｎＭＯＳトランジスタ３２がオフし、ノ
ードＢが３．３Ｖになる。インバータ２０ｂの出力であ
るＩＮＸ１信号がインバータ２０ａに入力され、正の帰
還がかかり、ＺＩＮＸ１信号が０Ｖになり、ＩＮＸ１信
号が３．３Ｖになるようにラッチ出力が定まる。
からｔ４の間外部行アドレス信号１の電圧がＴＴＬの
“Ｈ”レベルの２．０Ｖであり、“Ｈ”アドレスが入力
された場合を示している。内部電源電位Ｖｃｃを３．３
Ｖとすると、時刻ｔ１′まで活性化信号φ１が“Ｌ”レ
ベルである０Ｖであり、ｐＭＯＳトランジスタ２１，２
８を介してノードＡ，Ｂが３．３Ｖにプリチャージされ
ている。活性化信号φ１が０Ｖから３．３Ｖになると、
ｐＭＯＳトランジスタ２１，２８がオフする。遅延活性
化信号φ２は３．３Ｖの“Ｈ”レベルであるのでｎＭＯ
Ｓトランジスタ２４，３０がオンするため、これらのｎ
ＭＯＳトランジスタ２４，３０に直列接続されたｎＭＯ
Ｓトランジスタ２５，３１が導通することにより、ノー
ドＡにプリチャージされていた正の電荷が引抜かれて０
に近づき、ｐＭＯＳトランジスタ２７のコンダクタンス
が大きくなってこのｐＭＯＳトランジスタ２７がオン
し、ｎＭＯＳトランジスタ３２のコンダクタンスが小さ
くなって、このｎＭＯＳトランジスタ３２がオフし、ノ
ードＢが３．３Ｖになる。インバータ２０ｂの出力であ
るＩＮＸ１信号がインバータ２０ａに入力され、正の帰
還がかかり、ＺＩＮＸ１信号が０Ｖになり、ＩＮＸ１信
号が３．３Ｖになるようにラッチ出力が定まる。
【００１１】ここで、ラッチの出力が確定する時間は、
ノードＡのプリチャージされていた正の電荷を引抜く時
間に依存する。ここで、ｎＭＯＳトランジスタ２３〜２
５を介してノードＡの正の電荷を引抜くときに、ｎＭＯ
Ｓトランジスタ２４および２５に流れる電流をＩとす
る。２Ｖの外部行アドレス信号１がゲートに入力される
ｎＭＯＳトランジスタ２５のソース，ドレイン間のオン
抵抗をＲ１とし、ソース電位が０Ｖでゲート電圧が３．
３Ｖのときのオン抵抗をＲ０とする。ｎＭＯＳトランジ
スタではゲート電圧が低くなると、ソース，ドレイン間
のオン抵抗が大きくなるので次の第（１）式が成り立
つ。
ノードＡのプリチャージされていた正の電荷を引抜く時
間に依存する。ここで、ｎＭＯＳトランジスタ２３〜２
５を介してノードＡの正の電荷を引抜くときに、ｎＭＯ
Ｓトランジスタ２４および２５に流れる電流をＩとす
る。２Ｖの外部行アドレス信号１がゲートに入力される
ｎＭＯＳトランジスタ２５のソース，ドレイン間のオン
抵抗をＲ１とし、ソース電位が０Ｖでゲート電圧が３．
３Ｖのときのオン抵抗をＲ０とする。ｎＭＯＳトランジ
スタではゲート電圧が低くなると、ソース，ドレイン間
のオン抵抗が大きくなるので次の第（１）式が成り立
つ。
【００１２】Ｒ１＞０ …（１） このため、ｎＭＯＳトランジスタ２４のソース電位であ
るノードＮの電位がＩ×Ｒ１だけ上昇する。ここで、ｎ
ＭＯＳトランジスタの基板電位を０Ｖとしたとき、ｎＭ
ＯＳトランジスタ２４には−Ｉ×Ｒ１のバックバイアス
がかかり、基板効果のためにｎＭＯＳトランジスタ２４
のしきい値が上昇する。このため、ｎＭＯＳトランジス
タ２４には３．３Ｖの活性化信号φ２がそのゲートに入
力されているが、そのソース，ドレイン間のオン抵抗Ｒ
２が第（２）式のようにＲ０より大きくなる。
るノードＮの電位がＩ×Ｒ１だけ上昇する。ここで、ｎ
ＭＯＳトランジスタの基板電位を０Ｖとしたとき、ｎＭ
ＯＳトランジスタ２４には−Ｉ×Ｒ１のバックバイアス
がかかり、基板効果のためにｎＭＯＳトランジスタ２４
のしきい値が上昇する。このため、ｎＭＯＳトランジス
タ２４には３．３Ｖの活性化信号φ２がそのゲートに入
力されているが、そのソース，ドレイン間のオン抵抗Ｒ
２が第（２）式のようにＲ０より大きくなる。
【００１３】Ｒ２＞Ｒ０ …（２） このように、ノードＮの電位上昇による基板効果によ
り、ｎＭＯＳトランジスタ２４のソース，ドレイン間の
オン抵抗が大きくなることにより、ノードＡの電荷を引
抜く速度は遅くなってしまい、内部行アドレスの出力が
遅れる。
り、ｎＭＯＳトランジスタ２４のソース，ドレイン間の
オン抵抗が大きくなることにより、ノードＡの電荷を引
抜く速度は遅くなってしまい、内部行アドレスの出力が
遅れる。
【００１４】図９は従来の列アドレスバッファ回路を示
す回路図である。図９において、外部からのＴＴＬレベ
ルのＺＣＡＳ信号はインバータ４１で反転されてＣＭＯ
ＳのＮＡＮＤゲート４２の一方入力端に与えられる。Ｎ
ＡＮＤゲート４２の他方入力端には電源リセット信号発
生回路１からＺＰＯＲ信号が与えられる。ＮＡＮＤゲー
ト４２は電源が立上がるまでＺＣＡＳ信号の出力を阻止
するものである。ＮＡＮＤゲート４２の出力はＣＭＯＳ
のインバータ４３で反転され、活性化信号φ３としてＣ
ＭＯＳのＮＡＮＤゲート４４の一方入力端に与えられ
る。ＮＡＮＤ４４の他方入力端にはＴＴＬレベルの外部
列アドレス信号１が与えられる。ＮＡＮＤゲート４４は
活性化信号φ３に応じて、外部列アドレス信号１を出力
するものであり、その出力はインバータ４５で反転さ
れ、内部列信号となる。列アドレスバッファ回路は、ア
ドレス信号Ａ1 ，Ａ2 ，…Ａn に対応して複数設けられ
る。
す回路図である。図９において、外部からのＴＴＬレベ
ルのＺＣＡＳ信号はインバータ４１で反転されてＣＭＯ
ＳのＮＡＮＤゲート４２の一方入力端に与えられる。Ｎ
ＡＮＤゲート４２の他方入力端には電源リセット信号発
生回路１からＺＰＯＲ信号が与えられる。ＮＡＮＤゲー
ト４２は電源が立上がるまでＺＣＡＳ信号の出力を阻止
するものである。ＮＡＮＤゲート４２の出力はＣＭＯＳ
のインバータ４３で反転され、活性化信号φ３としてＣ
ＭＯＳのＮＡＮＤゲート４４の一方入力端に与えられ
る。ＮＡＮＤ４４の他方入力端にはＴＴＬレベルの外部
列アドレス信号１が与えられる。ＮＡＮＤゲート４４は
活性化信号φ３に応じて、外部列アドレス信号１を出力
するものであり、その出力はインバータ４５で反転さ
れ、内部列信号となる。列アドレスバッファ回路は、ア
ドレス信号Ａ1 ，Ａ2 ，…Ａn に対応して複数設けられ
る。
【００１５】図１０は図９に示した列アドレスバッファ
の動作を説明するためのタイムチャートである。図１０
（ａ）に示す時刻ｔ０において電源電圧が０ＶからＶｃ
ｃになってパワーオンすると、電源リセット信号発生回
路１の出力であるＺＰＯＲ信号が図１０（ｂ）に示すよ
うに“Ｌ”レベルから“Ｈ”レベルになってＮＡＮＤゲ
ート４２に入力される。図１０（ｃ）に示すように、Ｚ
ＣＡＳ信号はＴＴＬレベルで２Ｖの“Ｈ”レベルであり
スタンバイ状態となっているので、ＮＡＮＤゲート４２
はインバータ４１の反転信号とＺＰＯＲ信号との論理積
をとり、電源投入前の外部入力を受付けない。すなわ
ち、電源が投入されるまではＺＰＯＲ信号が“Ｌ”であ
るので、ＮＡＮＤゲート４２はＺＣＡＳ信号を受付けな
い。
の動作を説明するためのタイムチャートである。図１０
（ａ）に示す時刻ｔ０において電源電圧が０ＶからＶｃ
ｃになってパワーオンすると、電源リセット信号発生回
路１の出力であるＺＰＯＲ信号が図１０（ｂ）に示すよ
うに“Ｌ”レベルから“Ｈ”レベルになってＮＡＮＤゲ
ート４２に入力される。図１０（ｃ）に示すように、Ｚ
ＣＡＳ信号はＴＴＬレベルで２Ｖの“Ｈ”レベルであり
スタンバイ状態となっているので、ＮＡＮＤゲート４２
はインバータ４１の反転信号とＺＰＯＲ信号との論理積
をとり、電源投入前の外部入力を受付けない。すなわ
ち、電源が投入されるまではＺＰＯＲ信号が“Ｌ”であ
るので、ＮＡＮＤゲート４２はＺＣＡＳ信号を受付けな
い。
【００１６】電源投入後、時刻ｔ１でＺＣＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルになると、活性化信号φ
３は図１０（ｄ）に示すように“Ｈ”レベルになり、Ｎ
ＡＮＤゲート４４に入力されている外部列アドレス信号
１を受付ける。図１０（ｅ）では、外部列アドレス信号
１が“Ｈ”レベルの場合を示しており、活性化信号φ３
が“Ｈ”レベルになると、アドレスバッファ出力ＩＮＹ
１が図１０（ｆ）に示すように“Ｈ”レベルになる。こ
こで、図９に示した列アドレスバッファ回路の初段はイ
ンバータ４１で構成されている。このように、図９に示
した従来の列アドレスバッファ回路は、電源投入前でも
ＺＣＡＳ信号が０Ｖと電源電圧Ｖｃｃの間の中間電位に
なっていると、インバータ４１で貫通電流が流れてしま
う。
“Ｈ”レベルから“Ｌ”レベルになると、活性化信号φ
３は図１０（ｄ）に示すように“Ｈ”レベルになり、Ｎ
ＡＮＤゲート４４に入力されている外部列アドレス信号
１を受付ける。図１０（ｅ）では、外部列アドレス信号
１が“Ｈ”レベルの場合を示しており、活性化信号φ３
が“Ｈ”レベルになると、アドレスバッファ出力ＩＮＹ
１が図１０（ｆ）に示すように“Ｈ”レベルになる。こ
こで、図９に示した列アドレスバッファ回路の初段はイ
ンバータ４１で構成されている。このように、図９に示
した従来の列アドレスバッファ回路は、電源投入前でも
ＺＣＡＳ信号が０Ｖと電源電圧Ｖｃｃの間の中間電位に
なっていると、インバータ４１で貫通電流が流れてしま
う。
【００１７】
【発明が解決しようとする課題】上述のごとく、従来の
行アドレスバッファ回路では、図７に示すように２つの
インバータ２０ａ，２０ｂの入力と出力とが互いに接続
されたラッチ型であり、ラッチ出力が確定する速度が遅
くなるという問題点があった。
行アドレスバッファ回路では、図７に示すように２つの
インバータ２０ａ，２０ｂの入力と出力とが互いに接続
されたラッチ型であり、ラッチ出力が確定する速度が遅
くなるという問題点があった。
【００１８】また、図９に示した列アドレスバッファ回
路では、“Ｈ”レベルのＺＣＡＳ信号を受けるバッファ
手段をインバータ４１とＮＡＮＤゲート４２とによって
構成しているため、電源投入前でもインバータ４１に貫
通電流が流れるおそれがある。
路では、“Ｈ”レベルのＺＣＡＳ信号を受けるバッファ
手段をインバータ４１とＮＡＮＤゲート４２とによって
構成しているため、電源投入前でもインバータ４１に貫
通電流が流れるおそれがある。
【００１９】一方、最近の半導体メモリ装置では、メモ
リ容量が１６Ｍビットから６４Ｍビット，２５６Ｍビッ
トというように増大してきており、それに伴ってアドレ
ス信号が増加し、アドレスピンが増加する。しかも、デ
ータが多ビット化することによって、データ入力バッフ
ァ数が増加する。このため、メモリ容量の増加に伴って
集積度を高める必要がある。
リ容量が１６Ｍビットから６４Ｍビット，２５６Ｍビッ
トというように増大してきており、それに伴ってアドレ
ス信号が増加し、アドレスピンが増加する。しかも、デ
ータが多ビット化することによって、データ入力バッフ
ァ数が増加する。このため、メモリ容量の増加に伴って
集積度を高める必要がある。
【００２０】バッファとしてＣＭＯＳのＮＯＲゲートを
用いる場合と、ＣＭＯＳのＮＡＮＤゲートとを用いる方
法がある。同じドライブ能力をもつＮＡＮＤゲートとＮ
ＯＲゲートとを対比すると、ＮＡＮＤゲートの方がサイ
ズが小さくなり、回路を配置するスペースを広く必要と
しない。このため、ＮＯＲゲートを用いるかＮＡＮＤゲ
ートを用いるかは一長一短があるが、集積度を高めるた
めにはＮＡＮＤゲートを用いるのが好ましい。
用いる場合と、ＣＭＯＳのＮＡＮＤゲートとを用いる方
法がある。同じドライブ能力をもつＮＡＮＤゲートとＮ
ＯＲゲートとを対比すると、ＮＡＮＤゲートの方がサイ
ズが小さくなり、回路を配置するスペースを広く必要と
しない。このため、ＮＯＲゲートを用いるかＮＡＮＤゲ
ートを用いるかは一長一短があるが、集積度を高めるた
めにはＮＡＮＤゲートを用いるのが好ましい。
【００２１】それゆえに、この発明の主たる目的は、基
板降下を小さくして、高速化を図ることができる行アド
レスバッファ回路および電源投入前の貫通電流を抑える
ことができて、回路規模を小さくし得る列アドレスバッ
ファ回路を備えた半導体メモリ装置を提供することであ
る。
板降下を小さくして、高速化を図ることができる行アド
レスバッファ回路および電源投入前の貫通電流を抑える
ことができて、回路規模を小さくし得る列アドレスバッ
ファ回路を備えた半導体メモリ装置を提供することであ
る。
【００２２】
【課題を解決するための手段】請求項１に係る発明は、
外部信号を半導体メモリ装置の内部に伝えるために、Ｃ
ＭＯＳトランジスタで構成されたバッファ回路であっ
て、出力信号を導出するための第１および第２のノード
と、第１のノードをプリチャージするための第１のプリ
チャージ手段と、第２のノードをプリチャージするため
の第２のプリチャージ手段と、外部信号がその入力電極
に与えられる第１のトランジスタと、その入力電極が基
準電位に接続される第２のトランジスタと、第１の活性
信号が第１の論理であることに応じて、第１のプリチャ
ージ手段と第１のトランジスタの第１の電極との接続を
切離し、第１の活性化信号が第１の論理とは異なる第２
の論理になったことに応じて、第１のプリチャージ手段
と第１のトランジスタの第１の電極とを接続する第３の
トランジスタと、第１の活性化信号が第１の論理である
ことに応じて、第２のプリチャージ手段と第２のトラン
ジスタの第１の電極との接続を切離し、第１の活性化信
号が第２の論理になったことに応じて、第２のプリチャ
ージ手段と第２のトランジスタの第１の電極とを接続す
る第４のトランジスタとを備えて構成される。
外部信号を半導体メモリ装置の内部に伝えるために、Ｃ
ＭＯＳトランジスタで構成されたバッファ回路であっ
て、出力信号を導出するための第１および第２のノード
と、第１のノードをプリチャージするための第１のプリ
チャージ手段と、第２のノードをプリチャージするため
の第２のプリチャージ手段と、外部信号がその入力電極
に与えられる第１のトランジスタと、その入力電極が基
準電位に接続される第２のトランジスタと、第１の活性
信号が第１の論理であることに応じて、第１のプリチャ
ージ手段と第１のトランジスタの第１の電極との接続を
切離し、第１の活性化信号が第１の論理とは異なる第２
の論理になったことに応じて、第１のプリチャージ手段
と第１のトランジスタの第１の電極とを接続する第３の
トランジスタと、第１の活性化信号が第１の論理である
ことに応じて、第２のプリチャージ手段と第２のトラン
ジスタの第１の電極との接続を切離し、第１の活性化信
号が第２の論理になったことに応じて、第２のプリチャ
ージ手段と第２のトランジスタの第１の電極とを接続す
る第４のトランジスタとを備えて構成される。
【００２３】請求項２に係る発明は、さらに、第１のプ
リチャージ手段に並列接続され、その入力電極が第２の
ノードに接続される第５のトランジスタと、第２のプリ
チャージ手段に並列接続され、その入力電極が第１のノ
ードに接続される第６のトランジスタを含む。
リチャージ手段に並列接続され、その入力電極が第２の
ノードに接続される第５のトランジスタと、第２のプリ
チャージ手段に並列接続され、その入力電極が第１のノ
ードに接続される第６のトランジスタを含む。
【００２４】請求項３に係る発明は、さらに、第１のト
ランジスタと基準電位との間に接続され、第２の活性化
信号が第１の論理であることに応じて、第１のトランジ
スタを基準電位から切離し、第２の活性化信号が第２の
論理であることに応じて、第１のトランジスタを基準電
位に接続する第７のトランジスタと、第２のトランジス
タと基準電位との間に接続され、第２の活性化信号が第
１の論理であることに応じて第２のトランジスタを基準
電位から切離し、第２の活性化信号が第２の論理である
ことに応じて、第２のトランジスタを基準電位に接続す
る第８のトランジスタを含む。
ランジスタと基準電位との間に接続され、第２の活性化
信号が第１の論理であることに応じて、第１のトランジ
スタを基準電位から切離し、第２の活性化信号が第２の
論理であることに応じて、第１のトランジスタを基準電
位に接続する第７のトランジスタと、第２のトランジス
タと基準電位との間に接続され、第２の活性化信号が第
１の論理であることに応じて第２のトランジスタを基準
電位から切離し、第２の活性化信号が第２の論理である
ことに応じて、第２のトランジスタを基準電位に接続す
る第８のトランジスタを含む。
【００２５】請求項４に係る発明はさらに第１のトラン
ジスタと第７のトランジスタの直列回路に対して並列接
続され、その入力電極が第２のノードに接続される第９
のトランジスタと、第２のトランジスタと第８のトラン
ジスタの直列回路に対して並列接続され、その入力電極
が第１のノードに接続される第１０のトランジスタとを
含む。
ジスタと第７のトランジスタの直列回路に対して並列接
続され、その入力電極が第２のノードに接続される第９
のトランジスタと、第２のトランジスタと第８のトラン
ジスタの直列回路に対して並列接続され、その入力電極
が第１のノードに接続される第１０のトランジスタとを
含む。
【００２６】請求項５に係る発明は、さらに、電源の投
入されたことを検知する電源検知手段と、外部制御信号
と電源検知手段の出力とを受け、電源検知手段が電源の
投入を検知したことに応じて第２の論理となり、制御信
号が第１の論理から第２の論理になったことに応じて、
第１の論理となる第１の活性化信号を出力するゲート素
子と、電源が投入されてから第１の論理となり、制御信
号が第１の論理から第２の論理になってから所定の時間
後に第２の論理となる第２の活性化信号を出力するイン
バータ素子を含む。
入されたことを検知する電源検知手段と、外部制御信号
と電源検知手段の出力とを受け、電源検知手段が電源の
投入を検知したことに応じて第２の論理となり、制御信
号が第１の論理から第２の論理になったことに応じて、
第１の論理となる第１の活性化信号を出力するゲート素
子と、電源が投入されてから第１の論理となり、制御信
号が第１の論理から第２の論理になってから所定の時間
後に第２の論理となる第２の活性化信号を出力するイン
バータ素子を含む。
【００２７】請求項６に係る発明は、待機時に第１の論
理でアクティブになる外部制御信号を半導体メモリ装置
の内部に伝えるためのバッファ回路を内蔵した半導体メ
モリ装置のバッファ回路であって、外部制御信号とバッ
ファ回路を活性化するための活性化信号とを受けるＣＭ
ＯＳ論理和ゲートと、待機時にデータとＣＭＯＳ論理和
ゲートの出力とを受け、論理和ゲートの出力が第１の論
理になったことに応じてデータを出力するＣＭＯＳ論理
積ゲートとを含む。
理でアクティブになる外部制御信号を半導体メモリ装置
の内部に伝えるためのバッファ回路を内蔵した半導体メ
モリ装置のバッファ回路であって、外部制御信号とバッ
ファ回路を活性化するための活性化信号とを受けるＣＭ
ＯＳ論理和ゲートと、待機時にデータとＣＭＯＳ論理和
ゲートの出力とを受け、論理和ゲートの出力が第１の論
理になったことに応じてデータを出力するＣＭＯＳ論理
積ゲートとを含む。
【００２８】請求項７に係る発明は、データが複数ビッ
ト並列に入力され、ＣＭＯＳ論理積ゲートは、それぞれ
対応するデータとＣＭＯＳ論理和ゲートの出力を受ける
複数のＣＭＯＳ論理積ゲートを含む。
ト並列に入力され、ＣＭＯＳ論理積ゲートは、それぞれ
対応するデータとＣＭＯＳ論理和ゲートの出力を受ける
複数のＣＭＯＳ論理積ゲートを含む。
【００２９】
【作用】請求項１に係る発明では、出力信号を導出する
ための第１および第２のノードをそれぞれ第１および第
２のプリチャージ手段によってプリチャージしておき、
第１の活性化信号が第１の論理のときには第１および第
２のトランジスタと第１および第２のプリチャージ手段
を切離し、第１の活性化信号が第２の論理になったこと
に応じて、第１および第２のプリチャージ手段と第１お
よび第２のトランジスタとを接続し、第１のトランジス
タに入力されている制御信号に応じた信号を第１および
第２のノードから出力することにより、外部制御信号が
与えられてから第１および第２のノードの電位を確定す
るまでの時間を早くできる。
ための第１および第２のノードをそれぞれ第１および第
２のプリチャージ手段によってプリチャージしておき、
第１の活性化信号が第１の論理のときには第１および第
２のトランジスタと第１および第２のプリチャージ手段
を切離し、第１の活性化信号が第２の論理になったこと
に応じて、第１および第２のプリチャージ手段と第１お
よび第２のトランジスタとを接続し、第１のトランジス
タに入力されている制御信号に応じた信号を第１および
第２のノードから出力することにより、外部制御信号が
与えられてから第１および第２のノードの電位を確定す
るまでの時間を早くできる。
【００３０】請求項６に係る発明では、外部制御信号と
バッファ回路を活性化するための活性化信号とをＣＭＯ
Ｓ論理和ゲートで受け、待機時にデータと論理和ゲート
の出力とをＣＭＯＳ論理積ゲートで受け、論理和ゲート
の出力が第１の論理になったことに応じて論理積ゲート
からデータを出力することにより、電源投入前にデータ
による貫通電流が流れるのを阻止できる。
バッファ回路を活性化するための活性化信号とをＣＭＯ
Ｓ論理和ゲートで受け、待機時にデータと論理和ゲート
の出力とをＣＭＯＳ論理積ゲートで受け、論理和ゲート
の出力が第１の論理になったことに応じて論理積ゲート
からデータを出力することにより、電源投入前にデータ
による貫通電流が流れるのを阻止できる。
【００３１】
【実施例】図１はこの発明の一実施例の行アドレスバッ
ファ回路の回路図である。この図１に示した実施例は、
一方のインバータ２０ｃのｎＭＯＳトランジスタ２４の
ゲートに外部行アドレス信号１が入力され、ｎＭＯＳト
ランジスタ２５のゲートには遅延活性化信号φ２が入力
され、他方のインバータ２０ｄのｎＭＯＳトランジスタ
３０のゲートは接地され、ｎＭＯＳトランジスタ３１の
ゲートには遅延活性化信号φ２が入力され、それ以外の
構成は図７と同じである。
ファ回路の回路図である。この図１に示した実施例は、
一方のインバータ２０ｃのｎＭＯＳトランジスタ２４の
ゲートに外部行アドレス信号１が入力され、ｎＭＯＳト
ランジスタ２５のゲートには遅延活性化信号φ２が入力
され、他方のインバータ２０ｄのｎＭＯＳトランジスタ
３０のゲートは接地され、ｎＭＯＳトランジスタ３１の
ゲートには遅延活性化信号φ２が入力され、それ以外の
構成は図７と同じである。
【００３２】図２は図１に示した行アドレスバッファ回
路の動作を説明するためのタイムチャートである。次
に、図２を参照して図１に示した行アドレスバッファ回
路の動作について説明する。電源が投入されると、電源
リセット信号発生回路１は図２（ａ）に示すように、Ｚ
ＰＯＲ信号を“Ｌ”レベルから“Ｈ”レベルにする。こ
こで、時刻ｔ０で電源電圧が０ＶからＶｃｃになると、
ＺＰＯＲ信号が図２（ｂ）に示すように“Ｈ”レベルに
なる。この“Ｈ”レベルのＺＰＯＲ信号はインバータ６
で反転され、ＮＯＲゲート１の一方の入力に与えられ、
ＮＯＲゲート１はＺＲＡＳ信号のレベルに応じた信号を
出力する。図２（ｃ）に示す時刻ｔ１でＺＲＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルになると、図２（ｄ）に
示すように、活性化信号φ１が“Ｈ”レベルになり、図
２（ｅ）に示すように、遅延回路１０で決まる時間ｔ２
において遅延活性化信号φ２が“Ｌ”レベルになる。
路の動作を説明するためのタイムチャートである。次
に、図２を参照して図１に示した行アドレスバッファ回
路の動作について説明する。電源が投入されると、電源
リセット信号発生回路１は図２（ａ）に示すように、Ｚ
ＰＯＲ信号を“Ｌ”レベルから“Ｈ”レベルにする。こ
こで、時刻ｔ０で電源電圧が０ＶからＶｃｃになると、
ＺＰＯＲ信号が図２（ｂ）に示すように“Ｈ”レベルに
なる。この“Ｈ”レベルのＺＰＯＲ信号はインバータ６
で反転され、ＮＯＲゲート１の一方の入力に与えられ、
ＮＯＲゲート１はＺＲＡＳ信号のレベルに応じた信号を
出力する。図２（ｃ）に示す時刻ｔ１でＺＲＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルになると、図２（ｄ）に
示すように、活性化信号φ１が“Ｈ”レベルになり、図
２（ｅ）に示すように、遅延回路１０で決まる時間ｔ２
において遅延活性化信号φ２が“Ｌ”レベルになる。
【００３３】一方、図２（ｆ）に示すように、時刻ｔ３
から時刻ｔ４の期間に、“Ｈ”レベルの外部列アドレス
信号１が入力されると、行アドレスバッファ回路２０ｅ
から“Ｌ”レベルの内部行アドレス信号が出力される。
から時刻ｔ４の期間に、“Ｈ”レベルの外部列アドレス
信号１が入力されると、行アドレスバッファ回路２０ｅ
から“Ｌ”レベルの内部行アドレス信号が出力される。
【００３４】ここで、行アドレスバッファ回路２０ｅの
具体的な動作について説明する。ＺＲＡＳ信号が“Ｈ”
レベルの待機状態では、活性化信号φ１が“Ｌ”レベル
であるのでｐＭＯＳトランジスタ２１，２２が導通し、
ｎＭＯＳトランジスタ２３がオフしているため、ノード
Ａ，Ｂがともに“Ｈ”レベルにプリチャージされる。一
方、待機期間中において、遅延活性化信号φ２は“Ｈ”
レベルになり、ｎＭＯＳトランジスタ２５，３１はオン
している。次に、時刻ｔ１において、ＺＲＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルになると活性化信号φ１
が“Ｈ”レベルになり、ノードＡ，Ｂを“Ｈ”レベルに
プリチャージしていたｐＭＯＳトランジスタ２１，２８
がオフし、ｎＭＯＳトランジスタ２３，２９がオンす
る。
具体的な動作について説明する。ＺＲＡＳ信号が“Ｈ”
レベルの待機状態では、活性化信号φ１が“Ｌ”レベル
であるのでｐＭＯＳトランジスタ２１，２２が導通し、
ｎＭＯＳトランジスタ２３がオフしているため、ノード
Ａ，Ｂがともに“Ｈ”レベルにプリチャージされる。一
方、待機期間中において、遅延活性化信号φ２は“Ｈ”
レベルになり、ｎＭＯＳトランジスタ２５，３１はオン
している。次に、時刻ｔ１において、ＺＲＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルになると活性化信号φ１
が“Ｈ”レベルになり、ノードＡ，Ｂを“Ｈ”レベルに
プリチャージしていたｐＭＯＳトランジスタ２１，２８
がオフし、ｎＭＯＳトランジスタ２３，２９がオンす
る。
【００３５】ここで、ｐＭＯＳトランジスタ２２と２
７，ｎＭＯＳトランジスタ２３と２９，ｎＭＯＳトラン
ジスタ２４と３０，２５と３０のそれぞれのトランジス
タサイズは互いに等しく選ばれている。外部列アドレス
信号１はＴＴＬレベルで入力され、“Ｈ”レベルは２．
０Ｖであり、“Ｌ”レベルは０．８Ｖであるので、ＴＴ
Ｌレベルでの“Ｈ”レベルと“Ｌ”レベルの安定しきい
値は１．４Ｖになる。活性化信号φ１と遅延活性化信号
φ２が“Ｈ”レベルの状態でｎＭＯＳトランジスタ２
３，２５，２９，３１がオンしているとき、外部列アド
レス信号１のレベルがＴＴＬのしきい値電圧１．４Ｖよ
り高くなると、ノードＡが“Ｌ”レベルとなり、ノード
Ｂが“Ｈ”レベルになるように、外部列アドレス信号１
のレベルが１．４Ｖより低くなると、ノードＡが“Ｈ”
レベルとなり、ノードＢが“Ｌ”レベルになるように、
インバータ２０ｃ，２０ｄのｎＭＯＳトランジスタ２６
のトランジスタサイズＷ１と、ｎＭＯＳトランジスタ３
２のトランジスタサイズＷ２に差がつけられて調節され
ている。
７，ｎＭＯＳトランジスタ２３と２９，ｎＭＯＳトラン
ジスタ２４と３０，２５と３０のそれぞれのトランジス
タサイズは互いに等しく選ばれている。外部列アドレス
信号１はＴＴＬレベルで入力され、“Ｈ”レベルは２．
０Ｖであり、“Ｌ”レベルは０．８Ｖであるので、ＴＴ
Ｌレベルでの“Ｈ”レベルと“Ｌ”レベルの安定しきい
値は１．４Ｖになる。活性化信号φ１と遅延活性化信号
φ２が“Ｈ”レベルの状態でｎＭＯＳトランジスタ２
３，２５，２９，３１がオンしているとき、外部列アド
レス信号１のレベルがＴＴＬのしきい値電圧１．４Ｖよ
り高くなると、ノードＡが“Ｌ”レベルとなり、ノード
Ｂが“Ｈ”レベルになるように、外部列アドレス信号１
のレベルが１．４Ｖより低くなると、ノードＡが“Ｈ”
レベルとなり、ノードＢが“Ｌ”レベルになるように、
インバータ２０ｃ，２０ｄのｎＭＯＳトランジスタ２６
のトランジスタサイズＷ１と、ｎＭＯＳトランジスタ３
２のトランジスタサイズＷ２に差がつけられて調節され
ている。
【００３６】図１に示した行アドレスバッファ回路２０
ｅでは、活性化信号φ２が入力される側のｎＭＯＳトラ
ンジスタ２５が接地電位側にあり、そのドレイン側にＴ
ＴＬレベルのゲート電圧のｎＭＯＳトランジスタ２４が
接続されている。ｎＭＯＳトランジスタ２５のゲート電
圧は遅延活性化信号φ２の電源電圧の“Ｈ”レベルであ
り、ｎＭＯＳトランジスタ２５が完全にオンするので、
ノードＮの電位が０Ｖになる。ｎＭＯＳトランジスタの
基板電圧が０Ｖのとき、ｎＭＯＳトランジスタ２４，２
５ともにソース電圧と基板電圧との差のバックバイアス
電位が０Ｖになるので、基板バイアス効果によってｎＭ
ＯＳトランジスタ２４，２５のしきい値電圧が大きくな
ることがない。したがって、直列接続されたｎＭＯＳト
ランジスタ２４，２５のオン抵抗を図６に示した従来の
行アドレスバッファ回路より小さくすることができる。
このため、“Ｈ”レベルにプリチャージされたノードＡ
を従来より速く０Ｖにすることができ、内部アドレス信
号ＩＮＸ１を速く出力することができる。
ｅでは、活性化信号φ２が入力される側のｎＭＯＳトラ
ンジスタ２５が接地電位側にあり、そのドレイン側にＴ
ＴＬレベルのゲート電圧のｎＭＯＳトランジスタ２４が
接続されている。ｎＭＯＳトランジスタ２５のゲート電
圧は遅延活性化信号φ２の電源電圧の“Ｈ”レベルであ
り、ｎＭＯＳトランジスタ２５が完全にオンするので、
ノードＮの電位が０Ｖになる。ｎＭＯＳトランジスタの
基板電圧が０Ｖのとき、ｎＭＯＳトランジスタ２４，２
５ともにソース電圧と基板電圧との差のバックバイアス
電位が０Ｖになるので、基板バイアス効果によってｎＭ
ＯＳトランジスタ２４，２５のしきい値電圧が大きくな
ることがない。したがって、直列接続されたｎＭＯＳト
ランジスタ２４，２５のオン抵抗を図６に示した従来の
行アドレスバッファ回路より小さくすることができる。
このため、“Ｈ”レベルにプリチャージされたノードＡ
を従来より速く０Ｖにすることができ、内部アドレス信
号ＩＮＸ１を速く出力することができる。
【００３７】しかも、行アドレスバッファ回路２０ｅは
２つのインバータ２０ｃ，２０ｄの入力と出力とを交互
に接続して左右対称のラッチ回路を構成し、各ノードの
寄生容量，抵抗を対称とすることによってラッチ回路の
増幅時のオフセット電圧を小さくできる。すなわち、ｐ
ＭＯＳトランジスタ２１と２８，２２と２７およびｎＭ
ＯＳトランジスタ２３と２９，２４と３０，２５と３１
のそれぞれのサイズは同じでありかつ対称に配置されて
いるが、ｎＭＯＳトランジスタ２６と３２のサイズはア
ンバランスに構成されている。外部行アドレス信号は、
“Ｈ”レベルのとき２．０Ｖ，“Ｌ”レベルのとき０．
８ＶになるＴＴＬレベルであるため、（２．０Ｖ＋０．
８Ｖ）／２＝１．４Ｖがしきい値電圧になり、外部行ア
ドレス信号は１．４Ｖより大きいときには内部アドレス
信号ＩＮＸ１が“Ｈ”レベルとなり、ＺＩＮＸ１が
“Ｌ”レベルになり、外部行アドレス信号１が１．４Ｖ
より小さいときには、内部アドレス信号ＩＮＸ１が
“Ｌ”レベルとなり、ＺＩＮＸ１が“Ｈ”レベルとなる
ようにｎＭＯＳトランジスタ２６と３２のサイズが決定
される。通常、ｎＭＯＳトランジスタ２６のサイズがｎ
ＭＯＳトランジスタ３２のサイズよりも小さく設定され
ている。
２つのインバータ２０ｃ，２０ｄの入力と出力とを交互
に接続して左右対称のラッチ回路を構成し、各ノードの
寄生容量，抵抗を対称とすることによってラッチ回路の
増幅時のオフセット電圧を小さくできる。すなわち、ｐ
ＭＯＳトランジスタ２１と２８，２２と２７およびｎＭ
ＯＳトランジスタ２３と２９，２４と３０，２５と３１
のそれぞれのサイズは同じでありかつ対称に配置されて
いるが、ｎＭＯＳトランジスタ２６と３２のサイズはア
ンバランスに構成されている。外部行アドレス信号は、
“Ｈ”レベルのとき２．０Ｖ，“Ｌ”レベルのとき０．
８ＶになるＴＴＬレベルであるため、（２．０Ｖ＋０．
８Ｖ）／２＝１．４Ｖがしきい値電圧になり、外部行ア
ドレス信号は１．４Ｖより大きいときには内部アドレス
信号ＩＮＸ１が“Ｈ”レベルとなり、ＺＩＮＸ１が
“Ｌ”レベルになり、外部行アドレス信号１が１．４Ｖ
より小さいときには、内部アドレス信号ＩＮＸ１が
“Ｌ”レベルとなり、ＺＩＮＸ１が“Ｈ”レベルとなる
ようにｎＭＯＳトランジスタ２６と３２のサイズが決定
される。通常、ｎＭＯＳトランジスタ２６のサイズがｎ
ＭＯＳトランジスタ３２のサイズよりも小さく設定され
ている。
【００３８】さらに、図１に示した実施例では、ノード
Ａ，Ｂを内部電源電位Ｖｃｃレベルにプリチャージする
ことによって、外部行アドレス信号を受付けてから内部
行アドレス信号ＩＮＸ１，ＺＩＮＸ１を確定するまでの
時間を早くできる。もし、内部アドレス信号ＩＮＸ＝
“Ｌ”，ＺＩＮＸ＝“Ｈ”のように、ラッチが一方のレ
ベルに確定した状態で、“Ｈ”レベルの外部行アドレス
信号を受付けると、ラッチを反転するための時間がかか
り遅くなってしまう。
Ａ，Ｂを内部電源電位Ｖｃｃレベルにプリチャージする
ことによって、外部行アドレス信号を受付けてから内部
行アドレス信号ＩＮＸ１，ＺＩＮＸ１を確定するまでの
時間を早くできる。もし、内部アドレス信号ＩＮＸ＝
“Ｌ”，ＺＩＮＸ＝“Ｈ”のように、ラッチが一方のレ
ベルに確定した状態で、“Ｈ”レベルの外部行アドレス
信号を受付けると、ラッチを反転するための時間がかか
り遅くなってしまう。
【００３９】図３はこの発明の他の実施例の列アドレス
バッファ回路の回路図である。この図３に示した列アド
レスバッファ回路は図９に示したＮＡＮＤゲート４２に
代えてＮＯＲゲート５２を設けたものであり、ＮＯＲゲ
ート５２の一方入力端にはＺＣＡＳ信号が与えられ、他
方入力端にはＺＰＯＲ信号がインバータ５３で反転され
て入力される。ＮＯＲゲート５２の出力はインバータ５
４で反転され、インバータ４３に与えられる。それ以外
の構成は図９と同じである。
バッファ回路の回路図である。この図３に示した列アド
レスバッファ回路は図９に示したＮＡＮＤゲート４２に
代えてＮＯＲゲート５２を設けたものであり、ＮＯＲゲ
ート５２の一方入力端にはＺＣＡＳ信号が与えられ、他
方入力端にはＺＰＯＲ信号がインバータ５３で反転され
て入力される。ＮＯＲゲート５２の出力はインバータ５
４で反転され、インバータ４３に与えられる。それ以外
の構成は図９と同じである。
【００４０】図４は図３に示した列アドレスバッファ回
路の動作を説明するためのタイムチャートである。次
に、図４を参照して図３に示した列アドレスバッファ回
路の動作について説明する。図４（ａ）に示す時刻ｔ０
で電源が投入されると、電源リセット信号発生回路１の
出力のＺＰＯＲ信号が図４（ｂ）に示すように“Ｌ”レ
ベルから“Ｈ”レベルになる。“Ｈ”レベルのＺＰＯＲ
信号はインバータ５３で反転され、ＮＯＲゲート５２の
他方入力端に与えられるので、ＺＣＡＳ信号の受付けが
可能になる。次に、時刻ｔ１において、図４（ｃ）に示
すように、ＺＣＡＳ信号が“Ｌ”レベルになると、活性
化信号φ３が図４（ｄ）に示すように“Ｈ”レベルにな
る。このため、ＮＡＮＤゲート４４は図４（ｅ）に示す
ように、“Ｈ”レベルの外部列アドレス信号１を出力す
る。この外部列アドレス信号１はインバータ４５で反転
され、図４（ｆ）に示すように内部列アドレス信号ＩＮ
Ｙ１が“Ｈ”レベルになる。
路の動作を説明するためのタイムチャートである。次
に、図４を参照して図３に示した列アドレスバッファ回
路の動作について説明する。図４（ａ）に示す時刻ｔ０
で電源が投入されると、電源リセット信号発生回路１の
出力のＺＰＯＲ信号が図４（ｂ）に示すように“Ｌ”レ
ベルから“Ｈ”レベルになる。“Ｈ”レベルのＺＰＯＲ
信号はインバータ５３で反転され、ＮＯＲゲート５２の
他方入力端に与えられるので、ＺＣＡＳ信号の受付けが
可能になる。次に、時刻ｔ１において、図４（ｃ）に示
すように、ＺＣＡＳ信号が“Ｌ”レベルになると、活性
化信号φ３が図４（ｄ）に示すように“Ｈ”レベルにな
る。このため、ＮＡＮＤゲート４４は図４（ｅ）に示す
ように、“Ｈ”レベルの外部列アドレス信号１を出力す
る。この外部列アドレス信号１はインバータ４５で反転
され、図４（ｆ）に示すように内部列アドレス信号ＩＮ
Ｙ１が“Ｈ”レベルになる。
【００４１】図５は図３に示した列アドレスバッファの
具体的な電気回路図である。図３に示したインバータ５
３はｐＭＯＳトランジスタ５３１とｎＭＯＳトランジス
タ５３２とを含み、これらのゲートにはＺＰＯＲ信号が
与えられ、ｐＭＯＳトランジスタ５３１のソースには電
源電位Ｖｃｃが与えられ、ドレインはｎＭＯＳトランジ
スタ５３２のドレインに接続され、ｎＭＯＳトランジス
タ５３２のソースは接地される。ＮＯＲゲート５２はｐ
ＭＯＳトランジスタ５２１，５２２とｎＭＯＳトランジ
スタ５２３，５２４を含み、ｐＭＯＳトランジスタ５２
２とｎＭＯＳトランジスタ５２４のゲートにはＺＣＡＳ
信号が与えられ、ｐＭＯＳトランジスタ５２１とｎＭＯ
Ｓトランジスタ５２３の各ゲートはインバータ５３の出
力に接続される。ｐＭＯＳトランジスタ５２１のソース
には電源電位Ｖｃｃが与えられ、ドレインはｐＭＯＳト
ランジスタ５２２のソースに接続され、ｐＭＯＳトラン
ジスタ５２２のドレインはｎＭＯＳトランジスタ５２３
と５２４のドレインに接続され、ｎＭＯＳトランジスタ
５２３，５２４のそれぞれのソースは接地されるととも
に、インバータ５４の入力に接続される。
具体的な電気回路図である。図３に示したインバータ５
３はｐＭＯＳトランジスタ５３１とｎＭＯＳトランジス
タ５３２とを含み、これらのゲートにはＺＰＯＲ信号が
与えられ、ｐＭＯＳトランジスタ５３１のソースには電
源電位Ｖｃｃが与えられ、ドレインはｎＭＯＳトランジ
スタ５３２のドレインに接続され、ｎＭＯＳトランジス
タ５３２のソースは接地される。ＮＯＲゲート５２はｐ
ＭＯＳトランジスタ５２１，５２２とｎＭＯＳトランジ
スタ５２３，５２４を含み、ｐＭＯＳトランジスタ５２
２とｎＭＯＳトランジスタ５２４のゲートにはＺＣＡＳ
信号が与えられ、ｐＭＯＳトランジスタ５２１とｎＭＯ
Ｓトランジスタ５２３の各ゲートはインバータ５３の出
力に接続される。ｐＭＯＳトランジスタ５２１のソース
には電源電位Ｖｃｃが与えられ、ドレインはｐＭＯＳト
ランジスタ５２２のソースに接続され、ｐＭＯＳトラン
ジスタ５２２のドレインはｎＭＯＳトランジスタ５２３
と５２４のドレインに接続され、ｎＭＯＳトランジスタ
５２３，５２４のそれぞれのソースは接地されるととも
に、インバータ５４の入力に接続される。
【００４２】インバータ５４はｐＭＯＳトランジスタ５
４１とｎＭＯＳトランジスタ５４２とを含み、これらの
ｐＭＯＳトランジスタ５４１とｎＭＯＳトランジスタ５
４２の各ゲートにはＮＯＲゲート５２の出力が接続さ
れ、ｐＭＯＳトランジスタ５４１のソースには電源電位
Ｖｃｃが与えられ、ドレインはｎＭＯＳトランジスタ５
４２のドレインに接続されるとともに、インバータ４３
の入力に接続される。ｎＭＯＳトランジスタ５４２のソ
ースは接地される。インバータ４３はｐＭＯＳトランジ
スタ４３１とｎＭＯＳトランジスタ４３２を含み、これ
らのトランジスタの各ゲートにはインバータ５４の出力
が接続され、ｐＭＯＳトランジスタ４３１のドレインに
は電源電位が与えられ、ソースはｎＭＯＳトランジスタ
４３２のドレインとＮＡＮＤゲート４４の一方入力端に
接続され、ｎＭＯＳトランジスタ４３２のソースは接地
される。
４１とｎＭＯＳトランジスタ５４２とを含み、これらの
ｐＭＯＳトランジスタ５４１とｎＭＯＳトランジスタ５
４２の各ゲートにはＮＯＲゲート５２の出力が接続さ
れ、ｐＭＯＳトランジスタ５４１のソースには電源電位
Ｖｃｃが与えられ、ドレインはｎＭＯＳトランジスタ５
４２のドレインに接続されるとともに、インバータ４３
の入力に接続される。ｎＭＯＳトランジスタ５４２のソ
ースは接地される。インバータ４３はｐＭＯＳトランジ
スタ４３１とｎＭＯＳトランジスタ４３２を含み、これ
らのトランジスタの各ゲートにはインバータ５４の出力
が接続され、ｐＭＯＳトランジスタ４３１のドレインに
は電源電位が与えられ、ソースはｎＭＯＳトランジスタ
４３２のドレインとＮＡＮＤゲート４４の一方入力端に
接続され、ｎＭＯＳトランジスタ４３２のソースは接地
される。
【００４３】ＮＡＮＤゲート４４はｐＭＯＳトランジス
タ４４１，４４２とｎＭＯＳトランジスタ４４３，４４
４とを含む。ｐＭＯＳトランジスタ４４１とｎＭＯＳト
ランジスタ４４３の各ゲートには外部列アドレス信号１
が与えられ、ｐＭＯＳトランジスタ４４２とｎＭＯＳト
ランジスタ４４４の各ゲートにはインバータ４３の出力
が接続される。ｐＭＯＳトランジスタ４４１，４４２の
各ソースには電源電位Ｖｃｃが与えられ、各ドレインは
ｎＭＯＳトランジスタ４４３のドレインとインバータ４
５の入力に接続される。ｎＭＯＳトランジスタ４４３の
ソースはｎＭＯＳトランジスタ４４４のドレインに接続
され、ｎＭＯＳトランジスタ４４４のソースは接地され
る。インバータ４５はｐＭＯＳトランジスタ４５１とｎ
ＭＯＳトランジスタ４５２とを含み、ｐＭＯＳトランジ
スタ４５１とｎＭＯＳトランジスタ４５２の各ゲートは
ＮＡＮＤゲート４４の出力に接続され、ｐＭＯＳトラン
ジスタ４５１のソースには電源電位Ｖｃｃが与えられ、
ドレインはｎＭＯＳトランジスタ４５２のドレインに接
続されるとともに、内部アドレス信号ＩＮＹ１として出
力され、ｎＭＯＳトランジスタ４５２のソースは接地さ
れる。
タ４４１，４４２とｎＭＯＳトランジスタ４４３，４４
４とを含む。ｐＭＯＳトランジスタ４４１とｎＭＯＳト
ランジスタ４４３の各ゲートには外部列アドレス信号１
が与えられ、ｐＭＯＳトランジスタ４４２とｎＭＯＳト
ランジスタ４４４の各ゲートにはインバータ４３の出力
が接続される。ｐＭＯＳトランジスタ４４１，４４２の
各ソースには電源電位Ｖｃｃが与えられ、各ドレインは
ｎＭＯＳトランジスタ４４３のドレインとインバータ４
５の入力に接続される。ｎＭＯＳトランジスタ４４３の
ソースはｎＭＯＳトランジスタ４４４のドレインに接続
され、ｎＭＯＳトランジスタ４４４のソースは接地され
る。インバータ４５はｐＭＯＳトランジスタ４５１とｎ
ＭＯＳトランジスタ４５２とを含み、ｐＭＯＳトランジ
スタ４５１とｎＭＯＳトランジスタ４５２の各ゲートは
ＮＡＮＤゲート４４の出力に接続され、ｐＭＯＳトラン
ジスタ４５１のソースには電源電位Ｖｃｃが与えられ、
ドレインはｎＭＯＳトランジスタ４５２のドレインに接
続されるとともに、内部アドレス信号ＩＮＹ１として出
力され、ｎＭＯＳトランジスタ４５２のソースは接地さ
れる。
【００４４】図５において、電源投入前は、ＺＰＯＲ信
号は“Ｌ”レベルであり、電源投入中での電源電圧が不
充分なレベルであってもＺＰＯＲ信号は“Ｌ”レベルな
ので、電源投入時に貫通電流が流れることはない。
号は“Ｌ”レベルであり、電源投入中での電源電圧が不
充分なレベルであってもＺＰＯＲ信号は“Ｌ”レベルな
ので、電源投入時に貫通電流が流れることはない。
【００４５】また、この実施例では、外部列アドレス信
号１をＮＡＮＤゲート４４で受けるようにしているが、
これは同じ駆動能力のＮＡＮＤゲートとＮＯＲゲートと
のそれぞれのレイアウト面積を比較した場合、ＮＯＲゲ
ートのほうが面積が大きくなってしまうため、ＮＡＮＤ
ゲートを用いることにより、回路スペースを小さくでき
る。すなわち、ｐチャネル型の移動度はｎチャネル型の
移動度の約１／２であり、ＮＯＲゲート５２ではｐＭＯ
Ｓトランジスタ５２１と５２２とが直列接続されるた
め、ｐＭＯＳトランジスタのサイズが大きくなってしま
う。
号１をＮＡＮＤゲート４４で受けるようにしているが、
これは同じ駆動能力のＮＡＮＤゲートとＮＯＲゲートと
のそれぞれのレイアウト面積を比較した場合、ＮＯＲゲ
ートのほうが面積が大きくなってしまうため、ＮＡＮＤ
ゲートを用いることにより、回路スペースを小さくでき
る。すなわち、ｐチャネル型の移動度はｎチャネル型の
移動度の約１／２であり、ＮＯＲゲート５２ではｐＭＯ
Ｓトランジスタ５２１と５２２とが直列接続されるた
め、ｐＭＯＳトランジスタのサイズが大きくなってしま
う。
【００４６】なお、前述の図３および図５に示した実施
例では、外部列アドレスを受けるための列アドレスバッ
ファにこの発明を適用したが、これに限ることなく、図
６に示した書込信号ＺＷＥを図３および図５に示すバッ
ファで受けるように構成してもよい。
例では、外部列アドレスを受けるための列アドレスバッ
ファにこの発明を適用したが、これに限ることなく、図
６に示した書込信号ＺＷＥを図３および図５に示すバッ
ファで受けるように構成してもよい。
【００４７】
【発明の効果】以上のように、この発明によれば、出力
信号を導出するための第１および第２のノードを第１お
よび第２のプリチャージ手段によってプリチャージして
おき、第１の活性化信号が第１の論理のときには第１お
よび第２のトランジスタと第１および第２のプリチャー
ジ手段を切離し、第１の活性化信号が第２の論理になっ
たことに応じて、第１および第２のプリチャージ手段と
第１および第２のトランジスタとを接続し、第１のトラ
ンジスタに入力されている制御信号に応じた信号を第１
および第２のノードから出力するようにしたので、外部
制御信号が入力されてから第１および第２のノードの電
位が確定するまでの時間を早くできる。
信号を導出するための第１および第２のノードを第１お
よび第２のプリチャージ手段によってプリチャージして
おき、第１の活性化信号が第１の論理のときには第１お
よび第２のトランジスタと第１および第２のプリチャー
ジ手段を切離し、第１の活性化信号が第２の論理になっ
たことに応じて、第１および第２のプリチャージ手段と
第１および第２のトランジスタとを接続し、第１のトラ
ンジスタに入力されている制御信号に応じた信号を第１
および第２のノードから出力するようにしたので、外部
制御信号が入力されてから第１および第２のノードの電
位が確定するまでの時間を早くできる。
【００４８】さらに、列アドレスバッファ回路において
は、外部制御信号をＣＭＯＳ論理和ゲートで受け、待機
時にはデータと論理和ゲートの出力をＣＭＯＳ論理積ゲ
ートで受けるようにしているため、電源投入中に貫通電
流が流れるのを阻止することができる。
は、外部制御信号をＣＭＯＳ論理和ゲートで受け、待機
時にはデータと論理和ゲートの出力をＣＭＯＳ論理積ゲ
ートで受けるようにしているため、電源投入中に貫通電
流が流れるのを阻止することができる。
【図１】 この発明の一実施例の行アドレスバッファ回
路の回路図である。
路の回路図である。
【図２】 図１に示した行アドレスバッファ回路の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図３】 この発明の他の実施例の列アドレスバッファ
回路の回路図である。
回路の回路図である。
【図４】 図３に示した列アドレスバッファ回路の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図５】 図３に示した列アドレスバッファの具体的な
電気回路図である。
電気回路図である。
【図６】 従来のＤＲＡＭの全体の構成を示すブロック
図である。
図である。
【図７】 従来の行アドレスバッファ回路の回路図であ
る。
る。
【図８】 図６に示した行アドレスバッファ回路のタイ
ムチャートである。
ムチャートである。
【図９】 従来の列アドレスバッファ回路の回路図であ
る。
る。
【図１０】 図８に示した列アドレスバッファ回路の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【符号の説明】 １ 電源リセット信号発生回路、４〜６，８，９，１
１，１４，１５，４３，４５，５３ インバータ、１０
遅延回路、２０ｃ，２０ｄ インバータ、２０ｅ 行
アドレスバッファ回路、２１，２２，２７，２８ ｐＭ
ＯＳトランジスタ、２３〜２６，２９〜３１ ｎＭＯＳ
トランジスタ、４４ ＮＡＮＤゲート、５１，５２ Ｎ
ＯＲゲート。
１，１４，１５，４３，４５，５３ インバータ、１０
遅延回路、２０ｃ，２０ｄ インバータ、２０ｅ 行
アドレスバッファ回路、２１，２２，２７，２８ ｐＭ
ＯＳトランジスタ、２３〜２６，２９〜３１ ｎＭＯＳ
トランジスタ、４４ ＮＡＮＤゲート、５１，５２ Ｎ
ＯＲゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸岡 毅一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (7)
- 【請求項１】 外部信号を半導体メモリ装置の内部に伝
えるために、ＣＭＯＳトランジスタで構成されたバッフ
ァ回路であって、 出力信号を導出するための第１および第２のノード、 前記第１のノードをプリチャージするための第１のプリ
チャージ手段、 前記第２のノードをプリチャージするための第２のプリ
チャージ手段、 前記外部信号がその入力電極に与えられる第１のトラン
ジスタ、 その入力電極が基準電位に接続される第２のトランジス
タ、 第１の活性信号が第１の論理であることに応じて、前記
第１のプリチャージ手段と前記第１のトランジスタの第
１の電極との接続を切離し、前記第１の活性化信号が前
記第１の論理とは異なる第２の論理になったことに応じ
て、前記第１のプリチャージ手段と前記第１のトランジ
スタの第１の電極とを接続する第３のトランジスタ、お
よび前記第１の活性化信号が前記第１の論理があること
に応じて、前記第２のプリチャージ手段と前記第２のト
ランジスタの第１の電極との接続を切離し、前記第１の
活性化信号が前記第２の論理になったことに応じて、前
記第２のプリチャージ手段と前記第２のトランジスタの
第１の電極とを接続する第４のトランジスタを備えた、
半導体メモリ装置のバッファ回路。 - 【請求項２】 さらに、前記第１のプリチャージ手段に
並列接続され、その入力電極が前記第２のノードに接続
される第５のトランジスタ、および前記第２のプリチャ
ージ手段に並列接続され、その入力電極が前記第１のノ
ードに接続される第６のトランジスタを備えた、半導体
メモリ装置のバッファ回路。 - 【請求項３】 さらに、前記第１のトランジスタと前記
基準電位との間に接続され、第２の活性化信号が前記第
１の論理であることに応じて、前記第１のトランジスタ
を前記基準電位から切離し、前記第２の活性化信号が前
記第２の論理であることに応じて、前記第１のトランジ
スタを前記基準電位に接続する第７のトランジスタ、お
よび前記第４のトランジスタと前記基準電位との間に接
続され、前記第２の活性化信号が前記第１の論理である
ことに応じて前記第２のトランジスタを前記基準電位か
ら切離し、前記第２の活性化信号が前記第２の論理であ
ることに応じて、前記第１のトランジスタを前記基準電
位に接続する第７のトランジスタ、および前記第４のト
ランジスタと前記基準電位との間に接続され、前記第２
の活性化信号が前記第１の論理であることに応じて前記
第２のトランジスタを前記基準電位から切離し、前記第
２の活性化信号が前記第２の論理であることに応じて、
前記第２のトランジスタを前記基準電位に接続する第８
のトランジスタを含む、請求項２の半導体メモリ装置の
バッファ回路。 - 【請求項４】 さらに、前記第１のトランジスタと前記
第７のトランジスタの直列回路に対して並列接続され、
その入力電極が前記第２のノードに接続される第９のト
ランジスタ、および前記第２のトランジスタと前記第８
のトランジスタの直列回路に対して並列接続され、その
入力電極が前記第１のノードに接続される第１０のトラ
ンジスタを含む、請求項３の半導体メモリ装置のバッフ
ァ回路。 - 【請求項５】 さらに、電源の投入されたことを検知す
る電源検知手段、 外部制御信号と前記電源検知手段の出力を受け、前記電
源検知手段が電源の投入を検知したことに応じて第２の
論理となり、前記制御信号が第１の論理から第２の論理
になったことに応じて、第１の論理となる第１の活性化
信号を出力するゲート素子、および前記電源が投入され
てから第１の論理となり、前記制御信号が第１の論理か
ら第２の論理になってから所定の時間後に第２の論理と
なる第２の活性化信号を出力するインバータ素子を含
む、請求項１の半導体メモリ装置のバッファ回路。 - 【請求項６】 待機時に第１の論理でアクティブになる
外部制御信号を半導体メモリ装置の内部に伝えるための
バッファ回路を内蔵した半導体メモリ装置のバッファ回
路であって、 前記外部制御信号と前記バッファ回路を活性化するため
の活性化信号とを受けるＣＭＯＳ論理和ゲート、および
待機時にデータと前記ＣＭＯＳ論理和ゲートの出力とを
受け、前記論理和ゲートの出力が第１の論理になったこ
とに応じて前記データを出力するＣＭＯＳ論理積ゲート
を備えた、半導体メモリ装置のバッファ回路。 - 【請求項７】 前記データは複数ビットを並列に入力さ
れ、 前記ＣＭＯＳ論理積ゲートは、それぞれ対応するデータ
と前記ＣＭＯＳ論理和ゲートの出力を受ける複数のＣＭ
ＯＳ論理積ゲートを含む、請求項６の半導体メモリ装置
のバッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172432A JPH07134896A (ja) | 1993-09-16 | 1994-07-25 | 半導体メモリ装置のバッファ回路 |
| KR1019940023061A KR0136894B1 (ko) | 1993-09-16 | 1994-09-13 | 반도체 메모리 장치의 버퍼 회로 |
| US08/305,632 US5469402A (en) | 1993-09-16 | 1994-09-14 | Buffer circuit of a semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23015493 | 1993-09-16 | ||
| JP5-230154 | 1993-09-16 | ||
| JP6172432A JPH07134896A (ja) | 1993-09-16 | 1994-07-25 | 半導体メモリ装置のバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134896A true JPH07134896A (ja) | 1995-05-23 |
Family
ID=26494787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172432A Pending JPH07134896A (ja) | 1993-09-16 | 1994-07-25 | 半導体メモリ装置のバッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5469402A (ja) |
| JP (1) | JPH07134896A (ja) |
| KR (1) | KR0136894B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195880A (ja) * | 2000-01-07 | 2001-07-19 | Fujitsu Ltd | 半導体集積回路 |
| JP2012142562A (ja) * | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3409938B2 (ja) * | 1995-03-02 | 2003-05-26 | 株式会社東芝 | パワーオンリセット回路 |
| JP3769310B2 (ja) * | 1995-04-10 | 2006-04-26 | 日本テキサス・インスツルメンツ株式会社 | 入力回路 |
| JPH1116395A (ja) * | 1997-06-25 | 1999-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7512019B2 (en) * | 2005-11-02 | 2009-03-31 | Micron Technology, Inc. | High speed digital signal input buffer and method using pulsed positive feedback |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762292B2 (ja) * | 1989-03-20 | 1998-06-04 | 株式会社日立製作所 | 半導体記憶装置 |
-
1994
- 1994-07-25 JP JP6172432A patent/JPH07134896A/ja active Pending
- 1994-09-13 KR KR1019940023061A patent/KR0136894B1/ko not_active IP Right Cessation
- 1994-09-14 US US08/305,632 patent/US5469402A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195880A (ja) * | 2000-01-07 | 2001-07-19 | Fujitsu Ltd | 半導体集積回路 |
| JP2012142562A (ja) * | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| US9424923B2 (en) | 2010-12-17 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device |
| JP2016189231A (ja) * | 2010-12-17 | 2016-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9620186B2 (en) | 2010-12-17 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136894B1 (ko) | 1998-04-29 |
| US5469402A (en) | 1995-11-21 |
| KR950009724A (ko) | 1995-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3480830B2 (ja) | ドライバ回路 | |
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| EP0905904B1 (en) | Semiconductor integrated circuit having tri-state logic gate circuit | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| US6608785B2 (en) | Method and apparatus to ensure functionality and timing robustness in SOI circuits | |
| US6456549B1 (en) | Sense amplifier circuit and semiconductor storage device | |
| JP2003178582A (ja) | ダイナミックメモリのワード線駆動システム | |
| US4104733A (en) | Address selecting circuitry for semiconductor memory device | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP2000021180A (ja) | 内蔵ラッチを備えたダイナミック・センス増幅器 | |
| US5148399A (en) | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| US5124585A (en) | Pulsed bootstrapping output buffer and associated method | |
| KR100567497B1 (ko) | 버스 인터페이스 회로 및 리시버 회로 | |
| US6292418B1 (en) | Semiconductor memory device | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JPH07134896A (ja) | 半導体メモリ装置のバッファ回路 | |
| US5671181A (en) | Data read circuit used in semiconductor storage device | |
| US8451669B2 (en) | Multi-power domain design | |
| JPH0883491A (ja) | データ読出回路 | |
| JP2566067B2 (ja) | 論理回路 | |
| JP3255159B2 (ja) | 半導体集積回路 | |
| GB2060302A (en) | Look ahead high speed circuitry | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| JP3109986B2 (ja) | 信号遷移検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030819 |