JPH0654429B2 - 動画表示制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ラスタースキャン型陰極線ブラウン管（以
下、ＣＲＴという）を用いた表示装置に関し、特にＣＲ
Ｔ画面上における表示位置を任意に変更しながら複数の
文字，図形を表示制御する動画表示制御装置に関する。

〔従来の技術〕

ＣＲＴを表示機器に使用して表示メモリ（例えばダイナ
ミックメモリを用いたリフレッシュメモリ）に編集、記
憶している文章，図形等の情報を表示する機能はマンマ
シーンインターフェィスとして情報処理装置に不可欠な
機能の１つとなっている。

従来、表示装置には、規則的に区分けしたＣＲＴ画面上
の小区画内に文字，図形素片を対応させ、文章や図形を
これらの連なりとして表現するキャラクタディスプレイ
や、画面上に表示すべき情報を表示イメージに直接対応
した画素の集合体で表現するところのグラフィックディ
スプレイなどが主流であった。

しかし、最近、復旧が著しい低価格帯のパーソナルコン
ピュータやファミリーコンピュータと称するテレビゲー
ム機器ではゲーム用ソフトウェアが大半を占め、これら
の用途には前述した小区画の一定の連なりとして表示対
象を表現する表示方法は不向きであり、例えば宇宙空間
をハレー彗星が軌道に沿って少しずつ移動する様子を迫
真的に表現するなど、表示対象を画面上の任意の位置に
表示したり、任意の位置に少しずつ移動させるところの
動画表示方法が要求されており、装置の性能をも左右す
る重要な機能となっている。

このような動画表示の制御は、ダイナミックに移動させ
て表示する図形（以下動画という）の種類を示すコー
ド、画面上の表示位置と色や輝度等を含む動画の属性情
報を全画面に表示すべき数だけメモリに格納しておき、
表示期間中の各水平走査毎にこの属性情報を読出してＣ
ＲＴの走査位置と表示位置から表示すべき動画を検索
し、表示処理する。走査位置毎に全ての動画から垂直走
査位置に表示すべき動画を検出して、対応する表示デー
タを生成することによって、垂直方向の表示位置を制御
し、動画の表示データを輝度信号などの表示に直接対応
した映像信号に変換して出力する際の表示データの出力
タイミングによって水平方向の表示位置を制御してい
る。また、動画の表示位置を変化させる場合には、中央
処理装置（以下、ＣＰＵと略す）または外部入力機器な
どによって表示位置情報を変更することで実現してい
る。

このように、動画の表示制御では、従来の表示制御とは
異なり、表示対象の表示位置が刻々と変化するため、そ
の過程では種類，形状の異なる複数の動画が任意の位置
に散在し、表示画面は極めて複雑な表示状態となる。例
えば、第３図のように同一水平走査線（図中、第ｎ水平
走査線）上に表示すべき動画（図中、動画Ａ，動画Ｂお
よび動画Ｃ）が集中してしまう事態が生じる。このよう
な場合には、１水平走査期間など限られた期間内に多数
の動画の表示データ処理、すなわち表示すべき動画の表
示データを表示メモリから読出して光学的な映像信号に
直接対応した画素データに変換して編集する処理を繰り
返し行なう必要があり、背景画像などの表示情報を処理
する時間が充分に確保できなくなり、正常な表示が行な
えない場合がある。このため、ＣＰＵは、１水平走査期
間内で表示処理が可能な動画の最大数を制限したり、制
限範囲を超過した場合にエラー処理することが必要たな
っている。

〔発明が解決しようとする問題点〕

このように動画表示制御では、ＣＰＵは動画情報が同一
水平走査線上に集中して表示されることに起因する不都
合を回避するために、各動画の表示位置や表示サイズか
ら常時、動画間の位置関係を把握しておき、前述したよ
うな表示位置の片寄りを検知し、制限範囲を越える場合
には、超過した動画の表示処理を禁止したり、片寄らな
いように表示位置の変更時に制限を得えるなど複雑な位
置管理をする必要があった。このため、煩雑の表示処理
が増大し、ＣＰＵにおけるソフトウェア処理の大幅な負
担となって、装置全体の性能を低下させる要因となって
いた。

本発明の目的は、上述したような、動画情報が同一水平
走査線上に許容以上表示されることを検知し、超過した
動画の表示データ処理を禁止する機能を簡単なハードウ
ェアで実現し、ＣＰＵにおけるソフトウェア処理の負担
を大幅に軽減できる安価な動画表示制御装置を提供する
ことである。

〔問題点を解決するための手段〕

本発明の動画表示制御装置は、少なくとも動画の種類を
示す識別情報と表示位置情報と表示サイズ情報とを記憶
する属性メモリと、前記表示位置情報と表示サイズ情報
を基にして複数の動画の中から水平走査毎に各走査線上
で表示すべき動画を検出する動画検出回路と、検出され
た動画を計数し、許容数を越えた場合に状態信号を発生
する計数回路と、検出された動画の識別情報を基にして
表示メモリのアドレス情報を順次生成し、表示データを
読出す動画アドレス発生回路と、１走査線上に表示すべ
き表示データを走査線の画素データとして記憶する編集
メモリと、計数回路の状態信号によって動画検出回路の
動画検出動作と動画アドレス発生回路における表示デー
タの読出し動作および編集メモリへの書込み動作を抑制
する手段を有する。

このように、各水平走査毎に表示すべき動画の検出回数
を計数して、許容数を超過する場合には、動画の表示デ
ータ処理を禁止して、各水平走査線上に表示する動画を
限定して表示することにより、ＣＰＵにおけるソフトウ
ェア処理の負担を大幅に軽減できる。

〔実施例〕

次に、本発明の実施例について、図面を参照して説明す
る。

第１図は本発明の動画表示制御装置の一実施例を示すブ
ロック図である。本実施例の動画表示制御装置は、ＣＰ
Ｕ１と、動画の形状データを記憶する表示メモリ２と、
動画毎にその識別コード，表示位置，表示サイズなど動
画表示に必要な属性情報を全画面に表示する動画の数に
応じて記憶する属性メモリ３と、属性情報を順次読出す
ためにアドレス指定する動画検索カウンタ４と、表示位
置情報から各水平走査で表示すべき動画を検出して動画
検出信号６を生成する動画検出回路５と、動画検出信号
６を入力して検出された動画をカウントする動画計数回
路７と、動画の形状データを表示メモリ２から読出すた
めに識別コードを基にして表示メモリ２のアドレス情報
を生成する動画アドレス発生回路８と、形状データを表
示信号出力に直接対応した画素データに変換，編集して
記憶する編集メモリ９と、動画の表示位置情報および走
査位置情報を基にして編集メモリ９のアドレス情報を生
成する編集メモリアドレス制御回路１０と、表示メモリ
２から読出した形状データを色，輝度情報などの属性情
報に応じて画素データに変換する編集メモリ９の書込み
制御回路１１と、ＣＲＴ１７の走査タイミング信号と走
査位置情報を生成する走査信号発生回路１２と、走査系
に同期して編集メモリ９から読出した画素データを並列
一直列変換する映像データレジスタ１３と、直列表示信
号１４，走査タイミング信号および背景画像の表示信号
１５を混合してＣＲＴ１７を直接駆動する映像信号を生
成する映像信号発生回路１６と、アドレスライン１８
と、データ入出力ライン１９と、アドレス選択回路２
０，２１と、データバスバッファ22,23から構成されて
いる。

表示メモリ２と属性メモリ３はＣＰＵ１のアドレスライ
ン１８およびデータ入出力ライン１９、アドレス選択回
路２０，２１、データバスバッファ２２，２３を介して
接続されており、ＣＰＵ１はこれらの制御ラインを介し
て表示メモリ２または属性メモリ３にアクセスする。編
集メモリ９は、少なくとも１水平走査線の表示に必要な
画素数に相当する画素データの記憶容量を有し、動画や
背景画像の画素データを非表示期間に表示タイミングや
映像信号レベルなど直接表示に対応する画素データに変
換，編集して記憶する。

動画表示の動作制御は、まず表示動作に先立ってＣＰＵ
１または外部入力機器などにより動画の形状データを表
示メモリ２に、属性情報を属性メモリ３にそれぞれ格納
する。表示処理サイクルが起動されると、これらの動画
の属性情報の中から各水平走査で表示すべき動画を検索
するために動画検索カウンタ４を動作させ、属性情報の
アドレス情報を生成する。アドレス選択回路２１は動画
検索カウンタ４の出力を属性メモリ３のアドレス指定情
報として選択して、属性メモリ３から動画の属性情報を
順次読出す。動画検出回路５では、垂直方向の表示位置
情報，表示サイズと走査信号発生回路１２の垂直走査情
報とを比較して、該走査線上に少なくともその一部を表
示すべきである動画であるか判断し、検出する。こうい
った動画検索は、属性メモリ３に格納される全ての動画
情報に対して行なわれ、また、水平走査毎に繰り返され
る。表示すべき動画が検出された場合には、動画検出回
路５は動画検出信号６を活性化し、動画検索カウンタ４
の更新を保留して属性メモリ３のアドレス指定情報を保
持する。従って、検出された動画の表示データ処理を行
なうために動画検索は一時中断される。また、動画計数
回路７は、動画検出信号６によって値を更新する。次
に、検出された動画の表示データ処理を行なう。動画ア
ドレス発生回路８は検出された動画の識別コードを取込
んで表示メモリ２のアドレス情報を生成し、アドレス選
択回路２０を介して表示メモリ２をアクセスする。表示
メモリ２から読出された表示データは書込み制御回路１
１で表示タイミングや映像信号レベルなど直接表示に対
応する画素データに変換，編集され，編集メモリアドレ
ス制御回路１０で動画の水平方向の表示位置情報を基に
して生成したアドレス指定位置の編集メモリ９に格納さ
れる。検出された動画の表示データ処理を終了すると再
び動画検索を開始する。上記動作を繰り返すことによ
り、１水平走査線上に表示すべき動画を順次検索し、画
素データを生成して、編集メモリ９に格納してゆく。こ
うして編集メモリ９に編集，記憶された動画の画素デー
タは、表示期間中に編集メモリアドレス制御回路１０で
水平走査情報をアドレス指定情報として選択することに
よって順次読出され、映像データレジスタ１３で並列−
直列変換され、直列表示信号１４となる。直列信号１４
は映像信号発生回路１６で背景画像の表示信号１５など
と混合されて映像信号となりＣＲＴ１７に供給される。
動画計数回路７は、水平走査毎に動画検索動作を開始す
ると、動画検出信号６受付け可能にし、その後、動画が
検出される度に順次ディクリメントし値を更新する。例
えばオーバーフロー信号２４をディクリメント動作にお
けるボローの発生状態を示す信号とすると、動画計数回
路７の値が“０”以外の値の時に動画検出信号６が活性
化されても、オーバーフロー信号２４は活性化されず動
画表示処理には何も影響を与えない。しかし、動画計数
回路７の値が“０”の時に動画検出信号６が活性化され
ると、オーバーフロー信号２４が活性化される。オーバ
ーフロー信号２４は、動画検出回路５、動画アドレス発
生回路８、書込み制御回路１１などに入力されており、
活性化状態では、動画形状データの編集処理および以降
の動画検索を禁止するように作用する。また、オーバー
フロー信号２４は次の水平走査開始時にはリセットさ
れ、動画検索を再開する。

第２図は本発明の第２の実施例のブック図である。な
お、前述の実施例と重複する部分は同一番号を記してお
り、また、編集メモリ９の書込み制御回路１１，アドレ
レス制御回路１０，編集メモリ９および映像データレジ
スタ１３は破線内にまとめて編集メモリおよび制御回路
１００としている。この実施例ではＣＰＵ１はあらかじ
めデータ入出力ライン１９を介して、１水平走査線上に
表示可能な動画数をバッファレジスタ１０１に設定して
おき、動画計数回路７は水平走査毎にバッファレジスタ
１０１の値を初期値としてロードし、動画が検出される
毎にディクリメントする。許容数をこえる動画が検出さ
れた場合、オーバーフロー信号２４を活性化する。オー
バーフロー信号２４は、データバスバッファ１０２を介
してデータ入出力ライン１９に接続されており、ＣＰＵ
１はオーバーフロー信号２４の状態を読み取って１水平
走査線上に許容数をこえる動画が位置することを認識す
ることができる。また、動画検索カウンタ６の出力もデ
ータバスバッファ１０３を介してデータ入出力ライン１
９に接続されており、検出された動画が許容数を超過し
た場合に属性メモリ３のアドレス指定情報を読出して、
オーバーフローした動画の種類を判別して対応する動画
の表示位置情報を変更するなど表示状態に応じて必要な
処理を施すことができる。さらに、バッファレジスタ１
０１の値を書き替えることによって許容数を変更できる
ため、動画表示処理に費やす時間的な制約等を用途に応
じて制御することができる。

さらに第４図は本発明の第３の実施例を示すブロック図
である。この実施例では表示メモリ２には動画の形状デ
ータに加えて背景画像の表示データを格納する。また、
前述の実施例と同様ＣＰＵ１によって１水平走査線上に
表示可能な動画の最大数をバッファレジスタ１０１に設
定しておき、動画計数回路７は水平走査毎にバッファレ
ジスタ１０１の値を初期値としてロードし、動画が検出
される毎にディクリメントし、許容数をこえる動画が検
出された場合に、オーバーフロー信号２４を活性化す
る。オーバーフロー信号２４は動画検出回路５，動画ア
ドレス発生回路８，書込み制御回路１１およびＯＲゲー
ト２０４に入力されており、活性化状態では、以降の動
画検索および動画の表示データ処理を禁止する。また、
オーバーフロー信号２４は、水平走査開始毎にリセット
される。ＯＲゲート２０４の他の入力には動画検出回路
５で全ての動画について検索し終ると検出終了信号２０
３を発生し、この信号が入力されているＯＲゲートの出
力信号２０５は、背景画アドレス発生回路２００，背景
画位置情報発生回路２０２，編集メモリアドレス発生回
路１０，書込み制御回路１１およびアドレス選択回路２
０に入力されている。ＯＲゲートの出力信号２０５が活
性化するとアドレス選択回路２０は背景画アドレス発生
回路２００の出力が表示メモリ２に供給されるよう切替
え制御し、表示メモリ２から背景画像の表示データを読
み出す。背景画アドレス発生回路２００では水平走査毎
に表示開始アドレスがプリセットされ、表示データの読
出し毎に表示アドレスの更新を行ない、表示アドレスを
更新しながら表示メモリ２を続けてアクセスし、順次背
景画像の表示データを読み出す。この表示データは、書
込み制御回路１１で表示タイミングや映像信号レベルな
ど表示に直接対応した画素データに変換され、背景画位
置情報発生回路202を編集メモリアドレス制御回路１０
で選択して書込みアドレス指定を行ない、編集メモリ９
に格納される。また表示アドレスが更新されることによ
り表示メモリ２から読出された表示データの走査線上で
の表示位置が移動することになり、背景画位置情報発生
回路202では、背景画像の表示データの格納に連動して
バッファレジスタ２０１に設定されている表示開始位置
情報を基に表示位置情報を生成し、更新する。このよう
にして、表示メモリ２のアクセスと編集メモリ９への書
込みを繰り返して一走査線分の背景画像の表示データを
編集メモリに格納する。

ここで１水平走査期間のアクセスサイクル数と動画と背
景画像のそれぞれの表示データ処理に必要とするアクセ
スサイクル数とから動画の許容数を算出してバッファレ
ジスタ１０１に設定しておけば効率的にアクセスサイク
ルを割当てることができ、動画の表示データ処理が集中
して発生する場合にも背景画像の表示データ処理に悪影
響をおよぼすことなく正常に表示できる。例えば、水平
周波数が１５．７５ＫＨｚのＣＲＴに表示する場合で１
アクセスサイクルを３８０ｎsecと仮定すると、１水平
走査期間のアクセスサイクル数はトータルで１６７回有
り（1/15.75÷３８０の計算で求められる）、背景画像
の水平方向の表示画素数を640画素とし、１回のアクセ
スで８画素分の表示データを読み出し、処理できるとす
ると、背景画像の表示データを処理し終るためには８０
サイクルを要する。従って、動画の水平サイズが６４画
素とすると表示可能な動画は、１０個まで許容すること
ができる（(167-80)÷(64÷８)の計算で求められる）。
従って、この場合にはバッファレジスタ１０１に許容数
として１０を設定しておけば背景画像の表示データが欠
けることなく表示することができる。

このように本実施例では許容数をバッファレジスタ１０
１に格納しておき、動画検出が許容数をこえる場合また
は、全ての動画を検出終了した場合に背景画像の表示処
理サイクルを起動し、表示メモリ２，編集メモリ３を共
用して、動画と背景画像といった異なる表示データを混
在して表示処理することができる。

〔発明の効果〕

以上説明したように本発明は、水平走査毎にその走査線
上で表示すべき動画を計数し、さらに計数値に応じて動
画表示処理を抑制することにより、次のような効果があ
る。

一定期間内に表示処理する動画の数を制御し、他の
期間を背景画像の表示処理，表示メモリや属性メモリの
書換え処理など割当てることができるため、トータルの
表示処理を最適化できる。

許容数を超過するなど表示状態をホストシステムに
知らしめることができ、このためホストシステムは動画
の表示位置，表示サイズから複雑な処理によって動画の
片寄った表示状態を検出する必要がなく、ソフトウェア
処理の負担を軽減し、装置全体の性能を著しく向上でき
る。

許容数を超過した状態信号に基づき、超過した走査
位置情報や動画の種類を記憶し、ホストシステムに認識
させるなどホストシステムの負担をさらに減少させる機
能を与えることも可能である。

動画と背景画像の表示データを同一の編集メモリに
格納するようにし、表示メモリや映像データレジスタと
いった表示に不可欠な周辺制御回路を動画表示系と背景
画像の表示系とで別々に構成する必要がなく、最小限の
ハードウェアで動画と背景画像の表示データを混在して
表示できる。

【図面の簡単な説明】

第１図は本発明の動画表示制御装置の一実施例のブロッ
ク図、第２図は、本発明の第２の実施例のブロック図、
第３図は動画の表示状態図、第４図は、本発明の第３の
実施例のブロック図である。 １……ＣＰＵ、２……表示メモリ、３……属性メモリ、
４……動画検索カウンタ、５……動画検出回路、６……
動画検出信号、７……動画計数回路、８……動画アドレ
ス発生回路、９……編集メモリ、１０……編集メモリア
ドレス発生回路、１１……書込み制御回路、１２……走
査信号発生回路、１３……映像データレジスタ、１４…
…直列表示信号、１５……背景画像の表示信号、１６…
…映像信号発生回路、１７……ＣＲＴ、１８……アドレ
スライン、１９……データ入出力ライン、２０，２１…
…アドレス選択回路、２２，２３，１０２，１０３，…
…データバスバッファ、２４……オーバーフロー信号、
１００……編集メモリおよび制御回路、１０１，２０１
……バッファレジスタ、２００……背景画アドレス発生
回路、202……背景画位置情報発生回路、203……検出終
了信号、２０４……ＯＲゲート、２０５……ＯＲゲート
出力信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示メモリに記憶されている動画の表示デ
   ータを読出して表示機器への映像信号を発生する動画表
   示制御装置において、 少なくとも動画の種類を示す識別情報と表示位置情報と
   表示サイズ情報とを記憶する属性メモリと、 前記表示位置情報と表示サイズ情報を基にして複数の動
   画の中から水平走査毎に各走査線上で表示すべき動画を
   検出する動画検出回路と、 検出された動画を計数し、許容数を越えた場合に状態信
   号を発生する計数回路と、 検出された動画の識別情報を基にして前記表示メモリの
   アドレス情報を順次生成し、表示データを読出す動画ア
   ドレス発生回路と、 １走査線上に表示すべき表示データを走査線の画素デー
   タとして記憶する編集メモリと、 前記計数回路の状態信号によって前記動画検出回路にお
   ける動画検出動作、前記動画アドレス発生回路における
   表示データの読出し動作および前記編集メモリへの書込
   み動作を制御する手段とを有することを特徴とする動画
   表示制御装置。