JP2587415B2 - メモリバンクの選択が可変なデ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータグラフィックスの分野に関す
る。特にこの発明は、コンピュータのメモリがディスプ
レイの各画素つまりピクセル毎のデータを、そのピクセ
ルのディスプレイ上の位置に対応したメモリ位置にスト
アするようなビットマップ式コンピュータグラフィック
スの分野に関する。ビットマップ式コンピュータグラフ
ィックスの分野は、ダイナミックランダムアクセスメモ
リ（DRAM）のビット当りのコスト低下という大きな利点
をもたらしてきた。メモリのビット当りのコスト低下
は、ビットマップ方式でより大型且つより複雑なディス
プレイの形成を可能とする。

（従来の技術） メモリのビット当りのコスト削減とそれに伴なうビッ
トマップ式コンピュータグラフィックスの能力増大は、
コンピュータグラフィックスの利用分野でビットマップ
メモリを有利に使えるようにする処理装置を必要とする
ようになってきた。つまり、コンピュータの主プロセッ
サの制御下で、線や円等簡単な図形を描ける能力を含む
装置が登場してきた。さらに、この種の一部の装置は、
メモリの一部から他への画像データの転送を含むビット
ブロック転送（BIT−BLTまたはラスタ動作として知られ
る）の他、当該データとメモリ内の指定位置にあるデー
タとの論理的または演算的組み合せ等の限定された能力
を具備している。

（発明が解決しようとする問題点） 線を描いたりその他基本的なグラフィック動作を行な
うハードワイヤード機能を持つそうしたビットマップコ
ントローラは、ビットマップディスプレイの性能要求を
満たす１つの手法を代表している。最も頻繁に使われる
グラフィック動作の一部を実行するアルゴリズムの内部
組み込みは、システム全体の性能を向上する道を与え
る。しかし、有用なグラフィックスシステムは、こうし
たハードワイヤードコントローラで実行される幾つかの
ものに加え、多くの機能を必要とすることが多い。これ
らの必要な追加機能はコンピュータの主プロセッサによ
り、ソフトウェアの形で実行されねばならない。一般に
かかるハードワイヤード式ビットマップコントローラ
は、ビットマップメモリへの制限されたアクセスだけを
プロセッサに許容し、ソフトウェアがハードワイヤード
コントローラの固定した機能能力を増大できる程度を限
定する。従って、もっと強力なグラフィックスコントロ
ーラを与えるか、システムプロセッサによるビットマッ
プメモリへのアクセスを改善するか、あるいは両方を行
なうことによって、ビットマップメモリの内容制御に伴
なう問題に対しよりフレキシブルな解決策を与えること
ができれば極めて有用である。

（問題点を解決するための手段） 本発明は、複数のメモリバンクに対するプロセッサの
容易な接続のため、行及び列アドレス信号とバンク選択
信号を発生する方法に係わる。本発明によれば、プロセ
ッサが異なった時点に行及び列アドレス信号用の一組の
重複するビット信号を発生する。この重複する一組のア
ドレスビットが、列アドレスストローブサイクルに対応
した第２ストローブ信号をメモリバンクの選択に使える
ようにする。

本発明の好ましい実施例では、64KのDRAMを用いる。6
0K DRAM内の個々のビットを指定するのに必要な16アド
レスビットを与える代表的な方法は、２つのアドレスサ
イクルを使用することである。まず、８ビットの行アド
レスが、行アドレスストローブ（RAS）信号で指示され
る行アドレスストローブサイクル中にアドレス入力へ加
えられる。次いで、同じく８ビットの列アドレスが、列
アドレスストローブ（CAS）信号で指示される列アドレ
スストローブサイクル中にアドレス入力へ加えられる。
可能な最下アドレスから可能な最上アドレスまで連続的
な線形アドレスとなるようにするため、行及び列アドレ
スは一連に続いていなければならない。すなわちこれら
２アドレスのうち一方の最下位ビットが他方の最上位ビ
ットと隣り合ってなければならない。この点は代表的
に、行アドレスが最上位ビットを占め、列アドレスが最
下位ビットとなるようにすることで達成される。

プロセッサのアドレスレジスタは、DRAM内の個々のビ
ットを指定するのに必要なものより長い。本発明によれ
ば、アドレスレジスタ内の一組の連続ビットが行アドレ
スストローブサイクル中のローカルアドレス／データバ
スに加えられる。また別の一組の連続ビットが、列アド
レスストローブサイクル中にローカルアドレス／データ
バスに加えられる。この第２組のアドレスレジスタビッ
トは、行アドレスストローブサイクル中に出力される第
１組のビットと異なるが、それと重複している。つま
り、アドレスレジスタから先に行アドレスストローブサ
イクル中出力されたのと同じビットの一部が、列アドレ
スストローブサイクル中に出力される。これらの反復す
なわち重複ビットは、プロセッサのローカルアドレス／
データバスの異なったピンに出力される。

上記の重複を与えるのは、ローカルアドレス／データ
バスの各ピンが、同一ピンに現われる行アドレスの場合
と所定の量だけ異なるアドレスレジスタ内の位置から生
ずる列アドレス出力を持つようにするためである。この
所定量はメモリのサイズ、従ってメモリ内の個々のビッ
トを指定するのに必要な行及び列アドレスの巾と関連し
ている。64K DRAMを用いる好ましい実施例において、
ビット位置のその差は８である。

本発明は、任意な数のメモリバンクとのインタフェー
スに必要なプロセッサ外部の回路を最少限化するのにも
役立つ。一組のバンク選択ビットが、列アドレスストロ
ーブサイクル中に最下位ビット出力から選択される。メ
モリに加えられる行及び列アドレスは、バンク選択ビッ
トより上の次最上位であるローカルアドレス／データバ
スの連続ビットゾーンから取り出される。上記の重複出
力方式は、行及び列アドレスの長さと巾が等しいそのよ
うなゾーンがアドレスレジスタからのアドレスビットを
含み、ギャップのないアドレススペースを指定すること
を保証する。つまり本方式は、それぞれの行及び列アド
レスとバンク選択ビットを与える便利な方法を提供する
ものである。

本発明の上記及びその他の目的は、図面を参照した以
下の説明から容易に理解されよう。

（実施例） 第１図は、本発明の原理に従って構成されたグラフィ
ックスコンピュータシステム100のブロック図を示す。
グラフィックスコンピュータシステム100はホスト処理
システム110、グラフィックスプロセッサ120、メモリ13
0、シフトレジスタ140、ビデオパレット150、デジタル
／ビデオ変換器160及びビデオディスプレイ170を具備す
る。

ホスト処理システム110は、グラフィックスコンピュ
ータシステム100用の主要演算能力を与える。ホスト処
理システム110は完全なコンピュータシステムを形成す
るため、少くとも１つのマイクロプロセッサ、読取専用
メモリ、ランダムアクセスメモリ、及び種々の周辺装置
を具備するのが好ましい。またホスト処理システム110
は、キーボードやマウス等何等かの形の入力装置、及び
ディスクドライブ等何等かの形の長期間記憶装置も具備
するのが好ましい。ホスト処理システム110の構成の詳
細は本質的に通常のもので従来周知であるため、本願で
はこれ以上詳述しない。本発明に関する限り、ホスト処
理システム110の重要な特徴は、ホスト処理システム110
がユーザに提示される可視ディスプレイの内容を決定す
る点にある。

グラフィックスプロセッサ120は本発明に基づき、ユ
ーザに提示される特定のビデオディスプレイを発生する
ための主要データ操作を与える。グラフィックスプロセ
ッサ120は、ホストバス115を介してホスト処理系110へ
双方向的に接続されている。本発明によれば、グラフィ
ックスプロセッサ120はホスト処理システム110から独立
のデータプロセッサとして動作するが、ホストバス115
を介したホスト処理システム110からの要求に応答する
ことが求められる。グラフィックスプロセッサ120はさ
らに、ビデオメモリバス122を介してメモリ130及びビデ
オパレット150と交信する。つまり、グラフィックスプ
ロセッサ120はビデオRAM132内にストアされたデータ
を、ビデオメモリバス122を介して制御する。またグラ
フィックスプロセッサ120は、ビデオRAM132か読取専用
メモリ（RAM）134内に記憶されたプログラムによって制
御し得る。読取専用メモリ134はその他、１種以上のフ
ォントスタイルの英数文字及び頻繁に使われるマイコン
等の各種のグラフィック画像データを含む。さらにグラ
フィックスプロセッサ120は、ビデオパレット150内に記
憶されたデータを制御する。この特徴は後で更に詳述す
る。最後に、グラフィックスプロセッサ120はビデオ制
御バス124を介してデジタル／ビデオコンバータ160を制
御する。つまりグラフィックスプロセッサ120は、ビデ
オ制御バス124を介したデジタル／ビデオ変換器160の制
御によって、ユーザに提示される１フレームのビデオ画
像当りのライン長及びライン数を制御し得る。

ビデオメモリ130は、ビデオメモリバス122を介して双
方向的にグラフィックスプロセッサ120へ接続されたビ
デオRAM132と、読取専用メモリ134とを具備する。前述
したように、ビデオRAM132はユーザに提示されるビデオ
画像を制御するビットマップ式グラフィックスデータを
含む。このビデオデータはビデオメモリバス122を介
し、グラフィックスプロセッサ120によって操作し得
る。また、現時点のディスプレイ画面に対応したビデオ
データは、ビデオ出力バス136を介してビデオRAM132か
ら出力される。ビデオ出力バス136からのデータは、ユ
ーザに提示される画素に対応する。好ましい実施例にお
いて、ビデオRAM132は本発明の出願人であるTexas Inst
rument社から市販されている複数のTMS4161ダイナミッ
クランダムアクセス集積回路で形成されている。TMS416
1集積回路は２重ポートを具備し、ディスプレイのリフ
レッシュ及び更新を干渉を生じずに可能とする。

シフトレジスタ140はビデオRAM130からビデオデータ
を受け取り、それをディスプレイのビットストリーム内
に集合する。ビデオRAM132の一般的な構成によれば、こ
のメモリは幾つかの別々なRAM集積回路のバンクから成
る。これら各集積回路の出力は一般に単一ビット巾であ
る。従って、充分に高いデータ出力速度を得てユーザに
提示されるべき画像を指定するためには、複数の集積回
路からのデータを集合する必要がある。シフトレジスタ
140は、ビデオ出力バス136から並列にロードされる。こ
のデータはライン145上に直列出力される。つまり、シ
フトレジスタ140はディスプレイのビットストリームを
集合して、ラスター走査式ビデオディスプレイ内の各ビ
ットを指定するのに充分な速度でビデオデータを与え
る。

ビデオパレット150は、シフトレジスタ140からバス14
5を介して高速のビデオデータを受け取る。またビデオ
パレット150はビデオメモリバス122を介して、グラフィ
ックスプロセッサ120からもデータを受け取る。ビデオ
パレット150は、バス145から受け取ったデータをバス15
5上のビデオレベル出力に変換する。この変換は、ビデ
オメモリバス122を介しグラフィックスプロセッサ120に
よって指定される探索テーブルによって達成される。ビ
デオパレット150の出力は各画素毎の色相と彩度から成
るか、あるいは各ピクセル毎の赤、緑及び青の３原色レ
ベルから成る。ビデオメモリ132内に記憶されたコード
に基づく変換テーブルとバス155を介して出力されるデ
ジタルレベルは、ビデオメモリバス122を介しグラフィ
ックスプロセッサ120によって制御される。

デジタル／ビテオ変換器160はバス155を介して、ビデ
オパレット150からのデジタルビデオ情報を受け取る。
デジタル／ビデオ変換器160は、ビデオ制御バス124を介
しグラフィックスプロセッサ120によって制御される。
デジタル／ビデオ変換器160はビデオパレット150のデジ
タル出力を所望のアナログレベルに変換し、ビデオ出力
165を介してビデオディスプレイ170に加える。またデジ
タル／ビデオディスプレイ160は、ビデオ制御バス124を
介しグラフィックスプロセッサ120によって制御され、
例えば水平ライン当りのピクセル数とフレーム当りのラ
イン数が指定される。グラフィックスプロセッサ120内
のデータがデジタル／ビデオ変換器160によって、同期
及び帰線消去信号と置換信号の発生を制御する。ビデオ
信号中のこれらの部分は、ビデオメモリ132内に記憶さ
れたデータによって指定されるのではなく、所望のビデ
オ出力の指定に必要な制御信号を形成する。

最後に、ビデオディスプレイ170はビデオ出力ライン1
65を介して、デジタル／ビデオ変換器160からビデオ出
力を受け取る。ビデオディスプレイ170は、グラフィッ
クスコンピュータシステム100のオペレータによって視
られる所定のビデオ画像を発生する。尚、ビデオパレッ
ト150、デジタル／ビデオ変換器160及びビデオディスプ
レイ170は２つの主なビデオ方式に従って動作し得るこ
とに留意されたい。第１の方式では、ビデオデータが各
ピクセル毎の色相と彩度によって指定される。第２の方
式では、各ピクセル毎に赤、青及び緑の個々の３原色レ
ベルが指定される。これらの主要方式のうちどちらを用
いるかの設計選択上の決定に応じ、ビデオパレット15
0、デジタル／ビデオ変換器160及びビデオディスプレイ
170がその方式と適合するように構成されねばならな
い。しかし、グラフィックスプロセッサ120の動作に関
する本発明の原理は、ビデオ方式の特定の設計選択に関
わりなく不変である。

第２図はグラフィックスプロセッサ120を更に詳しく
示している。グラフィックスプロセッサ120は中央処理
装置（CPU）200、特殊グラフィックスハードウェア21
0、レジスタファイル220、命令キャッシュ230、ホスト
インタフェース240、メモリインタフェース250、入／出
力レジスタ260、及びビデオディスプレイコントローラ2
70を具備する。

グラフィックスプロセッサ120の中心は中央処理装置2
00である。中央処理装置200は、汎用中心処理装置に通
常含まれている多くの算術及び論理演算を含む一般目的
のデータ処理を遂行する能力を具備する。また、中央処
理装置200は単独でまたは特殊グラフィックスハードウ
ェア210と協働して、多数の特殊目的のグラフィックス
命令を制御する。

グラフィックスプロセッサ120は、中央処理装置200を
含むグラフィックスプロセッサ120の大部分に接続され
た主バス205を具備する。中央処理装置200は双方向レジ
スタバス202を介して、多数のデータレジスタを含む一
組のレジスタファイルへ双方向的に接続されている。レ
ジスタファイル220は、中央処理装置200で使われる直ち
にアクセス可能なデータの保管場所として機能する。後
で詳述するように、レジスタファイル220は中央処理装
置200で使われる汎用レジスタに加え、グラフィックス
命令用の暗示オペランドを記憶するのに使われる多数の
データレジスタを具備している。

また中央処理装置200は、命令キャッシュバス204を介
して命令キャッシュ230に接続される。命令キャッシュ2
30はさらに汎用バス205に接続され、ビデオメモリバス1
22とメモリインタフェース250を介したビデオメモリ130
からの命令語をロードし得る。命令キャッシュ230の目
的は、中央処理装置200の一部機能の実行速度を高める
ことにある。反復機能、または中央処理装置200で実行
されるプログラムの特定部分内でよく使われる機能を、
命令キャッシュ230内にストアし得る。命令キャッシュ
バス204を介した命令キャッシュ230へのアクセスは、ビ
デオメモリ130へのアクセスよりはるかに速い。従っ
て、中央処理装置200で実行されるプログラムは、反復
されるまたはよく使われる一連の命令を命令キャッシュ
230内へ前もってロードすることによりスピードアップ
できる。そしてこれらの命令は、より迅速にフェッチさ
れるためより迅速に実行し得る。命令キャッシュ230は
常に同一組の命令を含む必要はなく、中央処理装置200
で実行されるプログラムの特定部分内でよく使われる特
定組の命令をロードし得る。

ホストインタフェース240は、ホストインタフェース
バス206を介して中央処理装置200に接続される。さらに
ホストインタフェース240はホストシステムバス115を介
し、ホスト処理システム110に接続されている。ホスト
インタフェース240は、ホスト処理システム110とグラフ
ィックスプログラム120の間での交信を制御する。つま
りホストインタフェース240は、ホスト処理システム110
とグラフィックスプロセッサ120の間におけるデータ伝
送のタイミングを制御する。この制御でホストインタフ
ェース240は、ホスト処理システム110からグラフィック
スプロセッサ120に割込みをかけたり、または逆にグラ
フィックスプロセッサ120からホスト処理システム110へ
割込みをかけるのを可能とする。またホストインタフェ
ース240は主バス205に接続され、ホスト処理システム11
0がメモリ130内に記憶されているデータを直接制御可能
とする。通常ホストインタフェース240はホスト処理シ
ステム110からのグラフィックス要求をグラフィックス
プロセッサ120に交信し、ホスト処理システムがビデオ
ディスプレイ170に発生されるべきディスプレイの種類
を指定可能とするとともに、グラフィックスプロセッサ
120によって所望のグラフィック機能を実行せしめる。

中央処理装置200は、グラフィックスハードウェアバ
ス208を介して特殊グラフィックスハードウェア210に接
続される。特殊グラフィックスハードウェア210はさら
に主バス205に接続されている。特殊グラフィックスハ
ードウェア210は中央処理装置200と協働し、特殊なグラ
フィック処理動作を行なう。中央処理装置200は一般目
的のデータ処理機能を果す他、特殊グラフィックスハー
ドウェア210を制御して特殊目的のグラフィックス命令
を実行する。これら特殊目的のグラフィックス命令は、
ビデオRAM132のビデオマップ部分内のデータ操作と関連
している。特殊グラフィックスハードウェア210は中央
処理装置200の制御下で動作し、ビデオRAM132内のデー
タに関する特に有用なデータ操作を可能とする。

メモリインタフェース250は主バス205とビデオメモリ
バス122に接続されている。メモリインタフェース250
は、グラフィックスプロセッサ120とメモリ130の間にお
けるデータと命令の交信を制御する。メモリ130は、ビ
デオディスプレイ170を介して表示されるべきビットマ
ップデータと、グラフィックスプロセッサ120の動作制
御に必要な命令及びデータとを含む。この制御機能には
メモリアクセスのタイミング制御、データ及びメモリの
多重化制御が含まれる。好ましい実施例において、ビデ
オメモリバス122は多重化されたアドレス及びデータ情
報を含む。メモリインタフェース250は、メモリ130への
アクセスに適した時点に、グラフィックスプロセッサ12
0がビデオメモリバス122上に適切な出力を与えるのを可
能とする。

グラフィックスプロセッサ120はさらに、入／出力レ
ジスタ260とビデオディスプレイコントローラ270を具備
する。入／出力レジスタ260は主バス205へ双方向的に接
続され、該レジスタ内での読み書きを可能とする。入／
出力レジスタ260は、中央処理装置200の通常のメモリス
ペース内にあるのが好ましい。また入／出力レジスタ26
0は、ビデオディスプレイコントローラ270の制御パラメ
ータを指定するデータを含む。入／出力レジスタ260内
にストアされたデータに基づき、ビデオディスプレイコ
ントローラ270がデジタル／ビデオ変換器160の所望な制
御に必要な信号をビデオ制御バス124上に発生する。入
／出力レジスタ260内のデータは、水平ライン当りのピ
クセル数、水平同期及び帰線消去間隔、フレーム当りの
水平ライン数、垂直同期及び帰線消去間隔を指定するデ
ータを含む。また入／出力レジスタ260に、フレームイ
ンタレースの種類を指定するデータや、別種のビデオ制
御機能を指定するデータを含めてもよい。さらに入／出
力レジスタ260は、後で詳述する上記以外の特殊な入出
力パラメータ用の保管場所ともなる。

グラフィックスプロセッサ120はメモリ130へアドレス
するのに、２つの異なったアドレスモードで動作する。
２つのアドレスモードとは、XYアドレス指定と線形アド
レス指定である。グラフィックスプロセッサ120はビッ
トマップ式のグラフィックデータ及び通常のデータと命
令両方に基づいて動作するので、メモリ130の異なる部
分は異なったアドレス指定モードにより最も有利にアク
セスし得る。どちらのアドレス指定モードが選択される
かに関わりなく、メモリインタフェース250はアクセス
すべき該当データ用の正しい物理的アドレスを発生す
る。線形アドレス指定では、フィールドのスタートアド
レスが１つの多重ビット線形アドレスで形成される。フ
ィールドサイズでは、中央処理装置200中の状態レジス
タ内のデータによって決まる。XYアドレス指定ではスタ
ートアドレスが一対のＸ及びＹ座標値で与えられる。フ
ィールドサイズは、指定ピクセルでの特定データを指定
するのに必要なビット数であるピクセルサイズに等し
い。

第３図はXYアドレス指定モードに基づくピクセルデー
タの構成を示す。同じく第４図は、線形アドレス指定モ
ードに基づく同様なデータの構成を示す。第３図は、ピ
クセルのXYマトリックスの基準点となる原点310を示し
ている。原点310はXYスタートアドレスとして指定さ
れ、メモリ内の第１アドレス位置でなくともよい。特定
画像等のピクセルアレイに対応するデータ位置は、原点
アドレス310に対して指定される。このデータ位置はＸ
スタートアドレス340とＹスタートアドレス330を含む。
原点と合わせＸスタートアドレス340とＹスタートアド
レス330が、所望な特定画像の第１ピクセルデータ371の
スタートアドレスを指示する。ピクセルの形での画像巾
は、量デルタX350で指示される。またピクセルの形での
画像高さは、量デルタY360で指示される。第３図に示し
た例において、画像は371〜379で表わした９個のピクセ
ルを含む。これらピクセルの各々毎に物理的アドレスを
指定するのに必要な最後のパラメータは、メモリの巾を
ビット数で指示する画像ピッチ320である。これらのパ
ラメータ、つまりＸスタートアドレス340、Ｙスタート
アドレス330、デルタX350、デルタY360及び画面ピッチ3
20の指定により、メモリインタフェース250は指定され
たXYアドレス指定方式に基づき指定された物理的アドレ
スを与えることができる。

第４図は同じく、線形様式におけるメモリの構成を示
している。第３図に示したピクセル371〜376と同様の一
組のフィールド441〜446が、第４図に示してある。線形
アドレス指定方式で特定の画像を指定するには、次の各
パラメータが必要である。第１はスタートアドレス410
で、これは所望アレイの第１フィールド441の最初を示
す線形スタートアドレスである。第２の量デルタX420
は、フィールド中の特定セグメントの長さをビット数で
指示する。第３の量デルタＹ（第４図には示してない）
は、特定アレイ内における特定セグメント数を指示す
る。最後に線形ピツチ430が、隣り合うアレイセグメン
ト間における線形スタートアドレスの差を指示する。XY
アドレス指定の場合と同様、これら線形アドレス指定パ
ラメータの指定により、メモリインタフェース250は指
定された正しい物理的アドレスを発生可能となる。

上記２つのアドレス指定モードは、それぞれ異なる目
的のために有利である。つまりXYアドレス指定モード
は、ディスプレイを制御するメモリ部分でスクリーンメ
モリと呼ばれ、ビデオRAM132のうちビットマップデータ
を含む部分に対して最も有効である。線形アドレス指定
モードは、命令や現在表示されてない画像データ等のた
めのオフスクリーンメモリに対して最も有効である。後
者のカテゴリーには、コンピュータシステムで使われる
英数活字フォント及びアイコン等各種の標準記号を含
む。XYアドレスを線形アドレスへ変換できることがしば
しば望ましい。この変換は次式に基づいて行なわれる： LA＝OFF＋（Ｙ×SP）＋（Ｘ×PS） 但し;LAは線形アドレス;OFFはスクリーンオフセッ
ト、つまりXY座標系における原点の線形アドレス;YはＹ
アドレス;SPはビットで表わしたスクリーンピッチ;Xは
Ｘアドレス；及びPSはビットで表わしたピクセルサイズ
である。どちらのアドレス指定モードが使われるかに関
わりなく、メモリインタフェース250はメモリ130へのア
クセスのための正しい物理的アドレスを発生する。

第５図は、メモリ130のデータ語内におけるピクセル
記憶の方法を示す。本発明の好ましい実施例によれば、
メモリ130は各々16ビットのデータ語から成る。これら
の16ビットが16進数字Ｏ〜Ｆで、第５図中に概略的に示
してある。また本発明の好ましい実施例によれば、メモ
リ130内におけるピクセル当りのビット数は２の整数乗
で、16ビット以下である。このように制限されること
で、メモリ130内における各16ビット語はそのような整
数のピクセルを含み得る。第５図は、１、２、４、８及
び16ビットの各ピクセル長に対応した５つの利用可能な
ピクセルフォーマットを示している。データ語510は16
個の１ビットピクセル511〜516を示し、各16ビット語内
に16個の１ビットピクセルが配置される。データ語530
は、16ビットデータ語内に配置された８個の２ビットピ
クセル531〜538を示す。データ語540は16ビットデータ
語内の４個の４ビットピクセル541〜544を示す。データ
語550は16ビットデータ語内の２個の８ビットピクセル5
51と552を示す。最後に、データ語560は16ビットデータ
語内の１つの16ビットピクセル561を示す。上記のフォ
ーマットでピクセルを与えることによって、すなわち各
ピクセルが２の整数乗のビットを持ち且つ物理的な語境
界と一直線に合わせされることによって、グラフィック
スプロセッサ120を介したピクセル操作が高められる。
これは、各物理語の処理が整数のピクセルを操作するか
らである。ビデオRAM132のうちビデオディスプレイを指
定する部分内では、水平ラインのピクセルが第５図に示
すような連続語の列によって指定される。

第６図は、各種のグラフィックス命令用の暗示オペラ
ンドをストアするレジスタファイル220の一部の内容を
示す。第６図に示したレジスタ601〜611の各々は、グラ
フィックスプロセッサ120の中央処理装置200のレジスタ
アドレススペース内に含まれている。但し、第６図に示
したレジスタファイルは、レジスタファイル220内に配
置可能な全てのレジスタを含むものでない。逆に一般の
システムは、各種のプログラム指定機能のための中央処
理装置200で使用可能な多数の汎用未指定レジスタを含
む。

レジスタ601はソースアドレスをストアする。これは
ソースアレイの左下コーナのアドレスである。つまりこ
のソースアドレスは、XYアドレス指定モードにおけるＸ
アドレス340とＹアドレス330の組み合せ、または線形ア
ドレス指定モードにおける線形スタートアドレスであ
る。

レジスタ602はソースピッチ、つまりソースアレイの
隣り合う列間における線形スタートアドレスの差をスト
アする。これはXYアドレス指定様式または線形アドレス
指定様式のいずれが使われるかに応じ、第３図に示した
スクリーンピッチ340か第４図に示した線形ピット430の
どちらかである。

レジスタ603、604は、これらが宛先スタートアドレス
と宛先ピッチを含む点を除き、それぞれレジスタ601、6
02と同じである。レジスタ603内にストアされる宛先ア
ドレスは、XYアドレス指定モードまたは線形アドレス指
定モードにおける宛先アレイの左下コーナのアドレスで
ある。同じく、レジスタ604内にストアされる宛先ピッ
チは、隣り合う行の線形スタートアドレスの差で、選択
したアドレス指定モードに応じスクリーンピッチ320か
または線形ピッチ430である。

レジスタ605はオフセットをストアする。このオフセ
ットは、XYアドレス指定方式の座標原点に応じた線形ビ
ットアドレスである。前述したように、XYアドレス指定
方式の原点310は必ずしもメモリの物理的なスタートア
ドレスでなくてもよい。レジスタ605内にストアされる
オフセットは、XY座標系における原点310の線形スター
トアドレスである。このオフセットは、線形及びXY両ア
ドレス指定間での変換を行なうのに使われる。

レジスタ606、607はスクリーンメモリ内のウィンドウ
に対応したアドレスをストアする。レジスタ606にスト
アされるウィンドウスタートは、表示ウィンドウの左下
コーナのXYアドレスである。同じくレジスタ607は、表
示ウィンドウの右上コーナのXYアドレスであるウィンド
ウエンドをストアする。これら２つのレジスタ内の各ア
ドレスは、指定された表示ウィンドウの境界を決めるの
に使われる。周知のグラフィックス技術によれば、グラ
フィックスディスプレイ内のウィンドウ中の画像を、背
景の画像と異ならせることができる。上記両レジスタ内
に含まれるウィンドウスタート及びエンドのアドレス
は、ウィンドウの範囲を指定し、特定のXYアドレスがウ
ィンドウの内側または外側どちらにあるかをグラフィッ
クスプロセッサ120が決めるのを可能とする。

レジスタ608はデルタY/デルタＸのデータをストアす
る。このレジスタは２つの独立した半分に分かれ、上位
半分（上位ビット）がソースアレイの高さ（デルタＹ）
を指定し、下位半分（下位ビット）がソースアレイの巾
（デルタＸ）を指定する。レジスタ608内にストアされ
るデルタY/デルタＸのデータは、ソースアレイの指定方
法に応じXYアドレス指定様式か線形アドレス指定のいず
れかで与えられる。量デルタＸ、Ｙの意味については第
３及び４図に関連して上述した。

レジスタ609、610は各々ピクセルデータを含む。レジ
スタ609内にストアされるカラー０データは、第１カラ
ー値指定カラー０に対応したレジスタを通じて反復され
るピクセル値を含む。同じくレジスタ610内にストアさ
れるカラー１データは、第２カラー値指定カラー１に対
応したレジスタを通じて反復されるピクセル値を含む。
グラフィックスプロセッサ120のグラフィックス命令の
一部は、それらのデータ操作内で上記カラー値のいずれ
か一方または両方を用いる。両レジスタの使用法につい
ては後で詳述する。

最後に、レジスタファイル220はスタックポインタア
ドレスをストアするレジスタ611を含む。レジスタ611内
にストアされるスタックポインタアドレスは、データス
タックのトップであるビデオRAM132内のビットアドレス
を指定する。データがデータスタック上に押し上げられ
るにつれ、つまりデータスタックから飛び出るにつれ、
その値は変更される。従ってこのスタックポインタアド
レスは、データスタックへ最後に入れられたデータのア
ドレスを示す。

第７図は、アレイのオフスクリーンメモリからスクリ
ーンメモリへの移動プロセスを概略的に示す。第７図は
スクリーンメモリ705とオフスクリーンメモリ715を含む
ビデオRAM132を示している。第７図では、ピクセルアレ
イ780（より正確にはピクセルアレイに対応したデー
タ）がオフスクリーンメモリ715からスクリーンメモリ7
05に転送され、ピクセルアレイ790となる。

アレイ移動の動作を行なう前に、一定のデータがレジ
スタファイル220の指定レジスタ内にストアされなけれ
ばならない。つまり、レジスタ601にソースピクセルア
レイの開始アドレス710がロードされねばならない。第
７図に示した例において、これは線形アドレス指定モー
ドで指定される。ソースピッチ720がレジスタ602内にス
トアされる。レジスタ603に宛先アドレスが指定され
る。第７図に示した例において、これはＸアドレス730
とＹアドレス740を含むXYアドレス指定モードで指定さ
れる。レジスタ604は宛先ピッチ745をストアする。XY座
標系の原点の線形アドレスで、オフセットアドレス770
がレジスタ605にストアされる。最後に、デルタY750と
デルタX760がレジスタ608の別々の半分にそれぞれスト
アされる。

第７図に概略的に示したアレイ移動動作は、レジスタ
ファイル220の各レジスタ内にストアされたデータと共
に実行される。好ましい実施例によれば、１つの物理的
データ語内に整数のピクセルがストアされるようにピク
セル当りのビット数が選ばれる。この選択により、グラ
フィックスプロセッサがデータ語全体の転送によって、
ピクセルアレイ780をピクセルアレイ790へ大規模に転送
し得る。ピクセル当りのビット数をこのように選択して
も、物理的なデータ語当りのビット数に関連し場合によ
っては、アレイの境界で部分語を取り扱う必要がある。
しかし、上記の設計選択は部分的なデータ語をアクセス
及び転送する必要を最少限化する役割を果たす。

本発明の好ましい実施例によれば、第７図に概略的に
示したデータ転送は多数の異なるデータ変換の中の特殊
ケースである。ソースイメージと宛先イメージの対応し
たアドレス位置からのピクセルデータは、命令によって
指定される方法で組み合わされる。データの組み合せは
論理機能（AND、OR等）あるいは演算機能（加算、減算
等）から成る。こうしてピクセルアレイ790内にストア
された新たなデータは、ピクセルアレイ780のデータと
ピクセルアレイ790の現データ両方の関数である。第７
図に示したデータ転送は、かかるより一般的なデータ変
換のうち、宛先アレイ内へ最後にストアされるデータが
そこへ先にストアされたデータに依存しない特殊なケー
スである。

上記のプロセスは第８図のフローチャートに示してあ
る。好ましい実施例によれば、転送は物理的なデータ語
によって連続的に生じる。プロセスが開始すると（スタ
ートブロック801）、レジスタ601内にストアされたデー
タが読まれソースアドレスを得る（処理ブロック80
2）。次にグラフィックスプロセッサ120が、指示された
ソースアドレスに対応する指示された物理的なデータ語
をメモリ130からフェッチする（処理ブロック803）。ソ
ースアドレスがXYフォーマットで指定されている場合、
このデータの再呼出しはXYアドレスを対応した物理アド
レスに変換するスナップを含む。レジスタ603から宛先
アドレスを再呼出し（処理ブロック804）して指示され
た物理的なデータ語をフェッチする（処理ブロック80
5）同様のプロセスが、宛先位置に含まれたデータにつ
いて行なわれる。

次に、この組み合わされたデータが先に決められた宛
先位置に再ストアされる（処理ブロック806）。そし
て、実行中の特定のデータ転送命令によって指示された
組み合せモードに基づき、ソース及び宛先両ピクセルデ
ータが組み合せられる。このプロセスは、物理的なデー
タ語が１より大きいピクセルに対応したデータを含む場
合でも、ピクセル毎に実行される。その後、組み合せデ
ータが指定された宛先位置に書き込まれる（処理ブロッ
ク807）。

レジスタ608内にストアされたデルタY/デルタＸ情報
に基づき、グラフィックスプロセッサ120が、最後のデ
ータが転送されたかどうかを検出することによってデー
タ転送全体が生じたかどうかを判断する（判定ブロック
808）。データ転送全体が実行されないと、ソースアド
レスが更新される。レジスタ601へ先にストアされたソ
ースアドレスとレジスタ602にストアされたソースピッ
チデータに基づき、次のデータ語を転送させるようにレ
ジスタ601にストアされたソースアドレスが更新される
（処理ブロック809）。同じく、次のデータ語を宛先位
置へ移すように、レジスタ603にストアされた宛先アド
レスがレジスタ604にストアされた宛先ピッチデータに
基づき更新される（処理ブロック810）。このプロセス
は、レジスタ601にストアされた新たなソースとレジス
タ603にストアされた新たな宛先データを用いて反復さ
れる。

上記したように、レジスタ608にストアされたデルタY
/デルタＸは転送すべき画像の限界を限定するのに使わ
れる。レジスタ608にストアされたデルタY/デルタＸの
データを参照して画像全体が指示通り転送されていると
（判定ブロック808）、命令の実行が完了し（終了ブロ
ック811）、グラフィックスプロセッサ120がそのプログ
ラム中の次の命令を実行するように進む。好ましい実施
例では前述のごとく、第８図に示したプロセスが命令マ
イクロコードで実行され、アレイ移動と称するデータ変
換プロセス全体がグラフィックスプロセッサ120への１
つの命令に応じて実行される。

第９図は中央処理装置200のアドレスレジスタの好ま
しい実施例の構造を示す。アドレスレジスタ900は２つ
の部分、つまりビットアドレス901と語アドレス902を含
む。好ましい実施例において、アドレスレジスタ900は3
2ビットを含む。これらの32ビットはビットアドレス901
用の４ビット（ビット０〜３）と、語アドレス902用の2
8ビット（ビット４〜31）に分割される。ビットアドレ
ス901はメモリ130内の任意のビットで始まるフィールド
を指定するため、グラフィックスプロセッサ120の内部
で使われる。好ましい実施例において、メモリ130は各
々16ビットの語に構成されている。語アドレス902から
成るアドレスレジスタ900の高次ビットは、メモリ130内
の特定の語を選ぶのに使われる。

本発明の好ましい実施例において、グラフィックスプ
ロセッサ120は３重化ローカルアドレスデータバス122を
用いる。最初のサイクル中に、行アドレスがローカルア
ドレス／データバス上に発生される。次の列アドレスス
トローブサイクル中には、同じローカルアドレス／デー
タバス上に列アドレスが発生される。最後にデータサイ
クル中、読取動作の場合にはデータがローカルアドレス
／データバスから受信され、書込動作の場合にはグラフ
ィックスプロセッサ120によってローカルアドレス／デ
ータバス上に発生される。

第10図は、ローカルアドレス／データバスの特定ピン
と２つのアドレスサイクル中に発生されるアドレスビッ
トとの間の関係を示す。第10図はローカルアドレス／デ
ータバスピン1010を示しており、このバスの各ビットは
０〜15で表わしてある。また第10図中の1020は、行アド
レスストローブサイクル中にローカルアドレス／データ
バスの対応ピン用に発生されるアドレスレジスタ900か
らのビットを示す。第10図中の1020から、行アドレスト
ローブ信号の期間中、アドレスレジスタ900からのアド
レスビット 12〜27がローカルアドレス／データバスピ
ン０〜15上へ連続的に発生されることが理解されよう。
列アドレスストローブサイクル中には、1030に示すアド
レスレジスタ900の各ビットがローカルアドレス／デー
タバスピンに加えられる。1030から明らかなように、ア
ドレスレジスタビット４〜15がローカルアドレス／デー
タバスピン０〜11上へ連続的に発生される。ローカルア
ドレス／データバスピン12はアドレスレジスタ900から
のビット28を生じ、ローカルアドレス／データバスピン
13はアドレスレジスタ900からのビット29を生じる。ロ
ーカルアドレスデータバスピンのビット14と15は、反転
シフトレジスタ転送信号（TR−）と命令取得信号（IA
Q）をそれぞれ出力する。反転シフトレジスタ転送信号
は、Texas Instruments社製のTMS4161等多重ポートビデ
オRAM内におけるデータ伝送の制御に使われる。この信
号の使用法については、後でさらに説明する。命令取得
信号は、命令キャッシュが使用禁止される特殊の場合に
使われる。この信号は本発明の一部を構成しないので、
これ以上説明しない。尚特に、本方式は両方のアドレス
サイクル中に異なるピン上にではあるが、アドレスレジ
スタ900からのビットの一部を出力することに留意され
たい。この重複を与える理由は後述する。

第11図は本発明の原理に基づく、ローカルアドレス／
データバスピン1010の行／列アドレス及びバンク選択へ
の割り当てを示す。好ましい実施例において、行／列ア
ドレスは８ビットを含む。行／列アドレスのこれら８ビ
ットは、最新の64K DRAMで必要な８ビットの行及び列
アドレスと対応している。DRAMの分野では周知のごと
く、64K DRAMは行アドレスストローブサイクル中に送
られる８ビットの行アドレスと、その後に続き列アドレ
スストローブサイクル中に送られる８ビットの列アドレ
スを必要とする。２つの８ビット語に多重化されるこの
16ビットのデータは、2¹⁶つまり65,356の異なったアド
レスを指定するのに充分である。このビット数が通常64
Kビットと称される。後で詳述するように、このアドレ
ス指定方式は、行／列アドレスビットの数及び２つのア
ドレスサイクル中におけるビットの重複を対応させて調
整することで、64Kビットと異なるサイズメモリにも使
える。

一般にDRAMは、メモリで使われる語のビット数と等し
い深さにスタックされる。すなわち、スタックされたDR
AMの各々が同じ行及び列アドレスを受け取り、特定語の
ビットのそれぞれ異なった１つを与える。本発明の好ま
しい実施例によれば、メモリ130は16ビットの語を用い
ている。従って、本発明のアドレス指定方式は16個のRA
Mから成るバンクについて説明する。しかし、使用する
メモリ語がそれより多いか少ないビットを持つなら、本
アドレス指定方式はそれより多いか少ないメモリから成
るメモリバンクに対しても使えることは、当業者にとっ
て自明であろう。

第11図は本発明の好ましい実施例に基づく、ローカル
アドレス／データバスの行／列アドレスビットとバンク
選択ビットへの分割を示している。エレメント1010は第
10図に示したのと同一で、ローカルアドレス／データバ
スのビット０〜15の分布を示す。本発明によれば、１〜
16のメモリバンクが使われる場合、第10図に示したのと
同じアドレス出力を使用できる。１つのメモリバンクを
用いるときは、アドレスが1110で示すように分割され
る。この場合、行／列アドレスがローカルアドレス／デ
ータバスのビット０〜７を占め、その他のビットは非使
用である。２つのメモリバンクを用いる場合を1120で示
す。行／列アドレスがビット１〜８を占め、最下位ビッ
ト０がバンク選択ビットとして使われる。このバンク選
択ビットの状態が、２つのメモリバンクのうちどちらが
選択されるかを決める。４つまでのメモリバンクを用い
る場合を1130で示す。行／列アドレスがビット２〜９を
占め、ビット０と１がバンク選択ビットとして使われ
る。これら２つのバンク選択ビットが４状態までを指定
でき、４メモリバンク中の１つの指定を可能とする。８
つまでのメモリバンクを用いる場合を1140で示す。行／
列アドレスビットがローカルアドレス／データバスのビ
ット３〜10に対応する。バンク選択ビットは０〜２であ
る。これらのバンク選択ビットが８つまでのメモリバン
ク中の１つの指定を可能とする。最後に、16までのメモ
リバンクを用いる場合を1150で示す。行／列アドレスビ
ットがローカルアドレス／データバスのビット４〜11に
対応し、ビット０〜３がバンク選択ビットに対応する。
これらの４ビットが、16までのメモリバンク中の１つを
選択可能とする。

次に、行アドレスストローブサイクルと列アドレスス
トローブサイクルの間でビットを重複させる理由を、第
10及び11図に関連して説明する。尚、第11図で指定され
る８つの連続した行／列アドレスビットはいずれも、組
み合された行及び列アドレスを16個の連続したビットと
し得る。例えば、1110で示した行／列アドレスはローカ
ルアドレス／データバスのビット０〜７である。従っ
て、行アドレスストローブサイクル中、アドレスレジス
タビット12〜19が出力される。その後の列アドレススト
ローブサイクル中には、アドレスレジスタビット４〜11
が出力される。つまり、組み合された行及び列アドレス
はアドレスレジスタ900のビット４〜19で、これらは語
アドレス902のうち16個の最下位ビットである。1120で
示した２までのメモリバンクの例では、行／列アドレス
がローカルアドレス／データバスのビット１〜８から取
り出される。行アドレスはアドレスレジスタ900のビッ
ト13〜20に対応し、列アドレスがアドレスレジスタ900
のビット５〜13に対応する。従って、組み合された行及
列アドレスはアドレスレジスタ900のビット５〜20を占
め、バンク選択ビットはアドレスレジスタ900のビット
４である。1130で示した４つまでのメモリバンクの例で
は、行／列アドレスがローカルアドレス／データバスの
ビット２〜９に対応する。この場合には、行アドレスス
トローブサイクル中にアドレスレジスタビット14〜21が
発生される。また次の下位ビット６〜13が、列アドレス
ストローブサイクル中に出力される。この場合、ビット
４と５がバンク選択ビットである。1140で示した例で
は、組み合された行及び列アドレスがアドレスレジスタ
900のビット７〜22に対応し、ビット４〜６がバンク選
択ビットである。最後に、1160で示した16までのメモリ
バンクの場合には、組み合された行／列アドレスがアド
レスレジスタ900のビット８〜23に対応し、ビット４〜
７がバンク選択ビットである。すなわち、第11図中111
0、1120、1130、1140及び1150で示した行／列アドレス
ビットとバンク選択ビットの任意の選択が、メモリスペ
ース内にギャップを生じることなく、メモリ全体の連続
したアドレス指定を可能とする。

第12図は、メモリ130を形成するDRAM制御用の各種信
号のタイミングを示す。これらの信号は一般に、低電圧
がアクティブ信号に対応する反転論理変換を用いて与え
られる。ローカルアドレス／データバス上に現われる信
号が1210で示してある。ローカルアドレス／データバス
上に現われる信号は、行アドレス、列アドレス及びデー
タ間の３つの部分で多重化されている。期間1211中に、
行アドレスがローカルアドレス／データバス上に現われ
る。この行アドレス出力は第10図に示したビット1020と
対応する。その後に続く期間1212中に、列アドレスが出
力される。この出力は第10図に示した1030に対応する。
最後に、さらにその後の期間1213中に、メモリサイクル
が書込サイクルかまたは読取サイクルかに応じ、データ
がローカルアドレス／データバスによって発生されるか
受け取られる。

第12図はさらに、反転行アドレスストローブ信号1220
を示している。期間1221中、この反転行アドレスストロ
ーブ信号は低レベルで、アクティブ状態を示す。行アド
レスストローブアクティブ信号1221の先端エッジ1222
が、ローカルアドレス／データバス上に現われたビット
が行アドレスに対応することを指示する。同じく、反転
列アドレスストローブ信号1230が期間1231の間アクティ
ブである。この反転列アドレスストローブ信号1231のア
クティブ部分の先端エッジ1232が、ローカルアドレス／
データバス上に列アドレスが現われた時点を指示する。

第12図は反転ローカルアドレスラッチ信号1240と反転
データ使用可能信号1250も示している。反転ローカルア
ドレスラッチ信号1240は、先端エッジ1242を持ったアク
ティブな期間1241を含む。つまり反転ローカルアドレス
ラッチ信号1240は、ローカルアドレス／データバス1210
上で列アドレスが有効である期間中にその先端エッジを
有する。この反転ローカルアドレスラッチ信号によって
制御される透過ラッチ回路の使用は、ローカルアドレス
ラッチが非アクティブになるまでの記憶のため列アドレ
スの捕獲を可能とする。該ラッチ信号は、後で詳述する
DRAMへの印加のため、列アドレスの記憶を可能とするの
に使われる。反転データ使用可能信号1250はアクティブ
な期間1251と先端エッジ1252を有する。つまり反転デー
タ使用可能信号1250は、ローカルアドレスデータバスが
データを発生する期間中にその先端エッジを有する。上
述と同じく、該信号は透過ラッチ回路を制御し、データ
使用可能信号が再び非アクティブになるまでの保持のた
めデータを捕獲するのに使われる。つまり該信号が、DR
AMへの印加のためデータがラッチされるのを可能とす
る。

第13図は本発明の原理に基づく、グラフィックスプロ
セッサ120の単一バンクのDRAMへの接続を示す。グフィ
ックスプロセッサ120は、ローカルアドレス／データ信
号、反転ローカルアドレスラッチ信号、反転列アドレス
ストローブ信号、反転列アドレスストローブ信号、反転
メモリ書込信号及び反転シフトレジスタ転送／出力信号
を含む一組の信号を発生する。該一組の信号は、以下に
記すようにDRAMへ加えられる。

ローカルアドレスデータ出力がデータバス1310に印加
される。データバス1310は２つの経路を経てメモリに加
えられる。まず、ローカルアドレス／データ出力のビッ
ト０〜７に対応したサブバス1311が透過ラッチ1322の入
力に加えられる。次に、ラッチ1322の出力がアドレスバ
ス1320上に現われ、ビデオRAM Ｏ 1370及びビデオRAM
Ｎ 1375として象徴的に示した各ビデオRAMのアドレ
ス入力に加えられる。これらのビデオRAMはビットマッ
プメモリとして使うのに適した特別のDRAMで、後で更に
詳述する。

透過ラッチ1322は、反転ローカルラッチ信号によって
制御される。反転ローカルアドレスラッチ信号はライン
1321を介し、透過ラッチ1322のエネーブル入力に加えら
れる。ローカルアドレスラッチ信号が非アクティブだ
と、透過ラッチ1322が透過状態になり、サブバス1311の
入力をアドレスバス1320に直接印加可能とする。ライン
1321上のローカルアドレスラッチ信号がアクティブにな
ると、サブバス1311上の入力状態が捕獲され、サブバス
1311上の変化に関わりなくローカルアドレスラッチ信号
がアクティブである限り、その状態が出力される。第12
図を参照すれば、ローカルアドレス／データバスが行ア
ドレスを発生している期間1211中、反転ローカルアドレ
スラッチ信号1240は非アクティブであることが明らかで
あろう。従って、期間1211中に現われる行アドレスは単
一メモリバンク内の各メモリのアドレス入力に加えられ
る。但し、列アドレスがローカルアドレス／データバス
1310上に出力される期間の先端エッジ1242で、ローカル
アドレスラッチ信号はアクティブになる。従って、ロー
カルアドレスラッチ信号がアクティブである期間1241
中、列アドレスは透過ラッチ1322内に保持されアドレス
バス1320に出力される。

ローカルアドレス／データバスは、各メモリのデータ
入出力にも接続されている。つまり、ローカルアドレス
／データバス1310の１ビットが各々のメモリに加えられ
る。ビット０がライン1312を介して、ローカルアドレス
／データバス1310及びビデオRAM1370のデータ入力Ｄ
（Ｏ）と出力Ｑ（Ｏ）の両方へ双方向的に接続されてい
る。同じく、ライン1313がローカルアドレス／データバ
ス1310とビデオRAM Ｎ 1375のデータ入力Ｄ（Ｎ）と
出力Ｑ（Ｎ）の両方へ双方向的に接続されている。この
代表であるｎ番目のビットは、他のメモリへの代表的接
続に対応する。

グラフィックスプロセッサ120から出力されるその他
の信号は、ビデオRAMを制御する。ライン1330上に現わ
れる反転列アドレスストローブ信号は、各メモリの列ア
ドレスストローブ信号入力に加えられる。同様に、ライ
ン1340上の列アドレスストローブ信号、ライン1350上の
反転書込信号、及びライン1360上の反転転送レジスタ信
号が各々のメモリに加えられる。

本発明の好ましい実施例において、使用する各メモリ
はTexas Instrument社製TMS4161等の多重ポートビデオR
AMである。これらのメモリは２種類のアクセスを可能と
する。パラレルアクセスモードで使われる場合、これら
のメモリは256行と256列を有する１つのDRAM毎に通常の
64Kとして動作する。このモードのアクセスでは、１つ
のビットをアクセスするのに、８ビットの行アドレスと
８ビットの列アドレスの伝送を必要とする。またこれら
のメモリはシリアルアクセスモードも含み、このモード
では256ビットの内部シフトレジスタが１つの行からロ
ード可能であるか、または１つの行へ書込み可能であ
る。この転送に関与する特定の行は、アドレスバスで受
信される行アドレスによって指定される。上記シフトレ
ジスタはシリアル入力ポートまたはシリアル出力ポート
からそれぞれ独立に、ロードまたは読取り可能である。
これら余分のデータポートはメモリへのシリアルなビデ
オディスプレイアクセスを、ビットマップへのプロセッ
サの書込みまたはそこからの読取りと干渉せずに達成可
能とする。列アドレスストローブサイクル中におけるロ
ーカルアドレス／データバスのビット14あるいは第13、
14図に示したグラフィックスプロセッサ120のTR−出力
からの反転転送レジスタ信号が、選ばれた行と内部シフ
トレジスタの間でのデータ転送を制御するのに使われ
る。反転転送レジスタ信号の動作は、本発明を実施する
のに必要ないので、これ以上説明しない。

第13図に示したシステムは、ほゞ次の通り動作する。
行アドレスストローブサイクル中、ライン1340上に信号
が現われ、これがビデオRAM Ｏ 1370とビデオRAM Ｎ
1375で代表させた各々のメモリに加えられる。この時
点で、サブバス1311上の信号は1020で示したような行ア
ドレス信号に対応する。前述のごとく、ラッチ1322は透
過状態にあるので、該信号がアドレスバス1320を介して
各アドレス入力に加えられる。その後に続く期間では、
反転列アドレスストローブ信号がライン1330上に発生さ
れ、各々のメモリに加えられる。同時に、ローカルアド
レス／データバス1310がサブバス1311上に列アドレスを
発生する。この信号はローカルアドレスラッチ信号1321
に基づきラッチ1322で捕獲され、アドレスバス1320に加
えられる。このアドレスバス1320が各々のメモリへ加え
られることによって、各メモリ内の列アドレスを指定す
る。サイクルの後半になり、列アドレスストローブ信号
1330も行アドレスストローブ信号1340も非アクティブに
なったとき、グラフィックスプロセッサ1220とメモリの
間でデータが交換される。この転送方向は、ライン1350
上に現われる反転書込信号によって指定される。書込動
作が指定されれば、グラフィックスプロセッサ120がロ
ーカルアドレス／データバス1310上に信号を発生し、各
メモリのＤ入力へ加える。読取動作が指定されれば、各
々のメモリがバス1310のビット中の１つに接続されたＱ
出力に出力信号を発生し、グラフィックスプロセッサ12
0に加える。

第10図に示した行及び列アドレス信号を発生する方法
の有用性は、第14図を検討することで明らかとなろう。
第14図は、グラフィックスプロセッサ120の複数のRAMバ
ンクへの代表的な接続を示す。ローカルアドレス／デー
タバス1410が、各RAMバンクのデータ入力及び出力ポー
トに接続されている。グラフィックスプロセッサ120の
ローカルアドレス／データバスは、ラッチ1412、1416及
び1418を駆動し且つラッチ1414から入力を受信するバス
1405に導かれる。

ラッチ1412はライン1401上の反転データ使用可能信号
によって制御される。グラフィックスプロセッサ120が
書込動作を実行しているとき、ラッチ1412がライン1401
上の反転データ使用可能信号によって動作可能状態とさ
れ、ローカルアドレス／データバス1405からの出力デー
タをストアする。このデータはローカルアドレス／デー
タバス1410に加えられ、複数のRAMバンクの各々に印加
される。

同様に、ラッチ1414はライン1402上の信号によって動
作可能状態になると、ローカルアドレス／データバス14
10上のデータを受信する。ライン1402上への信号は、ラ
イン1430上の反転列アドレスストローブ信号かまたはラ
イン1470上に現われる反転転送レジスタ信号に基づき、
ORゲート1420から発生される。ライン1402上の該信号
が、読取動作中ローカルアドレス／データバス1410上の
信号をラッチ1414がストアするのを可能とする。この場
合、ラッチ1414からの信号はローカルアドレス／データ
バス1405を経て、グラフィックスプロセッサ120のロー
カルアドレス／データバスポートに加えられる。

ローカルアドレス／データバス1410は各々のRAMバン
クに接続されている。バス1411がバス1410のビットをビ
デオRAMバンクＯ 1480に接続する。こゝで、各バンク
のビデオメモリは第13図に関連して前述したように接続
されている、すなわちビデオRAMバンクＯ 1480の各メ
モリはバス1411のビット中１だけに接続される。バス14
12が、代表的なビデオRAMバンクＮ 1485内のメモリバ
ンクへのローカルアドレス／データバス1410の代表的な
接続を示す。

サブバス1404が、行／列アドレスビットとして選択さ
れたビットをラッチ1416に接続する。同じくサブバス14
06が、バンク選択ビットに対応するビットをラッチ1418
に接続する。ローカルアドレス／データバスのうち、上
記各サブバスの一部でメモリバンク数の各範囲に対応す
る特定ビットを第１表に示す。上記２つのラッチは前述
したラッチ1322と同様の透過ラッチで、ライン1403上の
反転ローカルアドレスラッチ信号によって制御される。
つまりこれらのラッチは、反転ローカルアドレスラッチ
信号のアクティブ期間1241の間その出力を保持する。ラ
ッチ1416の出力はアドレスバス1415上に現われ、各々の
メモリバンクの各メモリのアドレス入力に加えられる。

各メモリバンクに加えられる列アドレスストローブ信
号は、デコーダ1435から得られる。デコーダ1435は、バ
ンク選択ビットに対応するラッチ1418からの入力を受信
する。第10及び11図の検討から明らかなように、バンド
選択ビットは列アドレスストローブサイクル中に発生さ
れる列アドレスより下位のビットである。これらのビッ
トは、ライン1403上の反転ローカルアドレスラッチ信号
で動作可能状態とされるラッチ1418内に捕獲され、次い
でデコーダ1435に加えられる。デコーダ1435は、ライン
1430上の反転列アドレスストローブ信号も受信する。デ
コーダ1435は、それぞれが各メモリバンクに対応する複
数の出力1440を発生する。例えば、出力1441はビデオRA
MバンクＯ 1480の列アドレスストローブ入力に加えら
れる。同じく、Ｎ番目のメモリバンク1485の代表的な接
続も示してある。つまり、ライン1442がメモリバンクの
各々の列アドレスストローブ入力に加えられる。またデ
コーダ1435は、ライン1430上に列アドレスストローブ信
号が受信されている期間、出力1440の１つに列アドレス
ストローブ出力信号を発生する。選択される１つのライ
ンは、ラッチ1418から受信される信号に依存する。第11
図の検討から明らかなように、ビデオRAMバンクのうち
１つを選択可能な複数のビットから成る。

ライン1450上の行アドレスストローブ信号、ライン14
60上の書込信号、及びライン1470上の転送レジスタ信号
の各接続は第13図に示したのと同じである。グラフィッ
クスプロセッサ120からの出力信号が複数のメモリバン
クを駆動するのに不充分なパワーのときは、各メモリ駆
動のためこれらのラインにバッファを入れることができ
る。他の点において、メモリは第13図と関連して説明し
たのと同じように動作する。

第14図に示したシステムは、列アドレスと同時に発生
されるバンク選択ビットで選ばれたメモリバンクにだけ
列アドレスストローブ信号を加える。メモリは列アドレ
スストローブ信号を受信すると、バス1415上に現われた
列アドレスを認知し、アクセスのための正しい行及び列
を選択する。一方、列アドレスストローブ信号を受信し
ないと、メモリは列アドレス信号を認知せず、従って指
定のメモリ位置をアクセスしない。つまりデコーダ1435
が、選択されたメモリバンク内のメモリだけを選択し、
グラフィックスプロセッサ120とのインタフェースを可
能とする。

以上の説明は、64K DRAMを用いた好ましい実施例に
関連している。当業者であれば、本発明の原理がそれ以
外の異なったサイズのメモリに対しても適用可能である
ことが理解されよう。再び第10図を参照すると、ローカ
ルアドレス／データバスのピン０〜11について、列アド
レス出力の各ビットは、先行する行アドレス出力に対し
同一ビットが８ビット位置だけ離れたアドレスレジスタ
100内のビットと対応していることが明らかであろう。
例えばピン０の場合、行アドレス出力はアドレスレジス
タ900のビット12、列アドレス出力はビット４で、８ビ
ット位置離れている。これは行及び列のアドレスストロ
ーブサイクル中に、ローカルアドレス／データバスの連
続した８ピンの任意のゾーンがアドレスレジスタから16
の連続ビットを出力可能とする。行アドレスの方が上位
ビットのアドレスで、列アドレスが下位ビットである。
任意の８ピンゾーンがアドレスレジスタ900から16の連
続ビットを与え、且つバンク選択ビットは最下位ビット
出力なので、多数の異なったメモリバンクに対して同じ
出力方式を使用できる。またこの出力方式は、バンク選
択に必要なグラフィックスプロセッサ120外部の回路量
も減少させる。同一のローカルアドレス／データバスピ
ンに出力される行及び列アドレス間のビット位置差は、
メモリのサイズと関連している。前述の好ましい実施例
では、64K DRAMを用いた。これらのメモリは各８ビッ
トの行及び列アドレスを必要とするので、ビット位置に
おける必要な差は８である。256K DRAMを使うときは、
その差を変更しなければならない。最新の256K DRAMは
９ビットの行アドレスと９ビットの列アドレスを必要と
する。同一のローカルアドレス／データバスピン上に現
われる行アドレスと列アドレス間のビット位置差を９に
変えれば、256K DRAMを用いた最新の技術も使用でき
る。この場合には、ローカルアドレス／データバス内に
おける任意の９ピン巾ゾーンがアドレスレジスタ900か
らの連続した18ビットを指定する。同じく、行アドレス
ストローブサイクルと列アドレスストローブサイクル中
におけるビット出力間でのアドレスレジスタ900のビッ
ト位置差を10とすれば、1M DRAMも使える。つまり、ロ
ーカルアドレス／データバス内における任意の10ピン巾
ゾーンが、アドレスレジスタ900の連続した20ビットを
含む。

以上本発明を16ビット語の好ましい実施例について説
明したが、本発明を実施するのにこれが不可欠でないこ
とは当業者にとって自明であろう。必要なパラレルデー
タ路が存在すれば、任意の所望な語長が本発明において
同様に使用できる。つまり、本発明は16ビットのデータ
語に制限されない。

また本発明の好ましい実施例を、図面を参照して説明
した。本発明をこゝでは説明しなかった各種の変更実施
例として実施し得ることも、当業者にとって自明であろ
う。従って、本発明の範囲は特許請求の範囲に基づき限
定されるべきである。

以上の記載に関連して、以下の各項を開示する。

1. 複数のメモリバンクを備え、各メモリバンクがＪビ
ットの行アドレスとＪビットの列アドレスで指定された
複数のアドレス位置を有してＮビットのデータ語をスト
アし、さらに各メモリバンクがＪビットの多重化行／列
アドレス入力バス、Ｎビットのデータ入／出力ポート及
び読み／書き制御入力を有し； 中央処理装置を備え、該中央処理装置は、 メモリ読取動作とメモリ書込動作を含む演算、論理及
び制御動作を行なう演算論理装置と、 上記演算論理装置に接続され、2Jより多いビット数を
持つ固有アドレスをストアするアドレスレジスタと、 上記演算論理装置、アドレスレジスト及びバンクメモ
リに接続され、Ｊビットより多い多重化行／列出力バス
を有するメモリインターフェースとを有し、各メモリバ
ンクの上記多重化行／列アドレス入力バスが所定の一組
のバンク選択ビットを含まない該多重化行／列アドレス
出力バスのうち逐次な一組のＪビットに接続されてお
り、該メモリインターフェースが、 上記固定アドレスの連続したＪビットより多い第１の
サブセットを、行アドレスの期間中上記多重化行／列ア
ドレス出力に加え、 上記固有アドレスの連続したＪビットより多く、上記
第１のサブセットと異なるがこの第１にサブセットに重
複する第２のサブセットを列アドレスの期間中上記多重
化行／列アドレス出力に加え、該第２サブセットのビッ
トが第１サブセットのビットに対し、上記多重化行／列
アドレス出力バスの個々の出力が行アドレスの期間と列
アドレスの期間との間で固有アドレス内においてＪビッ
ト位置だけ離れるように異なっており、 読取メモリ動作に応じ読取制御信号を発生して、上記
データ入／出力ポートからデータを受信し、更に 書込メモリ動作に応じ書込制御信号を発生して、上記
データ入／出力ポート上に発生し； 及び バンク選択装置を備え、該バンク選択装置は、上記多
重化行／列アドレス出力バスのうち上記所定の一組のバ
ンク選択ビットに接続され、上記列アドレスの期間中上
記多重化行／列アドレス出力バスのうち上記所定の一組
のバンク選択ビットに応じて、メモリバンク内の１つだ
けを上記中央処理装置に対して応答可能とすることを特
徴とするデータ処理装置。

2. 前記メモリインターフェースの多重化行／列アドレ
ス出力バスのうち所定の一組のバンク選択ビットが該多
重化行／列アドレス出力バスの所定数の最下位ビットを
含む上記第１項記載のデータ処理装置。

3. 前記メモリインターフェースが更に、行アドレスの
期間を指示する行アドレスストローブ信号を発生する行
アドレスストローブ出力と、列アドレスの期間を指示す
る列アドレスストローブ信号を発生する列アドレススト
ローブ出力とを有する； 前記バンク選択装置が更に列アドレスストローブ出力
に接続されると共に複数のバンク列アドレスストローブ
出力をそれぞれメモリバンクの各々に対応して有し、バ
ンク列アドレスストローブ出力のうち選択バンクに対応
した１つだけにバンク列アドレスストローブ信号を発生
する；及び 前記メモリバンクが行アドレスストローブ出力に接続
され、行アドレスストローブ信号で指示された行アドレ
スの期間中に多重化行／列アドレス入力バス上への入力
として行アドレスを受信すると共に、対応したバンク列
アドレスストローブ出力に接続され、バンク列アドレス
ストローブ信号で指示された列アドレスの期間中に多重
化行／列アドレス入力バス上への入力として列アドレス
を受信することによって、バンク列アドレスストローブ
信号が受信されたときにのみデータ転送用のアドレスを
指定する上記第１項記載のデータ処理装置。

4. Ｊが８で；且つ 前記メモリバンクの各々がＮ個の64Kエレメント型ラ
ンダムアクセスメモリを含む上記第３項記載のデータ処
理装置。

5. Ｊが９で；且つ 前記メモリバンクの各々がＮ個の256Kエレメント型ラ
ンダムアクセスメモリを含む上記第３項記載のデータ処
理装置。

6. Ｊが10で；且つ 前記メモリバクの各々がＮ個の1Mエレメント型ランダ
ムアクセスメモリを含む上記第３項記載のデータ処理装
置。

7. 2Jより多いビットを持つ固有アドレスをストアする
アドレスレジスタと、 上記アドレスレジスタに接続され、Ｊビットより多い
多重化行／列出力バスを有するメモリインターフェース
とを備え、 該メモリインターフェースは、上記固有アドレスの連
続したＪビットより多い第１のサブセットを、行アドレ
スの期間中上記多重化行／列アドレス出力に加え、更に 上記固有アドレスの連続したＪビットより多く、上記
第１のサブセットと異なるがこの第１のサブセットに重
複する第２のサブセットを列アドレスの期間中上記多重
化行／列アドレス出力に加えることを特徴とするメモリ
インターフェース。

8. 上記該第２サブセットのビットが第１サブセットの
ビットに対し、多重化行／列アドレス出力バスの個々の
出力が行アドレスの期間と列アドレスの期間との間で固
有アドレス内においてＪビット位置だけ離れるように異
なっている上記第７項記載のメモリインターフェース。

9. 行アドレスの期間を指示する行アドレスストローブ
信号を発生する行アドレスストローブ出力；及び 列アドレスの期間を指示する列アドレスストローブ信
号を発生する列アドレスストローブ出力； を更に備えた上記第７項記載のメモリインターフェー
ス。

10. 上記多重化行／列アドレス出力バスのうち所定の
一組のバンク選択ビットと列アドレスストローブ出力に
接続されると共に複数のバンク列アドレスストローブ出
力を有し、列アドレスの期間中多重化行／列アドレス出
力バスのうち上記所定の一組のバンク選択ビットに応じ
てバンク列アドレスストローブ出力の１つにだけバンク
列アドレスストローブ信号を発生するバンク選択装置を
さらに備えた上記第９項記載のメモリインターフェー
ス。

11. 前記所定の一組が多重化行／列アドレス出力バス
の所定数の最下位ビットを含む上記第10項記載のメモリ
インターフェース。

【図面の簡単な説明】

第１図は本発明の原理に従って構成されたグラフィック
ス能力を持つコンピュータのブロック図を示す； 第２図は本発明のグラフィックス処理回路の好ましい実
施例のブロック図を示す； 第３図はビットマップ式メモリ内の個々のピクセルアド
レスをXYアドレス指定方式に基づいて指定する方法を示
す； 第４図は線形アドレス指定方式に基づきフィールドアド
レスを指定する方法を示す； 第５図は本発明の好ましい実施例に基づく１つのデータ
語内における異なった長さのピクセルデータ用ストレー
ジの好ましい実施例を示す； 第６図は本発明の好ましい実施例に基づくレジスタメモ
リ内にストアされた暗示オペランドの内容の構成を示
す； 第７図は本発明のビットマップ式メモリ内におけるアレ
イ移動動作の特性を示す； 第８図は本発明に基づくビットブロック転送つまりアレ
イ移動動作のフローチャートを示す； 第９図は本発明のグラフィックスプロセッサのアドレス
レジスタを示す； 第10図はグラフィックスプロセッサのローカルアドレス
／データバスの各ピンとアドレスレジスタの各ビット間
における行アドレスストローブサイクル中及び列アドレ
スストローブサイクル中の関係を示す； 第11図はグラフィックスプロセッサのローカルアドレス
／データバスの各ピンと行／列アドレスビット及びバン
ク選択ビットとの関係を示す； 第12図はメモリの動作中における各種タイミング機能を
示すタイミング図； 第13図はグラフィックスプロセッサと１つのメモリバン
クとの接続を示す；及び 第14図はグラフィックスプロセッサと複数のメモリバン
クとの代表的な接続を示す。 120……演算論理装置（グラフィックスプロセッサ）、1
30;1370、1375;1480、1485……メモリバンク、1312、13
13;1411、1412……行／列アドレス入力バス、1320;1415
……行／列アドレス出力バス、200……中央処理装置（C
PU）、250……メモリインタフェース、900……アドレス
レジスタ、1020、1030……第１、第２サブセット、1435
……バンク選択装置（デコーダ）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−79481（ＪＰ，Ａ) 特開 昭57−13561（ＪＰ，Ａ) 特開 昭58−62752（ＪＰ，Ａ) 特開 昭60−151743（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アドレスビットとバンク選択ビットを含む
   複数ビットから成るアドレス信号、並びに第１及び第２
   のアドレスストローブ信号を発生するプロセッサ回路
   と、 各メモリが、行及び列で構成され、マルチビット直列出
   力を有し、かつ上記アドレス信号のアドレスビット及び
   上記第１又は第２のアドレスストローブ信号に基いてア
   クセスされる複数バンクメモリと、 上記アドレス信号のバンク選択ビット及び上記第１のア
   ドレスストローブ信号に基いて所望のバンクを選択する
   バンク選択回路を含むデータ処理システム。