JPH06342891A - 揮発性半導体記憶装置及びその製造方法 - Google Patents
揮発性半導体記憶装置及びその製造方法Info
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- JPH06342891A JPH06342891A JP3268571A JP26857191A JPH06342891A JP H06342891 A JPH06342891 A JP H06342891A JP 3268571 A JP3268571 A JP 3268571A JP 26857191 A JP26857191 A JP 26857191A JP H06342891 A JPH06342891 A JP H06342891A
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Abstract
(57)【要約】 （修正有）
【目的】揮発性半導体記憶装置において、メモリセルア
レー部のＭＯＳトランジスタの動作の安定性の保証と共
に、周辺回路部のＭＯＳトランジスタの駆動能力をメモ
リセル用ＭＯＳトランジスタの駆動能力よりさらに大き
くする。 【構成】周辺回路部用ＭＯＳトランジスタＢのゲート絶
縁膜３５′の厚さを通常のメモリセル用ＭＯＳトランジ
スタＡのゲート絶縁膜３５の厚さよりさらに薄く形成す
る。
レー部のＭＯＳトランジスタの動作の安定性の保証と共
に、周辺回路部のＭＯＳトランジスタの駆動能力をメモ
リセル用ＭＯＳトランジスタの駆動能力よりさらに大き
くする。 【構成】周辺回路部用ＭＯＳトランジスタＢのゲート絶
縁膜３５′の厚さを通常のメモリセル用ＭＯＳトランジ
スタＡのゲート絶縁膜３５の厚さよりさらに薄く形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、揮発性半導体記憶装置
及びその製造方法に関し、特にメモリセルアレー部のア
クセスＭＯＳトランジスタと周辺回路のＭＯＳトランジ
スタの各構造を相互にわずかに異って形成して素子の駆
動能力を向上させることができる揮発性半導体記憶装置
及びその製造方法に関する。
及びその製造方法に関し、特にメモリセルアレー部のア
クセスＭＯＳトランジスタと周辺回路のＭＯＳトランジ
スタの各構造を相互にわずかに異って形成して素子の駆
動能力を向上させることができる揮発性半導体記憶装置
及びその製造方法に関する。
【０００２】
【従来の技術】複数の記憶装置、例えば、ＭＩＳＦＥＴ
をもちいたＤＲＡＭないしＳＲＡＭなどは複数のメモリ
セルをマトリックス上に配置したメモリセルアレーを有
する。
をもちいたＤＲＡＭないしＳＲＡＭなどは複数のメモリ
セルをマトリックス上に配置したメモリセルアレーを有
する。
【０００３】そして、前記ＤＲＡＭの任意のメモリセル
にデータの書込み／読取りを行なう場合には、行アドレ
スデコーダ及び列アドレスデコーダが外部からのアドレ
ス信号に対応する行及び列を選択し、メモリセルのアド
レシングを行なう。行アドレスデコーダからの選択信号
により、ワードドライバは選択する行のワード線を選択
レベルで駆動し、前記ワード線はメモリセルの選択ＭＩ
ＳＦＥＴのゲート電極として作用する。
にデータの書込み／読取りを行なう場合には、行アドレ
スデコーダ及び列アドレスデコーダが外部からのアドレ
ス信号に対応する行及び列を選択し、メモリセルのアド
レシングを行なう。行アドレスデコーダからの選択信号
により、ワードドライバは選択する行のワード線を選択
レベルで駆動し、前記ワード線はメモリセルの選択ＭＩ
ＳＦＥＴのゲート電極として作用する。
【０００４】前述した内容のように、半導体記憶装置は
複数のメモリセルをマトリックス状に配置したメモリセ
ルアレーばかりでなく、該アレー使用のための周辺回路
を含んで同様の半導体基板上に与えられた工程に応じて
一緒に形成される。
複数のメモリセルをマトリックス状に配置したメモリセ
ルアレーばかりでなく、該アレー使用のための周辺回路
を含んで同様の半導体基板上に与えられた工程に応じて
一緒に形成される。
【０００５】メモリセルはＭＩＳＦＥＴとコンデンサと
で構成され、周辺回路もさらにＭＩＳＦＥＴ及びその外
の半導体素子で構成される。かかる従来の例が図１に同
様の半導体基板上にメモリセル領域Iと周辺回路を構成
する、便宜上、一つのＭＩＳＦＥＴのみを示した周辺回
路部IIとで区分して示している。
で構成され、周辺回路もさらにＭＩＳＦＥＴ及びその外
の半導体素子で構成される。かかる従来の例が図１に同
様の半導体基板上にメモリセル領域Iと周辺回路を構成
する、便宜上、一つのＭＩＳＦＥＴのみを示した周辺回
路部IIとで区分して示している。
【０００６】図１に示すように、メモリセルを構成する
ＭＩＳＦＥＴ、すなわち、アクセスＭＯＳトランジスタ
Ａは周辺回路部のＭＯＳトランジスタＢと同様の素子で
あるため、両トランジスタは構造が同様に形成され、メ
モリセルのＭＯＳトランジスタＡのゲート酸化膜（絶縁
膜）Ｃの厚さは周辺回路部IIのＭＯＳトランジスタＢの
ゲート酸化膜Ｃ’の厚さと同様に形成される。
ＭＩＳＦＥＴ、すなわち、アクセスＭＯＳトランジスタ
Ａは周辺回路部のＭＯＳトランジスタＢと同様の素子で
あるため、両トランジスタは構造が同様に形成され、メ
モリセルのＭＯＳトランジスタＡのゲート酸化膜（絶縁
膜）Ｃの厚さは周辺回路部IIのＭＯＳトランジスタＢの
ゲート酸化膜Ｃ’の厚さと同様に形成される。
【０００７】一方、半導体素子であるＭＯＳトランジス
タにおいて、電流駆動能力を向上させるためにはゲート
酸化膜の厚さを減少させる必要がある。特に、言及した
半導体記憶装置内のメモリアレー領域以外の周辺回路部
を構成するＭＯＳトランジスタは高駆動動作特性が要求
されるため、指摘したようにゲート酸化膜の厚さを減少
しなければならない。
タにおいて、電流駆動能力を向上させるためにはゲート
酸化膜の厚さを減少させる必要がある。特に、言及した
半導体記憶装置内のメモリアレー領域以外の周辺回路部
を構成するＭＯＳトランジスタは高駆動動作特性が要求
されるため、指摘したようにゲート酸化膜の厚さを減少
しなければならない。
【０００８】
【発明が解決しようとする課題】しかしながら、メモリ
セルアレーや周辺回路は同様の半導体基板上にＭＯＳ素
子の形成工程中に共に形成されるので、メモリセル用Ｍ
ＯＳトランジスタのゲート酸化膜の厚さに対しても同様
な厚さの限定が適用されるという問題があった。
セルアレーや周辺回路は同様の半導体基板上にＭＯＳ素
子の形成工程中に共に形成されるので、メモリセル用Ｍ
ＯＳトランジスタのゲート酸化膜の厚さに対しても同様
な厚さの限定が適用されるという問題があった。
【０００９】より具体的に説明すれば、周辺回路部のＭ
ＯＳトランジスタの素子の駆動能力を向上させるために
ＭＯＳトランジスタのゲート酸化膜の厚さを減少させる
とき、発生し得る逆効果はゲート電極に印加される電圧
による電界効果やホットキャリヤ効果によりトランジス
タの特性の低下が生ずる。したがって、周辺回路を構成
するＭＯＳトランジスタは、かかる点を顧慮して高駆動
動作特性が保持されるよう設計することが可能である。
ＯＳトランジスタの素子の駆動能力を向上させるために
ＭＯＳトランジスタのゲート酸化膜の厚さを減少させる
とき、発生し得る逆効果はゲート電極に印加される電圧
による電界効果やホットキャリヤ効果によりトランジス
タの特性の低下が生ずる。したがって、周辺回路を構成
するＭＯＳトランジスタは、かかる点を顧慮して高駆動
動作特性が保持されるよう設計することが可能である。
【００１０】かかる脈絡からメモリセルを構成するＭＯ
Ｓトランジスタに対しても、前記の如く生起する問題を
顧慮してゲート酸化膜の厚さを調節した場合、すなわ
ち、周辺回路のＭＯＳトランジスタの酸化膜の厚さと同
様とした場合、メモリセル内のＭＯＳトランジスタは周
辺回路のＭＯＳトランジスタのゲートに印加される電圧
の１．５倍程度の電圧がメモリセル内のＭＯＳトランジ
スタのゲートに印加される。その結果、印加される増幅
された電圧により厚さが調節されたゲート酸化膜が破壊
されて素子の信頼性の低下及びデータロスのような致命
的な結果を生むおそれが発生する。
Ｓトランジスタに対しても、前記の如く生起する問題を
顧慮してゲート酸化膜の厚さを調節した場合、すなわ
ち、周辺回路のＭＯＳトランジスタの酸化膜の厚さと同
様とした場合、メモリセル内のＭＯＳトランジスタは周
辺回路のＭＯＳトランジスタのゲートに印加される電圧
の１．５倍程度の電圧がメモリセル内のＭＯＳトランジ
スタのゲートに印加される。その結果、印加される増幅
された電圧により厚さが調節されたゲート酸化膜が破壊
されて素子の信頼性の低下及びデータロスのような致命
的な結果を生むおそれが発生する。
【００１１】したがって、本発明は前記のような従来の
技術の問題点を解決するためのものであって、本発明の
目的は各トランジスタ素子の特性が反映されるようトラ
ンジスタの用途に応じて各トランジスタの構造を相互に
異なるように形成して、周辺回路の素子駆動能力を向上
させるとともに、メモリ素子の信頼性を向上させた揮発
性半導体記憶装置及びその製造方法を提供することであ
る。
技術の問題点を解決するためのものであって、本発明の
目的は各トランジスタ素子の特性が反映されるようトラ
ンジスタの用途に応じて各トランジスタの構造を相互に
異なるように形成して、周辺回路の素子駆動能力を向上
させるとともに、メモリ素子の信頼性を向上させた揮発
性半導体記憶装置及びその製造方法を提供することであ
る。
【００１２】
【課題を達成するための手段】前記目的を達成するため
本発明の第１の視点によれば、単一シリコン基板上に多
数のメモリセルからなるメモリセルアレー部と、前記メ
モリセルに対するデータの入力／出力を行なうための周
辺回路部とを含む揮発性半導体記憶装置の製造方法にお
いて、前記シリコン基板上に素子分離用のフィールド酸
化膜が形成され、データ記憶用コンデンサがメモリセル
アレー部のフィールド酸化膜上に形成されたウェハを備
える工程；前記ウェハ全面にゲート絶縁膜を形成する工
程；前記周辺回路部のゲート絶縁膜を選択的にエッチン
グする工程；及び前記ゲート絶縁膜等を用いてメモリセ
ルアレー及び周辺回路部のＭＯＳトランジスタを同時に
形成する工程を含む揮発性半導体記憶装置の製造方法が
提供される。（請求項１）
本発明の第１の視点によれば、単一シリコン基板上に多
数のメモリセルからなるメモリセルアレー部と、前記メ
モリセルに対するデータの入力／出力を行なうための周
辺回路部とを含む揮発性半導体記憶装置の製造方法にお
いて、前記シリコン基板上に素子分離用のフィールド酸
化膜が形成され、データ記憶用コンデンサがメモリセル
アレー部のフィールド酸化膜上に形成されたウェハを備
える工程；前記ウェハ全面にゲート絶縁膜を形成する工
程；前記周辺回路部のゲート絶縁膜を選択的にエッチン
グする工程；及び前記ゲート絶縁膜等を用いてメモリセ
ルアレー及び周辺回路部のＭＯＳトランジスタを同時に
形成する工程を含む揮発性半導体記憶装置の製造方法が
提供される。（請求項１）
【００１３】本発明の第２の視点によれば、単一シリコ
ン基板上に多数のメモリセルからなるメモリセルアレー
部と前記メモリセルに対するデータの入力／出力を行な
うための周辺回路部を含む揮発性半導体記憶装置の製造
方法において、前記シリコン基板上に素子分離用フィー
ルド酸化膜が形成され、データ記憶用コンデンサがメモ
リセルアレー部のフィールド酸化膜上に形成されたウェ
ハを備える工程；前記メモリセルアレー部の活性領域を
露出させ、前記露出された活性領域上にゲート絶縁膜を
形成する工程；前記ゲート絶縁膜を用いてＭＯＳトラン
ジスタを形成する工程；前記周辺回路部の活性領域を露
出させ、露出された活性領域上に前記メモリセルアレー
部のゲート絶縁膜より相対的に薄い厚さのゲート絶縁膜
を形成する工程；及び前記周辺回路用ゲート絶縁膜上に
ＭＯＳトランジスタを形成する工程を含む揮発性半導体
記憶装置の製造方法が提供される。（請求項４）
ン基板上に多数のメモリセルからなるメモリセルアレー
部と前記メモリセルに対するデータの入力／出力を行な
うための周辺回路部を含む揮発性半導体記憶装置の製造
方法において、前記シリコン基板上に素子分離用フィー
ルド酸化膜が形成され、データ記憶用コンデンサがメモ
リセルアレー部のフィールド酸化膜上に形成されたウェ
ハを備える工程；前記メモリセルアレー部の活性領域を
露出させ、前記露出された活性領域上にゲート絶縁膜を
形成する工程；前記ゲート絶縁膜を用いてＭＯＳトラン
ジスタを形成する工程；前記周辺回路部の活性領域を露
出させ、露出された活性領域上に前記メモリセルアレー
部のゲート絶縁膜より相対的に薄い厚さのゲート絶縁膜
を形成する工程；及び前記周辺回路用ゲート絶縁膜上に
ＭＯＳトランジスタを形成する工程を含む揮発性半導体
記憶装置の製造方法が提供される。（請求項４）
【００１４】本発明の第３の視点によれば、単一シリコ
ン基板上に多数のメモリセルからなるメモリセルアレー
部と、前記メモリセルに対するデータの入力／出力を行
なうための周辺回路部とを含む揮発性半導体記憶装置に
おいて、前記メモリセルを構成するＭＯＳトランジスタ
のゲート絶縁膜は、前記周辺回路用ＭＯＳトランジスタ
の絶縁膜より相対的に厚く形成されており、周辺回路部
用ＭＯＳトランジスタの駆動能力がメモリセル用ＭＯＳ
トランジスタの駆動能力よりさらに大きいことを特徴と
する揮発性半導体記憶装置が提供される。（請求項８）
ン基板上に多数のメモリセルからなるメモリセルアレー
部と、前記メモリセルに対するデータの入力／出力を行
なうための周辺回路部とを含む揮発性半導体記憶装置に
おいて、前記メモリセルを構成するＭＯＳトランジスタ
のゲート絶縁膜は、前記周辺回路用ＭＯＳトランジスタ
の絶縁膜より相対的に厚く形成されており、周辺回路部
用ＭＯＳトランジスタの駆動能力がメモリセル用ＭＯＳ
トランジスタの駆動能力よりさらに大きいことを特徴と
する揮発性半導体記憶装置が提供される。（請求項８）
【００１５】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
詳細に説明する。
【００１６】図２は、本発明により製造された揮発性半
導体記憶装置の断面図を示すものであり、同図は図１に
示すように、メモリセルアレー部（ないし領域）Iと周
辺回路部IIとに区分して示している。
導体記憶装置の断面図を示すものであり、同図は図１に
示すように、メモリセルアレー部（ないし領域）Iと周
辺回路部IIとに区分して示している。
【００１７】図２に示すように、シリコン基板３１上に
メモリセルアレー部Iと周辺回路部IIは、素子分離のた
めのフィールド酸化膜３２で分離されている。メモリセ
ルアレー部I内のメモリセルは、ＭＯＳトランジスタＡ
とコンデンサＤとで構成されており、周辺回路部にはも
う一つのＭＯＳトランジスタＢが示されているが、説明
の便宜上、それ以外の周辺回路を構成する他の半導体素
子は示していない。
メモリセルアレー部Iと周辺回路部IIは、素子分離のた
めのフィールド酸化膜３２で分離されている。メモリセ
ルアレー部I内のメモリセルは、ＭＯＳトランジスタＡ
とコンデンサＤとで構成されており、周辺回路部にはも
う一つのＭＯＳトランジスタＢが示されているが、説明
の便宜上、それ以外の周辺回路を構成する他の半導体素
子は示していない。
【００１８】メモリセルのＭＯＳトランジスタは、シリ
コン基板３１上にソース、ドレイン領域３８，３８，ゲ
ート絶縁膜３５、及び例えば多結晶シリコンからなるゲ
ート電極３７を含んで構成され、このトランジスタと隣
接してコンデンサ電極３３と層間絶縁膜３４とが形成さ
れる。そして、コンデンサとＭＯＳトランジスタＡの上
には層間絶縁膜３９が形成され、ＭＯＳトランジスタＡ
のドレインあるいはソース領域に連結された金属電極４
０が形成される。
コン基板３１上にソース、ドレイン領域３８，３８，ゲ
ート絶縁膜３５、及び例えば多結晶シリコンからなるゲ
ート電極３７を含んで構成され、このトランジスタと隣
接してコンデンサ電極３３と層間絶縁膜３４とが形成さ
れる。そして、コンデンサとＭＯＳトランジスタＡの上
には層間絶縁膜３９が形成され、ＭＯＳトランジスタＡ
のドレインあるいはソース領域に連結された金属電極４
０が形成される。
【００１９】そして、周辺回路部IIのＭＯＳトランジス
タＢはメモリセル内のＭＯＳトランジスタＡと基本的に
同様の構造を有するが、これら二つのＭＯＳトランジス
タ間の差異点は、それぞれのゲート絶縁膜３５及び３
５’の厚さが相互に違っていることである。
タＢはメモリセル内のＭＯＳトランジスタＡと基本的に
同様の構造を有するが、これら二つのＭＯＳトランジス
タ間の差異点は、それぞれのゲート絶縁膜３５及び３
５’の厚さが相互に違っていることである。
【００２０】図に示すように、周辺回路部のＭＯＳトラ
ンジスタのゲート絶縁膜３５’の厚さは、動作特性の改
善のため相対的により薄く形成されており、反面、メモ
リセル内のＭＯＳトランジスタのゲート絶縁膜３５は、
電気的な動作安定性を顧慮して相対的に厚くなってい
る。
ンジスタのゲート絶縁膜３５’の厚さは、動作特性の改
善のため相対的により薄く形成されており、反面、メモ
リセル内のＭＯＳトランジスタのゲート絶縁膜３５は、
電気的な動作安定性を顧慮して相対的に厚くなってい
る。
【００２１】前記のように、ゲート絶縁膜の厚さに差異
を置いて形成した理由は、先に言及したように、周辺回
路部のＭＯＳトランジスタ素子の動作速度などの特性の
改善及び周辺回路の電流駆動能力を向上させるためであ
り、一方、メモリアレー内のＭＯＳトランジスタは電流
駆動能力が素子の特性を決定付ける主要ファクタではな
いばかりでなく、必要以上のゲート絶縁膜の厚さ減少は
素子の破壊のごとき好ましくない結果を生来しうるため
である。
を置いて形成した理由は、先に言及したように、周辺回
路部のＭＯＳトランジスタ素子の動作速度などの特性の
改善及び周辺回路の電流駆動能力を向上させるためであ
り、一方、メモリアレー内のＭＯＳトランジスタは電流
駆動能力が素子の特性を決定付ける主要ファクタではな
いばかりでなく、必要以上のゲート絶縁膜の厚さ減少は
素子の破壊のごとき好ましくない結果を生来しうるため
である。
【００２２】前記揮発性半導体記憶装置は、図３及び図
４の各製造工程により製造することができる。
４の各製造工程により製造することができる。
【００２３】図３には、本発明による揮発性半導体記憶
装置を製造するための第１実施例の製造工程が示されて
いる。
装置を製造するための第１実施例の製造工程が示されて
いる。
【００２４】図３（Ａ）を参照すれば、シリコン基板３
１上に局部酸化法によりフィールド酸化膜３２を厚く形
成した後、アクセスＭＯＳトランジスタ用のコンデンサ
電極３３を形成する。
１上に局部酸化法によりフィールド酸化膜３２を厚く形
成した後、アクセスＭＯＳトランジスタ用のコンデンサ
電極３３を形成する。
【００２５】図３（Ｂ）を参照すれば、基板全面に層間
絶縁膜３４を形成し、図３（Ｃ）に示すようにコンデン
サ電極３３上部の層間絶縁膜３４のみを残し、コンデン
サ電極以外の領域に形成されている層間絶縁膜３４は除
去してシリコン基板３１を露出させる。（その際フィー
ルド酸化膜３２は残る）
絶縁膜３４を形成し、図３（Ｃ）に示すようにコンデン
サ電極３３上部の層間絶縁膜３４のみを残し、コンデン
サ電極以外の領域に形成されている層間絶縁膜３４は除
去してシリコン基板３１を露出させる。（その際フィー
ルド酸化膜３２は残る）
【００２６】図３（Ｄ）に示すように、露出された基板
上にゲート絶縁膜３５を全面形成し、その上に感光性物
質（フォトレジスト）３６を塗布する。（尚、ゲート絶
縁膜３５は、ＳｉＯ2とか、あるいはＳｉＯ2とＳｉ3Ｎ4
との積層体、あるいはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2等の
積層体で形成することができる。）
上にゲート絶縁膜３５を全面形成し、その上に感光性物
質（フォトレジスト）３６を塗布する。（尚、ゲート絶
縁膜３５は、ＳｉＯ2とか、あるいはＳｉＯ2とＳｉ3Ｎ4
との積層体、あるいはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2等の
積層体で形成することができる。）
【００２７】フォトエッチング工程を行い周辺回路が形
成される部分（II）の感光性物質をエッチングして周辺
回路部IIに属するゲート絶縁膜３５を露出させる。（マ
スクパターン形成）
成される部分（II）の感光性物質をエッチングして周辺
回路部IIに属するゲート絶縁膜３５を露出させる。（マ
スクパターン形成）
【００２８】前記感光性物質３６をマスクパターンとし
て周辺回路が形成される部分のゲート絶縁膜３５をエッ
チングして厚さを減少すれば、図３（Ｅ）に示すよう
に、アクセスＭＯＳトランジスタのゲート絶縁膜３５の
厚さと周辺回路のＭＯＳトランジスタのゲート絶縁膜３
５’との厚さが異なるようになる。
て周辺回路が形成される部分のゲート絶縁膜３５をエッ
チングして厚さを減少すれば、図３（Ｅ）に示すよう
に、アクセスＭＯＳトランジスタのゲート絶縁膜３５の
厚さと周辺回路のＭＯＳトランジスタのゲート絶縁膜３
５’との厚さが異なるようになる。
【００２９】本実施例によれば、これらゲ−ト絶縁膜の
相互異なる厚さはメモリセルのＭＯＳトランジスタの場
合１６０ないし２４０オングストロームほどであり、周
辺回路部のＭＯＳトランジスタの場合は１３０ないし１
８０オングストロームほどであるが、厚さの差異を条件
として設計に応じて範囲調整は前記数値に限られない。
相互異なる厚さはメモリセルのＭＯＳトランジスタの場
合１６０ないし２４０オングストロームほどであり、周
辺回路部のＭＯＳトランジスタの場合は１３０ないし１
８０オングストロームほどであるが、厚さの差異を条件
として設計に応じて範囲調整は前記数値に限られない。
【００３０】セルアレーと周辺回路における各ＭＯＳト
ランジスタのゲート絶縁膜の厚さを異にして形成した後
ゲート電極３７を形成する。（図３（Ｅ））
ランジスタのゲート絶縁膜の厚さを異にして形成した後
ゲート電極３７を形成する。（図３（Ｅ））
【００３１】その後、一般のソース、ドレイン領域を形
成する方法にて基板と異なる導電型を生ずる不純物をイ
オン注入し拡散してソース、ドレイン領域３８を形成す
る。
成する方法にて基板と異なる導電型を生ずる不純物をイ
オン注入し拡散してソース、ドレイン領域３８を形成す
る。
【００３２】図３（Ｆ）を参照すれば、さらに層間絶縁
膜３９を形成した後フォトエッチングしてコンタクトホ
ールを形成し、金属膜を形成した後、パターニングして
金属電極４０を形成する。
膜３９を形成した後フォトエッチングしてコンタクトホ
ールを形成し、金属膜を形成した後、パターニングして
金属電極４０を形成する。
【００３３】次に、本発明による揮発性半導体記憶装置
を製造するための第２実施例の製造工程を図４を参照し
て説明する。
を製造するための第２実施例の製造工程を図４を参照し
て説明する。
【００３４】先ず、図４（Ａ）に示すように、シリコン
基板４１上にフィールド酸化膜４２によりメモリセルア
レー領域Iと、これに関連した周辺回路部IIとが分離さ
れ、その後、メモリセル領域のフィールド酸化膜の上部
にデータ記憶のためのコンデンサ電極４３を形成する。
次いで、図４（Ｂ）に示すように、基板全面にわたって
第１層間絶縁膜４４を形成する。
基板４１上にフィールド酸化膜４２によりメモリセルア
レー領域Iと、これに関連した周辺回路部IIとが分離さ
れ、その後、メモリセル領域のフィールド酸化膜の上部
にデータ記憶のためのコンデンサ電極４３を形成する。
次いで、図４（Ｂ）に示すように、基板全面にわたって
第１層間絶縁膜４４を形成する。
【００３５】図４（Ｃ）において、感光性物質、例えば
フォトレジストを用いてセルアレー内の素子形成領域の
一部を露出させて、前記形成された層間絶縁膜４４をエ
ッチングして基板を露出させる。
フォトレジストを用いてセルアレー内の素子形成領域の
一部を露出させて、前記形成された層間絶縁膜４４をエ
ッチングして基板を露出させる。
【００３６】露出された基板の領域には、メモリセル用
ＭＯＳトランジスタのゲート絶縁膜として用いられる絶
縁層５１を形成するが、このとき、ゲート絶縁層５１の
厚さはゲートに印加されるゲート電圧により破壊されな
い程度にこれを顧慮して十分な厚さを有して形成する。
ＭＯＳトランジスタのゲート絶縁膜として用いられる絶
縁層５１を形成するが、このとき、ゲート絶縁層５１の
厚さはゲートに印加されるゲート電圧により破壊されな
い程度にこれを顧慮して十分な厚さを有して形成する。
【００３７】その後、フォトレジスト層５０を除去し基
板の全面にわたってゲート電極の形成のための例えば、
多結晶シリコン層５２を塗布する。この結果は、図４
（Ｄ）に示すようである。
板の全面にわたってゲート電極の形成のための例えば、
多結晶シリコン層５２を塗布する。この結果は、図４
（Ｄ）に示すようである。
【００３８】図４（Ｅ）には、ゲート電極５２’の形成
のためのパターンニング工程及びソース４８，ドレイン
４８領域の形成のためのイオン注入及び拡散工程を行っ
た後の状態を示している。
のためのパターンニング工程及びソース４８，ドレイン
４８領域の形成のためのイオン注入及び拡散工程を行っ
た後の状態を示している。
【００３９】図４（Ｅ）に続き、半導体基板４１上のメ
モリセルアレー領域Iの全体にわたって、所定厚さのゲ
ート絶縁層５１を有するＭＯＳトランジスタ及びコンデ
ンサが形成され周辺回路部IIは未処理状態にある。（図
４（Ｆ））
モリセルアレー領域Iの全体にわたって、所定厚さのゲ
ート絶縁層５１を有するＭＯＳトランジスタ及びコンデ
ンサが形成され周辺回路部IIは未処理状態にある。（図
４（Ｆ））
【００４０】図４（Ｆ）を参照すれば、メモリセルアレ
ーを完成してウェハの前表面にわたって、第２層間絶縁
膜５３とフォトレジスト層５４を続いて積層形成する。
前記フォトレジスト層５４を用いて、図４（Ｆ）のよう
に周辺回路部II領域の第２層間絶縁膜５３を除去して周
辺回路部II領域の半導体基板を露出させる。これは周辺
回路部に形成される素子のための準備作業である。
ーを完成してウェハの前表面にわたって、第２層間絶縁
膜５３とフォトレジスト層５４を続いて積層形成する。
前記フォトレジスト層５４を用いて、図４（Ｆ）のよう
に周辺回路部II領域の第２層間絶縁膜５３を除去して周
辺回路部II領域の半導体基板を露出させる。これは周辺
回路部に形成される素子のための準備作業である。
【００４１】図４（Ｇ）を参照すれば、その後周辺回路
用ＭＯＳトランジスタのゲート絶縁膜の形成のため露出
された半導体基板上に所定の厚さをもって絶縁膜５５を
形成する。
用ＭＯＳトランジスタのゲート絶縁膜の形成のため露出
された半導体基板上に所定の厚さをもって絶縁膜５５を
形成する。
【００４２】前記絶縁膜５５の厚さは、メモリセルアレ
ー用の既に形成されたＭＯＳトランジスタのゲート絶縁
膜の厚さよりは薄く、その厚さは高速あるいは電流駆動
能力の改善及び印加されるバイアス電圧レベルなどを顧
慮して設定される。このとき、留意する点は、本発明に
おいて重要なことは、周辺回路用ＭＯＳトランジスタの
ゲート絶縁膜より薄くあるいは相互異なるように形成す
ることである。
ー用の既に形成されたＭＯＳトランジスタのゲート絶縁
膜の厚さよりは薄く、その厚さは高速あるいは電流駆動
能力の改善及び印加されるバイアス電圧レベルなどを顧
慮して設定される。このとき、留意する点は、本発明に
おいて重要なことは、周辺回路用ＭＯＳトランジスタの
ゲート絶縁膜より薄くあるいは相互異なるように形成す
ることである。
【００４３】図４（Ｇ）は、前記のように多数の変数を
顧慮した絶縁膜５５の形成と、半導体基板の全面にわた
って周辺回路のＭＯＳトランジスタのゲート電極のため
の例えば、多結晶シリコン層５６の積層及びパターンニ
ング工程を示す。
顧慮した絶縁膜５５の形成と、半導体基板の全面にわた
って周辺回路のＭＯＳトランジスタのゲート電極のため
の例えば、多結晶シリコン層５６の積層及びパターンニ
ング工程を示す。
【００４４】そして、図４（Ｈ）の工程は、フォトレジ
ストマスク６１を用いたゲート電極のパターンニングに
続いてＭＯＳとＬＡＮ路スタティックミキサのソース及
びドレイン領域５９の形成のための不純物イオン注入工
程である。
ストマスク６１を用いたゲート電極のパターンニングに
続いてＭＯＳとＬＡＮ路スタティックミキサのソース及
びドレイン領域５９の形成のための不純物イオン注入工
程である。
【００４５】不純物イオン注入は、図４（Ｅ）に示す工
程と同様に処理される。
程と同様に処理される。
【００４６】図４（Ｉ）の工程は、ビットライン５７及
び金属膜５８を形成するための金属膜形成工程であり、
先ず、周辺回路部分IIに対する層間絶縁膜６０を形成し
図３（Ｆ）と同様の工程を経て揮発性半導体メモリ装置
を完成する。
び金属膜５８を形成するための金属膜形成工程であり、
先ず、周辺回路部分IIに対する層間絶縁膜６０を形成し
図３（Ｆ）と同様の工程を経て揮発性半導体メモリ装置
を完成する。
【００４７】なお、本発明の揮発性半導体メモリ装置
は、前記第１及び第２実施例の工程によって製造する場
合に限られるものではなく、前記実施例に従う製造手順
とは逆に、すなわち、メモリセルアレー部を除いた周辺
回路部に対し先ず、所定の素子を形成し、その後メモリ
セルアレー部に対し本発明の原理を適用して素子を形成
することも可能である。このとき、重要な点は、但し、
メモリセルアレー部の代わりに周辺回路部に対し先ず素
子形成するが、ゲート絶縁層の厚さが相互に異るように
形成されることである。
は、前記第１及び第２実施例の工程によって製造する場
合に限られるものではなく、前記実施例に従う製造手順
とは逆に、すなわち、メモリセルアレー部を除いた周辺
回路部に対し先ず、所定の素子を形成し、その後メモリ
セルアレー部に対し本発明の原理を適用して素子を形成
することも可能である。このとき、重要な点は、但し、
メモリセルアレー部の代わりに周辺回路部に対し先ず素
子形成するが、ゲート絶縁層の厚さが相互に異るように
形成されることである。
【００４８】
【発明の効果】以上のような本発明によれば、周辺回路
のゲート絶縁膜をセルアレー内のＭＯＳトランジスタの
ゲート絶縁膜の厚さより薄く形成してやることにより、
ＤＲＡＭやＳＲＡＭなどの揮発性メモリ素子において動
作特性がさらに改善され、かつ電気的に安定な装置を得
るようになる。
のゲート絶縁膜をセルアレー内のＭＯＳトランジスタの
ゲート絶縁膜の厚さより薄く形成してやることにより、
ＤＲＡＭやＳＲＡＭなどの揮発性メモリ素子において動
作特性がさらに改善され、かつ電気的に安定な装置を得
るようになる。
【００４９】すなわち、周辺回路のゲート絶縁膜の厚さ
が減少されることにより素子の駆動能力が向上されると
共に、セルアレー内のアクセストランジスタのゲート絶
縁膜は、周辺回路トランジスタのゲート絶縁膜の厚さよ
り厚く維持してゲート絶縁膜の増幅電圧の印加の際ゲー
ト酸化膜の破壊を防止することができ、これによって、
ゲート絶縁膜の破壊により発生される素子の単一ビット
の故障を減少させてメモリ素子の信頼性を向上させてや
ることができる。
が減少されることにより素子の駆動能力が向上されると
共に、セルアレー内のアクセストランジスタのゲート絶
縁膜は、周辺回路トランジスタのゲート絶縁膜の厚さよ
り厚く維持してゲート絶縁膜の増幅電圧の印加の際ゲー
ト酸化膜の破壊を防止することができ、これによって、
ゲート絶縁膜の破壊により発生される素子の単一ビット
の故障を減少させてメモリ素子の信頼性を向上させてや
ることができる。
【００５０】即ち、高駆動特性を備えつつ記憶信頼性の
高い揮発性半導体記憶装置が提供される。
高い揮発性半導体記憶装置が提供される。
【００５１】本発明の請求項１，４に係る製造方法によ
り、上記記憶装置の有利かつ簡便な製造が実現される。
各従属請求項は、夫々、さらに好適な態様の特徴を付加
して備える。
り、上記記憶装置の有利かつ簡便な製造が実現される。
各従属請求項は、夫々、さらに好適な態様の特徴を付加
して備える。
【図１】従来のＤＲＡＭなどのメモリ素子に対する断面
図である。
図である。
【図２】本発明による揮発性半導体記憶装置の断面図で
ある。
ある。
【図３】（Ａ）及び（Ｆ）は本発明による揮発性半導体
記憶装置の製造工程の手順を示す一実施例である。
記憶装置の製造工程の手順を示す一実施例である。
【図４】（Ａ）及び（Ｉ）は本発明による揮発性半導体
記憶装置の製造工程の手順を示す他の実施例である。
記憶装置の製造工程の手順を示す他の実施例である。
Ａ，Ｂ…ＭＯＳトランジスタ ３１，４１…シリコン基板 ３２，４２…フィールド酸化膜 ３５，３５’…ゲート絶縁膜 I…メモリセルアレー部 II…周辺回路部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来のＤＲＡＭなどのメモリ素子に対する断面
図である。
図である。
【図２】本発明による揮発性半導体記憶装置の断面図で
ある。
ある。
【図３】（Ａ）〜（Ｃ）は本発明による揮発性半導体記
憶装置の製造工程の一実施例の手順Ａ〜Ｆのうち前段工
程を示す。
憶装置の製造工程の一実施例の手順Ａ〜Ｆのうち前段工
程を示す。
【図４】（Ｄ）〜（Ｆ）は図３の工程（Ｃ）に続く工程
を示す。
を示す。
【図５】（Ａ）〜（Ｃ）は本発明による揮発性半導体記
憶装置の製造工程の他の実施例の手順（Ａ）〜（Ｉ）の
うち第１段階を示す。
憶装置の製造工程の他の実施例の手順（Ａ）〜（Ｉ）の
うち第１段階を示す。
【図６】（Ｄ）〜（Ｆ）は図５の（Ｃ）に続く工程を示
す。
す。
【図７】（Ｇ）〜（Ｉ）は図６の工程（Ｆ）に続く工程
を示す。
を示す。
【符号の説明】 Ａ，Ｂ…ＭＯＳトランジスタ ３１，４１…シリコン基板 ３２，４２…フィールド酸化膜 ３５，３５’…ゲート絶縁膜 Ｉ…メモリセルアレー部 ＩＩ…周辺回路部
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (9)
- 【請求項１】単一シリコン基板上に多数のメモリセルか
らなるメモリセルアレー部と前記メモリセルに対するデ
ータの入力／出力を行なうための周辺回路部を含む揮発
性半導体記憶装置の製造方法において、 前記シリコン基板上に素子分離用フィールド酸化膜が形
成され、データ記憶用コンデンサがメモリセルアレー部
のフィールド酸化膜上に形成されたウェハを備える工
程；前記ウェハ全面にゲート絶縁膜を形成する工程；前
記周辺回路部のゲート絶縁膜を選択的にエッチングする
工程；及び前記ゲート絶縁膜等を用いてメモリセルアレ
ー及び周辺回路部のＭＯＳトランジスタを同時に形成す
る工程を含むことを特徴とする揮発性半導体記憶装置の
製造方法。 - 【請求項２】前記メモリセル及び／または周辺回路部の
ＭＯＳトランジスタのゲート絶縁膜はＳｉＯ2、ＳｉＯ2
とＳｉ3Ｎ4との積層体、及びＳｉＯ2、Ｓｉ3Ｎ4及びＳ
ｉＯ2層の積層体の中から選択されたいずれの一つから
なることを特徴とする請求項１記載の揮発性半導体記憶
装置の製造方法。 - 【請求項３】前記メモリセル用ＭＯＳトランジスタのゲ
ート絶縁膜の厚さは１６０ないし２４０オングストロー
ムであり、周辺回路部用ＭＯＳトランジスタのゲート絶
縁膜の厚さは１３０ないし１８０オングストロームの範
囲に形成されることを特徴とする請求項１又は２記載の
揮発性半導体記憶装置の製造方法。 - 【請求項４】単一シリコン基板上に多数のメモリセルか
らなるメモリセルアレー部と前記メモリセルに対するデ
ータの入力／出力を行なうための周辺回路部を含む揮発
性半導体記憶装置の製造方法において、 前記シリコン基板上に素子分離用フィールド酸化膜が形
成され、データ記憶用コンデンサがメモリセルアレー部
のフィールド酸化膜上に形成されたウェハを備える工
程；前記メモリセルアレー部の活性領域を露出させ、前
記露出された活性領域上にゲート絶縁膜を形成する工
程；前記ゲート絶縁膜を用いてＭＯＳトランジスタを形
成する工程；前記周辺回路部の活性領域を露出させ、露
出された活性領域上に前記メモリセルアレー部のゲート
絶縁膜より相対的に薄い厚さのゲート絶縁膜を形成する
工程；及び前記周辺回路用ゲート絶縁膜上にＭＯＳトラ
ンジスタを形成する工程を含むことを特徴とする揮発性
半導体記憶装置の製造方法。 - 【請求項５】前記メモリセル及び／または周辺回路部の
ＭＯＳトランジスタのゲート絶縁膜は、ＳｉＯ2、Ｓｉ
Ｏ2とＳｉ3Ｎ4との積層体、及びＳｉＯ2、Ｓｉ3Ｎ4及び
ＳｉＯ2層の積層体の中から選択されたいずれか一つか
らなることを特徴とする請求項４基際の揮発性半導体記
憶装置の製造方法。 - 【請求項６】前記メモリセル用ＭＯＳトランジスタのゲ
ート絶縁膜の厚さは１６０ないし２４０オングストロー
ムであり、周辺回路部用ＭＯＳトランジスタのゲート絶
縁膜の厚さは１３０ないし１８０オングストロームの範
囲に形成されることを特徴とする請求項４又は５記載の
揮発性半導体記憶装置の製造方法。 - 【請求項７】前記周辺回路用ＭＯＳトランジスタの形成
のための一連の工程が前記メモリセルアレー部用ＭＯＳ
トランジスタの形成のための一連の工程に先だって行な
われることを特徴とする請求項４〜６のいずれかに記載
の揮発性半導体記憶装置の製造方法。 - 【請求項８】単一シリコン基板上に多数のメモリセルか
らなるメモリセルアレー部と前記メモリセルに対するデ
ータの入力／出力を行なうための周辺回路部を含む揮発
性半導体記憶装置において、 前記メモリセルを構成するＭＯＳトランジスタのゲート
絶縁膜は前記周辺回路部用ＭＯＳトランジスタの絶縁膜
より相対的に厚く形成されており、周辺回路部用ＭＯＳ
トランジスタの駆動能力がメモリセル用ＭＯＳトランジ
スタの駆動能力よりさらに大きいことを特徴とする揮発
性半導体記憶装置。 - 【請求項９】前記メモリセル用ＭＯＳトランジスタのゲ
ート絶縁膜の厚さは１６０ないし２４０オングストロー
ムであり、周辺回路部用ＭＯＳトランジスタのゲート絶
縁膜の厚さは１３０ないし１８０オングストロームの範
囲に形成されることを特徴とする請求項８記載の揮発性
半導体記憶装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR900014962 | 1990-09-20 | ||
| KR1990P14962 | 1991-05-10 | ||
| KR1991P7556 | 1991-05-10 | ||
| KR1019910007556A KR920007196A (ko) | 1990-09-20 | 1991-05-10 | 반도체 기억장치 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342891A true JPH06342891A (ja) | 1994-12-13 |
Family
ID=26628349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268571A Pending JPH06342891A (ja) | 1990-09-20 | 1991-09-20 | 揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342891A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| WO2001015221A1 (en) * | 1999-08-26 | 2001-03-01 | Infineon Technologies North America Corp. | Selective oxide etch for forming a protection layer with different oxide thicknesses |
| CN116209244A (zh) * | 2022-01-26 | 2023-06-02 | 北京超弦存储器研究院 | 动态存储器及存储装置 |
| CN116234296A (zh) * | 2022-01-18 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器以及soc芯片 |
| CN116234298A (zh) * | 2022-01-26 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器及soc芯片 |
| CN116234299A (zh) * | 2022-01-27 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器及其制作方法、soc芯片 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583251A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
-
1991
- 1991-09-20 JP JP3268571A patent/JPH06342891A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583251A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
Cited By (9)
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|---|---|---|---|---|
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| WO2001015221A1 (en) * | 1999-08-26 | 2001-03-01 | Infineon Technologies North America Corp. | Selective oxide etch for forming a protection layer with different oxide thicknesses |
| CN116234296A (zh) * | 2022-01-18 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器以及soc芯片 |
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| CN116234298A (zh) * | 2022-01-26 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器及soc芯片 |
| CN116234298B (zh) * | 2022-01-26 | 2024-02-23 | 北京超弦存储器研究院 | 动态存储器及soc芯片 |
| CN116209244B (zh) * | 2022-01-26 | 2024-02-23 | 北京超弦存储器研究院 | 动态存储器及存储装置 |
| CN116234299A (zh) * | 2022-01-27 | 2023-06-06 | 北京超弦存储器研究院 | 动态存储器及其制作方法、soc芯片 |
| CN116234299B (zh) * | 2022-01-27 | 2024-02-23 | 北京超弦存储器研究院 | 动态存储器及其制作方法、soc芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951003 |