JP3285649B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ(Static Random Access Memory)
を有する半導体集積回路装置に適用して有効な技術に関
する。
関し、特に、ＳＲＡＭ(Static Random Access Memory)
を有する半導体集積回路装置に適用して有効な技術に関
する。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、相
補性データ線とワード線とが交差する領域に配置したフ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
とで１個のメモリセルが構成されている。
補性データ線とワード線とが交差する領域に配置したフ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
とで１個のメモリセルが構成されている。
【０００３】特開平３−２３４０５５号公報には、上記
メモリセルのフリップフロップ回路を２個の駆動用ＭＩ
ＳＦＥＴと２個の負荷用ＭＩＳＦＥＴとで構成した、い
わゆる完全ＣＭＯＳ構造のＳＲＡＭが記載されている。
メモリセルのフリップフロップ回路を２個の駆動用ＭＩ
ＳＦＥＴと２個の負荷用ＭＩＳＦＥＴとで構成した、い
わゆる完全ＣＭＯＳ構造のＳＲＡＭが記載されている。
【０００４】上記公報記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜（多結晶シリコン膜）で駆
動用ＭＩＳＦＥＴのゲート電極を形成し、同じく半導体
基板の主面上に形成した第２導電膜（多結晶シリコン膜
と高融点金属膜とを積層したポリサイド膜）で転送用Ｍ
ＩＳＦＥＴのゲート電極（およびこのゲート電極に接続
されるワード線）を形成し、上記第１および第２導電膜
の上層に形成した第３導電膜（多結晶シリコン膜）で負
荷用ＭＩＳＦＥＴのゲート電極を形成し、上記第３導電
膜の上層に形成した第４導電膜（多結晶シリコン膜）で
負荷用ＭＩＳＦＥＴのチャネル領域、ドレイン領域およ
びソース領域を形成している。すなわち、このＳＲＡＭ
は、駆動用ＭＩＳＦＥＴの上部に負荷用ＭＩＳＦＥＴを
形成したスタック構造のメモリセルを有している。
主面上に形成した第１導電膜（多結晶シリコン膜）で駆
動用ＭＩＳＦＥＴのゲート電極を形成し、同じく半導体
基板の主面上に形成した第２導電膜（多結晶シリコン膜
と高融点金属膜とを積層したポリサイド膜）で転送用Ｍ
ＩＳＦＥＴのゲート電極（およびこのゲート電極に接続
されるワード線）を形成し、上記第１および第２導電膜
の上層に形成した第３導電膜（多結晶シリコン膜）で負
荷用ＭＩＳＦＥＴのゲート電極を形成し、上記第３導電
膜の上層に形成した第４導電膜（多結晶シリコン膜）で
負荷用ＭＩＳＦＥＴのチャネル領域、ドレイン領域およ
びソース領域を形成している。すなわち、このＳＲＡＭ
は、駆動用ＭＩＳＦＥＴの上部に負荷用ＭＩＳＦＥＴを
形成したスタック構造のメモリセルを有している。
【０００５】ところで、上記したＳＲＡＭのような半導
体記憶装置においては、半導体基板に侵入するα線に起
因するメモリセルの誤動作、いわゆるソフトエラーを抑
制するために、メモリセル形成領域の半導体基板（ウエ
ル）の所定の深さの領域に、ウエルと同じ導電型で、か
つ比較的不純物濃度の高い埋込み型の半導体領域（以
下、埋込み層という）を設け、α線により生じる少数キ
ャリヤがメモリセルに侵入するのを防止する対策が採ら
れている。なお、この種の埋込み層を設けたＳＲＡＭに
ついては、特開昭６１−９７９６１号公報などに記載が
ある。
体記憶装置においては、半導体基板に侵入するα線に起
因するメモリセルの誤動作、いわゆるソフトエラーを抑
制するために、メモリセル形成領域の半導体基板（ウエ
ル）の所定の深さの領域に、ウエルと同じ導電型で、か
つ比較的不純物濃度の高い埋込み型の半導体領域（以
下、埋込み層という）を設け、α線により生じる少数キ
ャリヤがメモリセルに侵入するのを防止する対策が採ら
れている。なお、この種の埋込み層を設けたＳＲＡＭに
ついては、特開昭６１−９７９６１号公報などに記載が
ある。
【０００６】
【発明が解決しようとする課題】本発明者は、前記のよ
うな埋込み層を設けたＳＲＡＭを微細化するにあたり、
以下の問題点を見出した。
うな埋込み層を設けたＳＲＡＭを微細化するにあたり、
以下の問題点を見出した。
【０００７】ＳＲＡＭの場合、メモリセルへの情報の書
込みは、電源電圧（Ｖcc) よりも転送用ＭＩＳＦＥＴの
しきい値電圧（Ｖth) 分（バックバイアスが印加された
状態）だけ低い書込みレベルで行われる。従って、電源
電圧（Ｖcc) のマージンを大きく取るためには、基板効
果を含んだ転送用ＭＩＳＦＥＴのしきい値電圧（バック
バイアスが印加された状態でのしきい値電圧）を下げる
必要がある。
込みは、電源電圧（Ｖcc) よりも転送用ＭＩＳＦＥＴの
しきい値電圧（Ｖth) 分（バックバイアスが印加された
状態）だけ低い書込みレベルで行われる。従って、電源
電圧（Ｖcc) のマージンを大きく取るためには、基板効
果を含んだ転送用ＭＩＳＦＥＴのしきい値電圧（バック
バイアスが印加された状態でのしきい値電圧）を下げる
必要がある。
【０００８】上記した転送用ＭＩＳＦＥＴのしきい値電
圧は、基板（ウエル）の不純物濃度、特に転送用ＭＩＳ
ＦＥＴのチャネルが形成される領域の不純物濃度によっ
て決まり、この不純物濃度が高い程、しきい値電圧も高
くなる。従って、転送用ＭＩＳＦＥＴのしきい値電圧を
下げるためには、ウエルの不純物濃度を下げることが有
効である。
圧は、基板（ウエル）の不純物濃度、特に転送用ＭＩＳ
ＦＥＴのチャネルが形成される領域の不純物濃度によっ
て決まり、この不純物濃度が高い程、しきい値電圧も高
くなる。従って、転送用ＭＩＳＦＥＴのしきい値電圧を
下げるためには、ウエルの不純物濃度を下げることが有
効である。
【０００９】ところが、ＳＲＡＭのメモリセルを微細化
していくと、転送用ＭＩＳＦＥＴの周囲を囲むフィール
ド絶縁膜同士の間隔が狭くなるために、このフィールド
絶縁膜の下に形成した反転防止用のチャネルストッパ領
域の一端が転送用ＭＩＳＦＥＴの下のウエルにまで延び
てくる。その結果、導電型が等しいチャネルストッパ領
域と埋込み層とが一部で重なり、転送用ＭＩＳＦＥＴの
下のウエルの不純物濃度が高くなってしまう。
していくと、転送用ＭＩＳＦＥＴの周囲を囲むフィール
ド絶縁膜同士の間隔が狭くなるために、このフィールド
絶縁膜の下に形成した反転防止用のチャネルストッパ領
域の一端が転送用ＭＩＳＦＥＴの下のウエルにまで延び
てくる。その結果、導電型が等しいチャネルストッパ領
域と埋込み層とが一部で重なり、転送用ＭＩＳＦＥＴの
下のウエルの不純物濃度が高くなってしまう。
【００１０】このように、メモリセルのα線ソフトエラ
ー耐性を向上させる目的でウエルに埋込み層を設けた従
来構造のＳＲＡＭを微細化しようとすると、ウエルの不
純物濃度が高くなり、転送用ＭＩＳＦＥＴのしきい値電
圧が上昇してしまうために、書込み時の電源電圧マージ
ンが減少し、メモリセルの動作信頼性が低下してしまう
という問題が生じる。
ー耐性を向上させる目的でウエルに埋込み層を設けた従
来構造のＳＲＡＭを微細化しようとすると、ウエルの不
純物濃度が高くなり、転送用ＭＩＳＦＥＴのしきい値電
圧が上昇してしまうために、書込み時の電源電圧マージ
ンが減少し、メモリセルの動作信頼性が低下してしまう
という問題が生じる。
【００１１】本発明の目的は、微細化したＳＲＡＭのα
線ソフトエラー耐性を向上させることのできる技術を提
供することにある。
線ソフトエラー耐性を向上させることのできる技術を提
供することにある。
【００１２】本発明の他の目的は、微細化したＳＲＡＭ
の動作信頼性を向上させることのできる技術を提供する
ことにある。
の動作信頼性を向上させることのできる技術を提供する
ことにある。
【００１３】本発明の他の目的は、ＳＲＡＭの製造工程
を増やすことなく、上記した目的を達成することのでき
る技術を提供することにある。
を増やすことなく、上記した目的を達成することのでき
る技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００１６】半導体基板の主面上に形成した転送用ＭＩ
ＳＦＥＴと、前記半導体基板の主面上に形成した駆動用
ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの上部に形
成した負荷用ＭＩＳＦＥＴからなるフリップフロップ回
路とでメモリセルを構成したＳＲＡＭにおいて、前記転
送用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴのそれ
ぞれを形成した領域の前記半導体基板には、前記半導体
基板と同じ導電型で、かつ前記半導体基板よりも不純物
濃度の高い埋込み層を設け、前記転送用ＭＩＳＦＥＴを
形成した領域の周囲を囲むフィールド絶縁膜の下には、
チャネルストッパ領域を設けないようにした。
ＳＦＥＴと、前記半導体基板の主面上に形成した駆動用
ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの上部に形
成した負荷用ＭＩＳＦＥＴからなるフリップフロップ回
路とでメモリセルを構成したＳＲＡＭにおいて、前記転
送用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴのそれ
ぞれを形成した領域の前記半導体基板には、前記半導体
基板と同じ導電型で、かつ前記半導体基板よりも不純物
濃度の高い埋込み層を設け、前記転送用ＭＩＳＦＥＴを
形成した領域の周囲を囲むフィールド絶縁膜の下には、
チャネルストッパ領域を設けないようにした。
【００１７】
【作用】上記した手段によれば、転送用ＭＩＳＦＥＴお
よび駆動用ＭＩＳＦＥＴのそれぞれを形成する領域の半
導体基板に埋込み層を設けることにより、α線により生
じる少数キャリヤがメモリセルに侵入するのを防止する
ことができるので、メモリセルのα線ソフトエラー耐性
を向上させることができる。
よび駆動用ＭＩＳＦＥＴのそれぞれを形成する領域の半
導体基板に埋込み層を設けることにより、α線により生
じる少数キャリヤがメモリセルに侵入するのを防止する
ことができるので、メモリセルのα線ソフトエラー耐性
を向上させることができる。
【００１８】また、転送用ＭＩＳＦＥＴを形成する領域
の周囲を囲むフィールド絶縁膜の下にはチャネルストッ
パ領域を設けないことにより、メモリセルを微細化した
場合でも、チャネルストッパ領域と埋込み層との重なり
が生じない。これにより、転送用ＭＩＳＦＥＴを形成す
る領域の半導体基板の不純物濃度の上昇を防止すること
ができるので、転送用ＭＩＳＦＥＴのしきい値電圧の上
昇を防止することができ、書込み時の電源電圧マージン
を大きくすることができる。
の周囲を囲むフィールド絶縁膜の下にはチャネルストッ
パ領域を設けないことにより、メモリセルを微細化した
場合でも、チャネルストッパ領域と埋込み層との重なり
が生じない。これにより、転送用ＭＩＳＦＥＴを形成す
る領域の半導体基板の不純物濃度の上昇を防止すること
ができるので、転送用ＭＩＳＦＥＴのしきい値電圧の上
昇を防止することができ、書込み時の電源電圧マージン
を大きくすることができる。
【００１９】また、転送用ＭＩＳＦＥＴを形成する領域
の半導体基板にチャネルストッパ領域と同じ導電型の埋
込み層を設けることにより、この領域の周囲を囲むフィ
ールド絶縁膜の下に反転防止用のチャネルストッパ領域
を設けなくとも、寄生ＭＯＳ効果を抑制することができ
る。
の半導体基板にチャネルストッパ領域と同じ導電型の埋
込み層を設けることにより、この領域の周囲を囲むフィ
ールド絶縁膜の下に反転防止用のチャネルストッパ領域
を設けなくとも、寄生ＭＯＳ効果を抑制することができ
る。
【００２０】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００２１】図２は、本発明の一実施例であるＳＲＡＭ
の全体の概略構成（チップレイアウト）図であり、図３
は、その一部を拡大して示す概略構成図である。
の全体の概略構成（チップレイアウト）図であり、図３
は、その一部を拡大して示す概略構成図である。
【００２２】長方形の半導体チップ１の主面には、特に
限定はされないが、例えば４メガビット〔Mbit〕乃至１
６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成
されている。このＳＲＡＭのメモリセル領域は、４個の
メモリブロックＬＭＢからなり、それぞれのメモリブロ
ックＬＭＢは、４個のメモリブロックＭＢに分割されて
いる。
限定はされないが、例えば４メガビット〔Mbit〕乃至１
６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成
されている。このＳＲＡＭのメモリセル領域は、４個の
メモリブロックＬＭＢからなり、それぞれのメモリブロ
ックＬＭＢは、４個のメモリブロックＭＢに分割されて
いる。
【００２３】上記メモリブロックＬＭＢの一端にはロー
ド回路ＬＯＡＤが配置されており、他端にはＹセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡがそれぞれ配置されている。また、半導体チ
ップ１の主面の最左端に配置されたメモリブロックＬＭ
Ｂとその隣りのメモリブロックＬＭＢとの間には、Ｘデ
コーダ回路ＸＤＥＣが配置されている。同様に、半導体
チップ１の主面の最右端に配置されたメモリブロックＬ
ＭＢとその隣りのメモリブロックＬＭＢとの間には、Ｘ
デコーダ回路ＸＤＥＣが配置されている。また、半導体
チップ１の最外周部には、ボンディングパッドＢＰが配
置されている。
ド回路ＬＯＡＤが配置されており、他端にはＹセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡがそれぞれ配置されている。また、半導体チ
ップ１の主面の最左端に配置されたメモリブロックＬＭ
Ｂとその隣りのメモリブロックＬＭＢとの間には、Ｘデ
コーダ回路ＸＤＥＣが配置されている。同様に、半導体
チップ１の主面の最右端に配置されたメモリブロックＬ
ＭＢとその隣りのメモリブロックＬＭＢとの間には、Ｘ
デコーダ回路ＸＤＥＣが配置されている。また、半導体
チップ１の最外周部には、ボンディングパッドＢＰが配
置されている。
【００２４】図３に示すように、上記メモリブロックＬ
ＭＢを４個に分割したメモリブロックＭＢのそれぞれ
は、４個のメモリセルアレイＭＡＹに分割されている。
また、それぞれのメモリブロックＭＢの中央には、１個
のワードデコーダ回路ＷＤＥＣが配置されている。この
ワードデコーダ回路ＷＤＥＣは、メモリセルアレイＭＡ
Ｙ上を延在するメインワード線ＭＷＬを介して前記Ｘデ
コーダ回路ＸＤＥＣで選択される。また、ワードデコー
ダ回路ＷＤＥＣは、メモリセルアレイＭＡＹ上を延在す
る第１サブワード線ＳＷＬ1 または第２サブワード線Ｓ
ＷＬ2 を介して第１ワード線ＷＬ1 および第２ワード線
ＷＬ2 を選択する。ワードデコーダ回路ＷＤＥＣの一端
には、コントロール回路ＣＣが配置されている。
ＭＢを４個に分割したメモリブロックＭＢのそれぞれ
は、４個のメモリセルアレイＭＡＹに分割されている。
また、それぞれのメモリブロックＭＢの中央には、１個
のワードデコーダ回路ＷＤＥＣが配置されている。この
ワードデコーダ回路ＷＤＥＣは、メモリセルアレイＭＡ
Ｙ上を延在するメインワード線ＭＷＬを介して前記Ｘデ
コーダ回路ＸＤＥＣで選択される。また、ワードデコー
ダ回路ＷＤＥＣは、メモリセルアレイＭＡＹ上を延在す
る第１サブワード線ＳＷＬ1 または第２サブワード線Ｓ
ＷＬ2 を介して第１ワード線ＷＬ1 および第２ワード線
ＷＬ2 を選択する。ワードデコーダ回路ＷＤＥＣの一端
には、コントロール回路ＣＣが配置されている。
【００２５】上記メモリセルアレイＭＡＹ上の第１ワー
ド線ＷＬ1 および第２ワード線ＷＬ2 と直交する方向に
は、相補性データ線ＤＬが延在している。この相補性デ
ータ線ＤＬは、第１データ線ＤＬ1 と第２データ線ＤＬ
2 とで構成されている。相補性データ線ＤＬの一端は前
記ロード回路ＬＯＡＤに接続されており、他端は前記Ｙ
セレクタ回路ＹＳＷを介して前記センスアンプ回路ＳＡ
に接続されている。
ド線ＷＬ1 および第２ワード線ＷＬ2 と直交する方向に
は、相補性データ線ＤＬが延在している。この相補性デ
ータ線ＤＬは、第１データ線ＤＬ1 と第２データ線ＤＬ
2 とで構成されている。相補性データ線ＤＬの一端は前
記ロード回路ＬＯＡＤに接続されており、他端は前記Ｙ
セレクタ回路ＹＳＷを介して前記センスアンプ回路ＳＡ
に接続されている。
【００２６】ＳＲＡＭのメモリセルＭＣは、上記メモリ
セルアレイＭＡＹの第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 と、第１データ線ＤＬ1 および第２データ線
ＤＬ2 とが交差する領域に１個ずつ配置されている。
セルアレイＭＡＹの第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 と、第１データ線ＤＬ1 および第２データ線
ＤＬ2 とが交差する領域に１個ずつ配置されている。
【００２７】図４は、上記メモリセルＭＣの等価回路図
である。同図に示すように、メモリセルＭＣは、フリッ
プフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2とで構成されている。このフリップフロップ回路
は、ｎチャネル型で構成された２個の駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 とｐチャネル型で構成された２個の負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 とで構成されている。
すなわち、本実施例のＳＲＡＭのメモリセルＭＣは、完
全ＣＭＯＳ構造で構成されている。フリップフロップ回
路は、情報蓄積部として構成され、１ビットの情報
（“１”または“０”）を記憶する。メモリセルＭＣの
２個の転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 は、ｎチャネ
ル型で構成され、フリップフロップ回路の一対の入出力
端子にそれぞれのソース領域乃至ドレイン領域の一方が
接続されている。転送用ＭＩＳＦＥＴＱｔ1 のソース領
域乃至ドレイン領域の一方は、第１データ線ＤＬ1 に接
続され、そのゲート電極は第１ワード線ＷＬ1 に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至
ドレイン領域の一方は、第２データ線ＤＬ2 に接続さ
れ、そのゲート電極は第２ワード線ＷＬ2 に接続されて
いる。
である。同図に示すように、メモリセルＭＣは、フリッ
プフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2とで構成されている。このフリップフロップ回路
は、ｎチャネル型で構成された２個の駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 とｐチャネル型で構成された２個の負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 とで構成されている。
すなわち、本実施例のＳＲＡＭのメモリセルＭＣは、完
全ＣＭＯＳ構造で構成されている。フリップフロップ回
路は、情報蓄積部として構成され、１ビットの情報
（“１”または“０”）を記憶する。メモリセルＭＣの
２個の転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 は、ｎチャネ
ル型で構成され、フリップフロップ回路の一対の入出力
端子にそれぞれのソース領域乃至ドレイン領域の一方が
接続されている。転送用ＭＩＳＦＥＴＱｔ1 のソース領
域乃至ドレイン領域の一方は、第１データ線ＤＬ1 に接
続され、そのゲート電極は第１ワード線ＷＬ1 に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至
ドレイン領域の一方は、第２データ線ＤＬ2 に接続さ
れ、そのゲート電極は第２ワード線ＷＬ2 に接続されて
いる。
【００２８】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリップフ
ロップ回路の一方の入出力端子）が接続され、かつ互い
のゲート電極が接続されてＣＭＯＳを構成している。同
様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦ
ＥＴＱｐ2 は、互いのドレイン領域（フリップフロップ
回路の他方の入出力端子）が接続され、かつ互いのゲー
ト電極が接続されてＣＭＯＳを構成している。
ＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリップフ
ロップ回路の一方の入出力端子）が接続され、かつ互い
のゲート電極が接続されてＣＭＯＳを構成している。同
様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦ
ＥＴＱｐ2 は、互いのドレイン領域（フリップフロップ
回路の他方の入出力端子）が接続され、かつ互いのゲー
ト電極が接続されてＣＭＯＳを構成している。
【００２９】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の他
方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 および負
荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのゲート電極に接続
されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域
は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイ
ン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲート
電極に接続されている。
ＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の他
方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 および負
荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのゲート電極に接続
されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域
は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイ
ン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲート
電極に接続されている。
【００３０】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域は、基準電圧（ＶSS) に接続され、負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのソース領
域は、電源電圧（ＶCC) に接続されている。基準電圧
（ＶSS) は、例えば０Ｖ（グランド電位）であり、電源
電圧（ＶCC) は、例えば５Ｖである。
ぞれのソース領域は、基準電圧（ＶSS) に接続され、負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのソース領
域は、電源電圧（ＶCC) に接続されている。基準電圧
（ＶSS) は、例えば０Ｖ（グランド電位）であり、電源
電圧（ＶCC) は、例えば５Ｖである。
【００３１】図１は、上記メモリセルＭＣの具体的な構
成を示す半導体基板の要部断面図である。
成を示す半導体基板の要部断面図である。
【００３２】図１に示すように、ｎ- 型シリコン単結晶
からなる半導体基板（半導体チップ）１の主面には、ｐ
- 型ウエル２が形成されており、このｐ- 型ウエル２の
非活性領域の主面には、酸化シリコン膜からなる素子分
離用のフィールド絶縁膜４が形成されている。
からなる半導体基板（半導体チップ）１の主面には、ｐ
- 型ウエル２が形成されており、このｐ- 型ウエル２の
非活性領域の主面には、酸化シリコン膜からなる素子分
離用のフィールド絶縁膜４が形成されている。
【００３３】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ
2 および負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、駆
動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のそれぞれは、前記フィールド絶縁
膜４で周囲を囲まれたｐ- 型ウエル２の活性領域の主面
上に形成されている。
ＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ
2 および負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、駆
動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のそれぞれは、前記フィールド絶縁
膜４で周囲を囲まれたｐ- 型ウエル２の活性領域の主面
上に形成されている。
【００３４】メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
1 、Ｑｄ2 のそれぞれは、ゲート絶縁膜６、ゲート電極
７、ソース領域およびドレイン領域で構成されている。
ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で構成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
1 、Ｑｄ2 のそれぞれは、ゲート絶縁膜６、ゲート電極
７、ソース領域およびドレイン領域で構成されている。
ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で構成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
【００３５】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲー
ト電極７の上部には、絶縁膜８が形成されている。この
絶縁膜８は、例えば酸化シリコン膜からなる。また、ゲ
ート電極７のゲート長方向の側壁には、サイドウォール
スペーサ９が形成されている。このサイドウォールスペ
ーサ９は、例えば酸化シリコン膜からなる。
ト電極７の上部には、絶縁膜８が形成されている。この
絶縁膜８は、例えば酸化シリコン膜からなる。また、ゲ
ート電極７のゲート長方向の側壁には、サイドウォール
スペーサ９が形成されている。このサイドウォールスペ
ーサ９は、例えば酸化シリコン膜からなる。
【００３６】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１０とその上部に形成された高不純物
濃度のｎ+ 型半導体領域１１とで構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１０とその上部に形成された高不純物
濃度のｎ+ 型半導体領域１１とで構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。
【００３７】メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
1 、Ｑｔ2 のそれぞれは、ゲート絶縁膜１２、ゲート電
極１３Ａ、ソース領域およびドレイン領域で構成されて
いる。ゲート電極１３Ａは、第２層目のゲート材形成工
程で形成され、例えば多結晶シリコン膜と高融点金属シ
リサイド膜との積層膜（ポリサイド膜）で構成されてい
る。下層の多結晶シリコン膜には、抵抗値を低減するた
めにｎ型の不純物（例えばＰ）が導入されている。上層
の高融点金属シリサイド膜は、例えばＷＳｉX、ＭｏＳ
ｉX 、ＴｉＳｉX 、ＴａＳｉX などからなる。
1 、Ｑｔ2 のそれぞれは、ゲート絶縁膜１２、ゲート電
極１３Ａ、ソース領域およびドレイン領域で構成されて
いる。ゲート電極１３Ａは、第２層目のゲート材形成工
程で形成され、例えば多結晶シリコン膜と高融点金属シ
リサイド膜との積層膜（ポリサイド膜）で構成されてい
る。下層の多結晶シリコン膜には、抵抗値を低減するた
めにｎ型の不純物（例えばＰ）が導入されている。上層
の高融点金属シリサイド膜は、例えばＷＳｉX、ＭｏＳ
ｉX 、ＴｉＳｉX 、ＴａＳｉX などからなる。
【００３８】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲー
ト電極１３Ａの上部には、絶縁膜１５および絶縁膜２１
が形成されている。この絶縁膜１５および絶縁膜２１
は、例えば酸化シリコン膜からなる。また、ゲート電極
１３Ａの側壁には、サイドウォールスペーサ１６が形成
されている。このサイドウォールスペーサ１６は、例え
ば酸化シリコン膜からなる。
ト電極１３Ａの上部には、絶縁膜１５および絶縁膜２１
が形成されている。この絶縁膜１５および絶縁膜２１
は、例えば酸化シリコン膜からなる。また、ゲート電極
１３Ａの側壁には、サイドウォールスペーサ１６が形成
されている。このサイドウォールスペーサ１６は、例え
ば酸化シリコン膜からなる。
【００３９】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領
域１８とで構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領
域１８とで構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。
【００４０】転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃
至ドレイン領域の一方は、前記駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域と一体に構成されている。同様に、転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方は、前記駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域と一体に構成されている。
至ドレイン領域の一方は、前記駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域と一体に構成されている。同様に、転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方は、前記駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域と一体に構成されている。
【００４１】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
３Ａには、第１ワード線ＷＬ1 が接続され、転送用ＭＩ
ＳＦＥＴＱｔ2 のゲート電極１３Ａには、第２ワード線
ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
ゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ
は、第２ワード線ＷＬ2 と一体に構成されている。
３Ａには、第１ワード線ＷＬ1 が接続され、転送用ＭＩ
ＳＦＥＴＱｔ2 のゲート電極１３Ａには、第２ワード線
ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
ゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ
は、第２ワード線ＷＬ2 と一体に構成されている。
【００４２】第１ワード線ＷＬ1 と第２ワード線ＷＬ2
との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
に共通のソース線として構成される基準電圧線１３Ｂ
（ＶSS）が配置されている。基準電圧線１３Ｂ（ＶSS)
は、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 のゲート電極１
３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２ワ
ード線ＷＬ2)と同じ第２層目のゲート材形成工程で形成
され、フィールド絶縁膜４上をワード線ＷＬと同一方向
に延在している。また、基準電圧線１３Ｂ（ＶSS）は、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜６と
同一層の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2のそれぞれの
ソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
に共通のソース線として構成される基準電圧線１３Ｂ
（ＶSS）が配置されている。基準電圧線１３Ｂ（ＶSS)
は、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 のゲート電極１
３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２ワ
ード線ＷＬ2)と同じ第２層目のゲート材形成工程で形成
され、フィールド絶縁膜４上をワード線ＷＬと同一方向
に延在している。また、基準電圧線１３Ｂ（ＶSS）は、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜６と
同一層の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2のそれぞれの
ソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
【００４３】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のそれぞれが形成された領域のｐ- 型ウエル２に
は、半導体基板１に侵入するα線によって生じる少数キ
ャリヤがメモリセルＭＣに侵入するのを防止する目的で
ｐ+ 型埋込み層（埋込み型の半導体領域）１９が設けら
れている。このｐ+ 型埋込み層１９は、駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のそれぞれが形成された活性領域の全面に設けら
れている。
ＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のそれぞれが形成された領域のｐ- 型ウエル２に
は、半導体基板１に侵入するα線によって生じる少数キ
ャリヤがメモリセルＭＣに侵入するのを防止する目的で
ｐ+ 型埋込み層（埋込み型の半導体領域）１９が設けら
れている。このｐ+ 型埋込み層１９は、駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のそれぞれが形成された活性領域の全面に設けら
れている。
【００４４】また、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
が形成された活性領域の周囲を囲む前記フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が設けられている。これに対し、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 が形成された活性領域の周囲を囲むフィ
ールド絶縁膜４の下には、ｐ型チャネルストッパ領域５
が設けられていない。
が形成された活性領域の周囲を囲む前記フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が設けられている。これに対し、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 が形成された活性領域の周囲を囲むフィ
ールド絶縁膜４の下には、ｐ型チャネルストッパ領域５
が設けられていない。
【００４５】メモリセルＭＣの２個の負荷用ＭＩＳＦＥ
ＴＱｐ1 、Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ
1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、
負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ
1 の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のそれぞれは、ゲート電極２３Ａ、ゲート絶
縁膜２４、チャネル領域２６Ｎ、ソース領域２６Ｐおよ
びドレイン領域２６Ｐで構成されている。
ＴＱｐ1 、Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ
1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、
負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ
1 の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のそれぞれは、ゲート電極２３Ａ、ゲート絶
縁膜２４、チャネル領域２６Ｎ、ソース領域２６Ｐおよ
びドレイン領域２６Ｐで構成されている。
【００４６】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト電極２３Ａは、第３層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
ト電極２３Ａは、第３層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
【００４７】負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）に開孔されたコンタクトホール２２を通じ
て、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極７および転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のゲー
ト絶縁膜１２と同一層の絶縁膜）に開孔したコンタクト
ホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲー
ト電極７および転送用ＭＩＳＦＥＴＱｔ１のソース領域
乃至ドレイン領域の一方に接続されている。
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）に開孔されたコンタクトホール２２を通じ
て、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極７および転
送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域
の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のゲー
ト絶縁膜１２と同一層の絶縁膜）に開孔したコンタクト
ホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲー
ト電極７および転送用ＭＩＳＦＥＴＱｔ１のソース領域
乃至ドレイン領域の一方に接続されている。
【００４８】転送用ＭＩＳＦＥＴＱｔ１ 、Ｑｔ2 のソ
ース領域乃至ドレイン領域の他方の上部には、負荷用Ｍ
ＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａと同じ第
３層目のゲート材形成工程で形成されたパッド層２３Ｂ
がそれぞれ配置されている。このパッド層２３Ｂは、絶
縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔され
たコンタクトホール２２を通じて、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の他方に
接続されている。
ース領域乃至ドレイン領域の他方の上部には、負荷用Ｍ
ＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａと同じ第
３層目のゲート材形成工程で形成されたパッド層２３Ｂ
がそれぞれ配置されている。このパッド層２３Ｂは、絶
縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔され
たコンタクトホール２２を通じて、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の他方に
接続されている。
【００４９】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のゲート絶縁膜２４が形成されている。このゲー
ト絶縁膜２４は、例えば酸化シリコン膜からなる。
ト電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のゲート絶縁膜２４が形成されている。このゲー
ト絶縁膜２４は、例えば酸化シリコン膜からなる。
【００５０】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲー
ト絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のしき
い値電圧をエンハンスメント型に設定するために、ｎ型
の不純物（例えばＰ）が導入されている。
ト絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のしき
い値電圧をエンハンスメント型に設定するために、ｎ型
の不純物（例えばＰ）が導入されている。
【００５１】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャ
ネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成
され、他端側にはソース領域２６Ｐが形成されている。
ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネ
ル領域２６Ｎと同じ第４層目のゲート材形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する領
域の多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ
2)が導入されている。
ネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成
され、他端側にはソース領域２６Ｐが形成されている。
ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネ
ル領域２６Ｎと同じ第４層目のゲート材形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する領
域の多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ
2)が導入されている。
【００５２】負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔さ
れたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２３Ａに接続されている。同様
に、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔さ
れたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２３Ａに接続されている。同様
に、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
【００５３】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソー
ス領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続さ
れている。この電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材形成工程で形成され、これ
らと一体に構成されている。
ス領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続さ
れている。この電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材形成工程で形成され、これ
らと一体に構成されている。
【００５４】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャ
ネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６
Ｐおよび電源電圧線（ＶCC) ２６Ｐの上層には、前記図
２および図３に示したサブワード線ＳＷＬ（第１サブワ
ード線ＳＷＬ1 、第２サブワード線ＳＷＬ2)、メインワ
ード線ＭＷＬのそれぞれが第１層目の配線材（例えばタ
ングステン）で形成されており、さらにその上層には、
相補性データ線ＤＬ（第１データ線ＤＬ1 および第２デ
ータ線ＤＬ2)が第２層目の配線材（例えばＴｉＷ膜とア
ルミニウム合金膜とＴｉＷ膜との３層膜からなる金属）
で形成されているが、これらの図示は省略する。
ネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６
Ｐおよび電源電圧線（ＶCC) ２６Ｐの上層には、前記図
２および図３に示したサブワード線ＳＷＬ（第１サブワ
ード線ＳＷＬ1 、第２サブワード線ＳＷＬ2)、メインワ
ード線ＭＷＬのそれぞれが第１層目の配線材（例えばタ
ングステン）で形成されており、さらにその上層には、
相補性データ線ＤＬ（第１データ線ＤＬ1 および第２デ
ータ線ＤＬ2)が第２層目の配線材（例えばＴｉＷ膜とア
ルミニウム合金膜とＴｉＷ膜との３層膜からなる金属）
で形成されているが、これらの図示は省略する。
【００５５】なお、図３に示す相補性データ線ＤＬのう
ち、第１データ線ＤＬ1 は、図１に示す転送用ＭＩＳＦ
ＥＴＱｔ1 のソース領域乃至ドレイン領域の一方（ｎ+
型半導体領域１８）に接続され、第２データ線ＤＬ
2 は、転送用ＭＩＳＦＥＴＱｔ2のソース領域乃至ドレ
イン領域の一方（ｎ+ 型半導体領域１８）に接続されて
いる。相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のｎ+ 型半導体領域１８との接続は、前記
パッド層２３Ｂを介して行われる。
ち、第１データ線ＤＬ1 は、図１に示す転送用ＭＩＳＦ
ＥＴＱｔ1 のソース領域乃至ドレイン領域の一方（ｎ+
型半導体領域１８）に接続され、第２データ線ＤＬ
2 は、転送用ＭＩＳＦＥＴＱｔ2のソース領域乃至ドレ
イン領域の一方（ｎ+ 型半導体領域１８）に接続されて
いる。相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のｎ+ 型半導体領域１８との接続は、前記
パッド層２３Ｂを介して行われる。
【００５６】次に、上記ＳＲＡＭの具体的な製造方法の
一例を、図５〜図１２を用いて説明する。
一例を、図５〜図１２を用いて説明する。
【００５７】まず、１０〔Ω／cm〕程度の比抵抗値を有
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、メモリセルＭＣの形成領域および図示しない周辺回
路の形成領域の一部にｐ- 型ウエル２を形成する。ま
た、周辺回路の形成領域の他の一部にｎ型ウエルを形成
する。ｐ- 型ウエル２は、半導体基板１の主面にイオン
注入したＢＦ2 を引伸し拡散して形成し、ｎ型ウエル
は、半導体基板１の主面にイオン注入したＰを引伸し拡
散して形成する。
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、メモリセルＭＣの形成領域および図示しない周辺回
路の形成領域の一部にｐ- 型ウエル２を形成する。ま
た、周辺回路の形成領域の他の一部にｎ型ウエルを形成
する。ｐ- 型ウエル２は、半導体基板１の主面にイオン
注入したＢＦ2 を引伸し拡散して形成し、ｎ型ウエル
は、半導体基板１の主面にイオン注入したＰを引伸し拡
散して形成する。
【００５８】次に、ｐ- 型ウエル２の活性領域の主面に
窒化シリコン膜２０を形成し、これをマスクにしてｐ-
型ウエル２の非活性領域の主面にチャネルストッパ用の
ＢＦ2 をイオン注入する。この時、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 が形成される領域の周囲を囲む非活性領
域にＢＦ2 がイオン注入されないようにするため、この
非活性領域（およびｎ型ウエル）の主面をフォトレジス
ト膜２７でマスクしてイオン注入を行う（図５）。
窒化シリコン膜２０を形成し、これをマスクにしてｐ-
型ウエル２の非活性領域の主面にチャネルストッパ用の
ＢＦ2 をイオン注入する。この時、転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 が形成される領域の周囲を囲む非活性領
域にＢＦ2 がイオン注入されないようにするため、この
非活性領域（およびｎ型ウエル）の主面をフォトレジス
ト膜２７でマスクしてイオン注入を行う（図５）。
【００５９】次に、フォトレジスト膜２７をアッシング
で除去した後、窒化シリコン膜２０を耐酸化マスクにし
た熱酸化法（ＬＯＣＯＳ法）で素子分離用のフィールド
絶縁膜４を形成する。この時、前記ＢＦ2 の拡散によ
り、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 が形成される領
域の周囲を除いたフィールド絶縁膜４の下に反転防止用
のｐ型チャネルストッパ領域５が形成される。その後、
窒化シリコン膜２０をエッチングで除去する（図６）。
で除去した後、窒化シリコン膜２０を耐酸化マスクにし
た熱酸化法（ＬＯＣＯＳ法）で素子分離用のフィールド
絶縁膜４を形成する。この時、前記ＢＦ2 の拡散によ
り、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 が形成される領
域の周囲を除いたフィールド絶縁膜４の下に反転防止用
のｐ型チャネルストッパ領域５が形成される。その後、
窒化シリコン膜２０をエッチングで除去する（図６）。
【００６０】次に、ｐ- 型ウエル２の活性領域の主面に
ＢおよびＢＦ2 をそれぞれイオン注入する。Ｂは前記ｐ
+ 型埋込み層１９を形成するためのもので、例えば２０
０ｋｅＶ程度の高エネルギーで導入する。また、ＢＦ2
は駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2 のしきい値電圧を
調整するために導入する。
ＢおよびＢＦ2 をそれぞれイオン注入する。Ｂは前記ｐ
+ 型埋込み層１９を形成するためのもので、例えば２０
０ｋｅＶ程度の高エネルギーで導入する。また、ＢＦ2
は駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2 のしきい値電圧を
調整するために導入する。
【００６１】次に、ｐ- 型ウエル２の活性領域の主面を
洗浄した後、その表面に駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のゲート絶縁膜６を形成する。このゲート絶縁膜６
は熱酸化法で形成し、この時、前記Ｂの拡散により、駆
動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のそれぞれが形成される領域のｐ-
型ウエル２にｐ+ 型埋込み層１９が形成される（図
７）。
洗浄した後、その表面に駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のゲート絶縁膜６を形成する。このゲート絶縁膜６
は熱酸化法で形成し、この時、前記Ｂの拡散により、駆
動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のそれぞれが形成される領域のｐ-
型ウエル２にｐ+ 型埋込み層１９が形成される（図
７）。
【００６２】次に、半導体基板１の全面に第１層目のゲ
ート材である多結晶シリコン膜をＣＶＤ法で堆積する。
この多結晶シリコン膜には、その抵抗値を低減するため
に、堆積時にＰを導入する。次に、この多結晶シリコン
膜の上に酸化シリコン膜からなる絶縁膜８をＣＶＤ法で
堆積する。この絶縁膜８は、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のゲート電極７とその上層に形成される導
電層とを電気的に分離するために形成する。
ート材である多結晶シリコン膜をＣＶＤ法で堆積する。
この多結晶シリコン膜には、その抵抗値を低減するため
に、堆積時にＰを導入する。次に、この多結晶シリコン
膜の上に酸化シリコン膜からなる絶縁膜８をＣＶＤ法で
堆積する。この絶縁膜８は、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のゲート電極７とその上層に形成される導
電層とを電気的に分離するために形成する。
【００６３】次に、絶縁膜８の上に形成したフォトレジ
スト膜をマスクにして絶縁膜８およびその下層の前記多
結晶シリコン膜を順次エッチングして駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 のゲート電極７を形成する。その後、
このフォトレジスト膜をアッシングで除去する（図
８）。
スト膜をマスクにして絶縁膜８およびその下層の前記多
結晶シリコン膜を順次エッチングして駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 のゲート電極７を形成する。その後、
このフォトレジスト膜をアッシングで除去する（図
８）。
【００６４】次に、半導体基板１の全面に酸化シリコン
膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩ
Ｅ(Reactive Ion Etching)などの異方性エッチングでエ
ッチングして、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲ
ート電極７の側壁にサイドウォールスペーサ９を形成す
る。次に、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート
電極７の下を除く活性領域の主面の前記ゲート絶縁膜６
を希フッ酸水溶液によるエッチングで除去した後、露出
した活性領域の主面に新たな酸化シリコン膜を熱酸化法
で形成する。
膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩ
Ｅ(Reactive Ion Etching)などの異方性エッチングでエ
ッチングして、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲ
ート電極７の側壁にサイドウォールスペーサ９を形成す
る。次に、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート
電極７の下を除く活性領域の主面の前記ゲート絶縁膜６
を希フッ酸水溶液によるエッチングで除去した後、露出
した活性領域の主面に新たな酸化シリコン膜を熱酸化法
で形成する。
【００６５】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2の
ｎ型半導体領域１０を形成する（図９）。
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2の
ｎ型半導体領域１０を形成する（図９）。
【００６６】次に、ｐ- 型ウエル２の活性領域の主面に
転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のしきい値電圧調整
用のＢＦ2 をイオン注入した後、活性領域の主面の前記
酸化シリコン膜を希フッ酸水溶液によるエッチングで除
去し、露出した活性領域の主面に転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のゲート絶縁膜１２を熱酸化法で形成す
る。
転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2のしきい値電圧調整
用のＢＦ2 をイオン注入した後、活性領域の主面の前記
酸化シリコン膜を希フッ酸水溶液によるエッチングで除
去し、露出した活性領域の主面に転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のゲート絶縁膜１２を熱酸化法で形成す
る。
【００６７】次に、半導体基板１の全面に第２層目のゲ
ート材を堆積する。このゲート材は、多結晶シリコン膜
とタングステンシリサイド膜との積層膜（ポリサイド
膜）からなる。この時、まず多結晶シリコン膜を堆積し
た後、半導体基板１の主面にフォトレジスト膜を形成
し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のｎ型半導体領域１０上の絶縁膜（ゲート絶縁膜１
２と同一層の絶縁膜）をエッチングし、コンタクトホー
ル１４を形成する。次に、フォトレジスト膜をアッシン
グで除去した後、多結晶シリコン膜をさらに堆積する。
この多結晶シリコン膜はＣＶＤ法で形成し、その抵抗値
を低減するために、堆積時にＰを導入する。次に、この
多結晶シリコン膜の上層にタングステンシリサイド膜を
ＣＶＤ法で堆積する。
ート材を堆積する。このゲート材は、多結晶シリコン膜
とタングステンシリサイド膜との積層膜（ポリサイド
膜）からなる。この時、まず多結晶シリコン膜を堆積し
た後、半導体基板１の主面にフォトレジスト膜を形成
し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のｎ型半導体領域１０上の絶縁膜（ゲート絶縁膜１
２と同一層の絶縁膜）をエッチングし、コンタクトホー
ル１４を形成する。次に、フォトレジスト膜をアッシン
グで除去した後、多結晶シリコン膜をさらに堆積する。
この多結晶シリコン膜はＣＶＤ法で形成し、その抵抗値
を低減するために、堆積時にＰを導入する。次に、この
多結晶シリコン膜の上層にタングステンシリサイド膜を
ＣＶＤ法で堆積する。
【００６８】次に、タングステンシリサイド膜の上に酸
化シリコン膜からなる絶縁膜１５をＣＶＤ法で堆積す
る。この絶縁膜１５は、転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のゲート電極１２とその上層に形成される導電層と
を電気的に分離するために形成する。次に、絶縁膜１５
の上にフォトレジスト膜を形成し、これをマスクにして
絶縁膜１５およびその下層の前記第２層目のゲート材
（ポリサイド膜）を順次エッチングすることにより、転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート電極１３Ａ、
ワード線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ
2)および基準電圧線１３Ｂ（ＶSS) をそれぞれ形成す
る。その後、フォトレジスト膜をアッシングで除去する
（図１０）。
化シリコン膜からなる絶縁膜１５をＣＶＤ法で堆積す
る。この絶縁膜１５は、転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のゲート電極１２とその上層に形成される導電層と
を電気的に分離するために形成する。次に、絶縁膜１５
の上にフォトレジスト膜を形成し、これをマスクにして
絶縁膜１５およびその下層の前記第２層目のゲート材
（ポリサイド膜）を順次エッチングすることにより、転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート電極１３Ａ、
ワード線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ
2)および基準電圧線１３Ｂ（ＶSS) をそれぞれ形成す
る。その後、フォトレジスト膜をアッシングで除去する
（図１０）。
【００６９】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散し、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のｎ
型半導体領域１７を形成する。
ト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散し、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のｎ
型半導体領域１７を形成する。
【００７０】次に、半導体基板１の全面に酸化シリコン
膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩ
Ｅなどの異方性エッチングでエッチングして、転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート電極１３Ａ、ワード
線ＷＬ（第１ワード線ＷＬ1、第２ワード線ＷＬ2)およ
び基準電圧線１３Ｂ（ＶSS) のそれぞれの側壁にサイド
ウォールスペーサ１６を形成する。
膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩ
Ｅなどの異方性エッチングでエッチングして、転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート電極１３Ａ、ワード
線ＷＬ（第１ワード線ＷＬ1、第２ワード線ＷＬ2)およ
び基準電圧線１３Ｂ（ＶSS) のそれぞれの側壁にサイド
ウォールスペーサ１６を形成する。
【００７１】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱ
ｔ1、Ｑｔ2 の形成領域のそれぞれのｐ- 型ウエル２の
主面にＡｓをイオン注入する。次に、フォトレジスト膜
をアッシングで除去した後、ｐ- 型ウエル２の主面に導
入したＡｓを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ
1 、Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型
半導体領域１１を形成し、転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導
体領域１８を形成する。
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱ
ｔ1、Ｑｔ2 の形成領域のそれぞれのｐ- 型ウエル２の
主面にＡｓをイオン注入する。次に、フォトレジスト膜
をアッシングで除去した後、ｐ- 型ウエル２の主面に導
入したＡｓを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ
1 、Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型
半導体領域１１を形成し、転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導
体領域１８を形成する。
【００７２】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の形成
領域のｐ- 型ウエル２の主面には、あらかじめｎ型半導
体領域１０が形成されているので、ｎ+ 型半導体領域１
１の形成により、２重拡散ドレイン構造のソース領域お
よびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ1、
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面には、あらか
じめｎ型半導体領域１７が形成されているので、ｎ+ 型
半導体領域１８の形成により、ＬＤＤ構造のソース領域
およびドレイン領域を有する転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 が完成する（図１１）。
領域のｐ- 型ウエル２の主面には、あらかじめｎ型半導
体領域１０が形成されているので、ｎ+ 型半導体領域１
１の形成により、２重拡散ドレイン構造のソース領域お
よびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ1、
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面には、あらか
じめｎ型半導体領域１７が形成されているので、ｎ+ 型
半導体領域１８の形成により、ＬＤＤ構造のソース領域
およびドレイン領域を有する転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 が完成する（図１１）。
【００７３】次に、半導体基板１の全面に酸化シリコン
膜からなる絶縁膜２１をＣＶＤ法で堆積した後、この絶
縁膜２１の上にフォトレジスト膜を形成し、これをマス
クにして絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）をエッチングすることにより、転送用ＭＩＳ
ＦＥＴＱｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の
一方の上部にコンタクトホール２２を形成する。このと
き、コンタクトホール２２の底部に駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 のゲート電極７の一部が露出する。ま
た、同時にこのフォトレジスト膜をマスクにして絶縁膜
２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2
のゲート絶縁膜１２と同一層の絶縁膜）をエッチングす
ることにより、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のソ
ース領域乃至ドレイン領域の他方（駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 のソース領域乃至ドレイン領域の一方）
の上部にコンタクトホール２２を形成する。
膜からなる絶縁膜２１をＣＶＤ法で堆積した後、この絶
縁膜２１の上にフォトレジスト膜を形成し、これをマス
クにして絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１２と同一層
の絶縁膜）をエッチングすることにより、転送用ＭＩＳ
ＦＥＴＱｔ1 、Ｑｔ2 のソース領域乃至ドレイン領域の
一方の上部にコンタクトホール２２を形成する。このと
き、コンタクトホール２２の底部に駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 のゲート電極７の一部が露出する。ま
た、同時にこのフォトレジスト膜をマスクにして絶縁膜
２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2
のゲート絶縁膜１２と同一層の絶縁膜）をエッチングす
ることにより、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のソ
ース領域乃至ドレイン領域の他方（駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 のソース領域乃至ドレイン領域の一方）
の上部にコンタクトホール２２を形成する。
【００７４】次に、半導体基板１の全面に第３層目のゲ
ート材である多結晶シリコン膜をＣＶＤ法で堆積する。
この多結晶シリコン膜には、その抵抗値を低減するため
に、堆積時にＰを導入する。次に、この多結晶シリコン
膜の上に形成したフォトレジスト膜をマスクにして多結
晶シリコン膜をエッチングした後、このフォトレジスト
膜をアッシングで除去することにより、負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａおよびパッド層
２３Ｂをそれぞれ形成する（図１２）。
ート材である多結晶シリコン膜をＣＶＤ法で堆積する。
この多結晶シリコン膜には、その抵抗値を低減するため
に、堆積時にＰを導入する。次に、この多結晶シリコン
膜の上に形成したフォトレジスト膜をマスクにして多結
晶シリコン膜をエッチングした後、このフォトレジスト
膜をアッシングで除去することにより、負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａおよびパッド層
２３Ｂをそれぞれ形成する（図１２）。
【００７５】次に、半導体基板１の全面に負荷用ＭＩＳ
ＦＥＴＱｐ1 、Ｑｐ2 のゲート絶縁膜２４となる酸化シ
リコン膜をＣＶＤ法で堆積した後、このゲート絶縁膜２
４の上にフォトレジスト膜を形成し、これをマスクにし
てゲート絶縁膜２４をエッチングすることにより、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａの上
部のゲート絶縁膜２４にコンタクトホール２５を形成す
る。
ＦＥＴＱｐ1 、Ｑｐ2 のゲート絶縁膜２４となる酸化シ
リコン膜をＣＶＤ法で堆積した後、このゲート絶縁膜２
４の上にフォトレジスト膜を形成し、これをマスクにし
てゲート絶縁膜２４をエッチングすることにより、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２３Ａの上
部のゲート絶縁膜２４にコンタクトホール２５を形成す
る。
【００７６】次に、半導体基板１の全面に第４層目のゲ
ート材である多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜の上に形成したフォトレジス
ト膜をマスクにして負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
のチャネル領域２６Ｎを形成する領域の多結晶シリコン
膜にＰをイオン注入する。次に、このフォトレジスト膜
をアッシングで除去した後、多結晶シリコン膜の上に新
たにフォトレジスト膜を形成し、これをマスクにして負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソース領域２６Ｐ、
ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐを
形成する領域の多結晶シリコン膜にＢＦ2 をイオン注入
する。
ート材である多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜の上に形成したフォトレジス
ト膜をマスクにして負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
のチャネル領域２６Ｎを形成する領域の多結晶シリコン
膜にＰをイオン注入する。次に、このフォトレジスト膜
をアッシングで除去した後、多結晶シリコン膜の上に新
たにフォトレジスト膜を形成し、これをマスクにして負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソース領域２６Ｐ、
ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐを
形成する領域の多結晶シリコン膜にＢＦ2 をイオン注入
する。
【００７７】次に、フォトレジスト膜をアッシングで除
去した後、多結晶シリコン膜の上に新たにフォトレジス
ト膜を形成し、これをマスクにして多結晶シリコン膜を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６
Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６
Ｐをそれぞれ形成する。その後、フォトレジスト膜をア
ッシングで除去することにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 が完成し、前記図１に示すＳＲＡＭのメモ
リセルＭＣが略完成する。
去した後、多結晶シリコン膜の上に新たにフォトレジス
ト膜を形成し、これをマスクにして多結晶シリコン膜を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６
Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６
Ｐをそれぞれ形成する。その後、フォトレジスト膜をア
ッシングで除去することにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 が完成し、前記図１に示すＳＲＡＭのメモ
リセルＭＣが略完成する。
【００７８】以上のように構成された本実施例のＳＲＡ
Ｍによれば、下記の効果を得ることができる。
Ｍによれば、下記の効果を得ることができる。
【００７９】(1).転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 お
よび駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞれを形
成する領域のｐ- 型ウエル２にｐ型埋込み層１９を設け
たことにより、α線により生じる少数キャリヤがメモリ
セルＭＣに侵入するのを防止することができるので、メ
モリセルＭＣのα線ソフトエラー耐性を向上させること
ができる。
よび駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞれを形
成する領域のｐ- 型ウエル２にｐ型埋込み層１９を設け
たことにより、α線により生じる少数キャリヤがメモリ
セルＭＣに侵入するのを防止することができるので、メ
モリセルＭＣのα線ソフトエラー耐性を向上させること
ができる。
【００８０】(2).転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 を
形成する領域の周囲を囲むフィールド絶縁膜４の下にｐ
型チャネルストッパ領域５を設けないことにより、メモ
リセルＭＣを微細化した場合でも、ｐ型チャネルストッ
パ領域５とｐ型埋込み層１９との重なりが生じないの
で、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 を形成する領域
のｐ- 型ウエル２の不純物濃度の上昇を防止することが
できる。
形成する領域の周囲を囲むフィールド絶縁膜４の下にｐ
型チャネルストッパ領域５を設けないことにより、メモ
リセルＭＣを微細化した場合でも、ｐ型チャネルストッ
パ領域５とｐ型埋込み層１９との重なりが生じないの
で、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 を形成する領域
のｐ- 型ウエル２の不純物濃度の上昇を防止することが
できる。
【００８１】これにより、転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 のしきい値電圧の上昇を防止することができ、書
込み時の電源電圧マージンを大きくすることができるの
で、ＳＲＡＭの動作信頼性を向上させることができる。
Ｑｔ2 のしきい値電圧の上昇を防止することができ、書
込み時の電源電圧マージンを大きくすることができるの
で、ＳＲＡＭの動作信頼性を向上させることができる。
【００８２】(3).転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 を
形成する領域のｐ- 型ウエル２にｐ型埋込み層１９を設
けることにより、寄生ＭＯＳ効果を抑制することができ
るので、この領域を囲むフィールド絶縁膜４の下にｐ型
チャネルストッパ領域５を設けなくとも支障はない。
形成する領域のｐ- 型ウエル２にｐ型埋込み層１９を設
けることにより、寄生ＭＯＳ効果を抑制することができ
るので、この領域を囲むフィールド絶縁膜４の下にｐ型
チャネルストッパ領域５を設けなくとも支障はない。
【００８３】(4).上記(1) 〜(3) により、ＳＲＡＭのメ
モリセルの微細化が可能となる。
モリセルの微細化が可能となる。
【００８４】(5).転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 を
形成する領域の周囲を囲むフィールド絶縁膜４の下にｐ
型チャネルストッパ領域５を設けないようにするには、
チャネルストッパ用のＢＦ2 をイオン注入する際にマス
クとして使用するフォトレジスト膜２７のマスクパター
ンを変更するだけでよいので、ＳＲＡＭの製造工程が増
えることもない。
形成する領域の周囲を囲むフィールド絶縁膜４の下にｐ
型チャネルストッパ領域５を設けないようにするには、
チャネルストッパ用のＢＦ2 をイオン注入する際にマス
クとして使用するフォトレジスト膜２７のマスクパター
ンを変更するだけでよいので、ＳＲＡＭの製造工程が増
えることもない。
【００８５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００８６】前記実施例では、駆動用ＭＩＳＦＥＴの周
囲を囲むフィールド絶縁膜の下にはチャネルストッパ領
域を設けたが、メモリセル全域でフィールド絶縁膜の下
にチャネルストッパ領域を設けないようにしてもよい。
このようにしても、メモリセル全域の活性領域に埋込み
層が設けられているので、チャネルストッパ領域を設け
なくとも、寄生ＭＯＳ効果が顕在化することはない。
囲を囲むフィールド絶縁膜の下にはチャネルストッパ領
域を設けたが、メモリセル全域でフィールド絶縁膜の下
にチャネルストッパ領域を設けないようにしてもよい。
このようにしても、メモリセル全域の活性領域に埋込み
層が設けられているので、チャネルストッパ領域を設け
なくとも、寄生ＭＯＳ効果が顕在化することはない。
【００８７】前記実施例では、ゲート電極の上層にチャ
ネル領域、ソース領域およびドレイン領域を形成した、
いわゆるボトムゲート構造の負荷用ＭＩＳＦＥＴを有す
るＳＲＡＭに適用した場合について説明したが、チャネ
ル領域、ソース領域およびドレイン領域の上層にゲート
電極を形成した、いわゆるトップゲート構造の負荷用Ｍ
ＩＳＦＥＴを有するＳＲＡＭに適用することもできる。
ネル領域、ソース領域およびドレイン領域を形成した、
いわゆるボトムゲート構造の負荷用ＭＩＳＦＥＴを有す
るＳＲＡＭに適用した場合について説明したが、チャネ
ル領域、ソース領域およびドレイン領域の上層にゲート
電極を形成した、いわゆるトップゲート構造の負荷用Ｍ
ＩＳＦＥＴを有するＳＲＡＭに適用することもできる。
【００８８】以上の説明では、駆動用ＭＩＳＦＥＴの上
部に負荷用ＭＩＳＦＥＴを形成するＳＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、少なくとも転送用ＭＩＳＦＥＴおよび駆動用ＭＩＳ
ＦＥＴを半導体基板の主面に形成するＳＲＡＭに広く適
用することができる。
部に負荷用ＭＩＳＦＥＴを形成するＳＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、少なくとも転送用ＭＩＳＦＥＴおよび駆動用ＭＩＳ
ＦＥＴを半導体基板の主面に形成するＳＲＡＭに広く適
用することができる。
【００８９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９０】半導体基板の主面上に形成した転送用ＭＩ
ＳＦＥＴと、前記半導体基板の主面上に形成した駆動用
ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの上部に形
成した負荷用ＭＩＳＦＥＴからなるフリップフロップ回
路とでメモリセルを構成したＳＲＡＭにおいて、前記転
送用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴのそれ
ぞれが形成される領域の前記半導体基板には、前記半導
体基板と同じ導電型で、かつ前記半導体基板よりも不純
物濃度の高い埋込み層を設け、前記転送用ＭＩＳＦＥＴ
の周囲を囲むフィールド絶縁膜の下には、チャネルスト
ッパ領域を設けないようにすることにより、ＳＲＡＭを
微細化した場合においても、α線ソフトエラー耐性を向
上させることができると共に、動作信頼性を向上させる
ことができる。
ＳＦＥＴと、前記半導体基板の主面上に形成した駆動用
ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの上部に形
成した負荷用ＭＩＳＦＥＴからなるフリップフロップ回
路とでメモリセルを構成したＳＲＡＭにおいて、前記転
送用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴのそれ
ぞれが形成される領域の前記半導体基板には、前記半導
体基板と同じ導電型で、かつ前記半導体基板よりも不純
物濃度の高い埋込み層を設け、前記転送用ＭＩＳＦＥＴ
の周囲を囲むフィールド絶縁膜の下には、チャネルスト
ッパ領域を設けないようにすることにより、ＳＲＡＭを
微細化した場合においても、α線ソフトエラー耐性を向
上させることができると共に、動作信頼性を向上させる
ことができる。
【図１】本発明の一実施例である半導体集積回路装置の
メモリセルを示す半導体基板の要部断面図である。
メモリセルを示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
チップレイアウトを示す概略構成図である。
チップレイアウトを示す概略構成図である。
【図３】図２の一部を拡大して示す概略構成図である。
【図４】本発明の一実施例である半導体集積回路装置の
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板（チップ） ２ ｐ- 型ウエル ４ フィールド絶縁膜 ５ ｐ型チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ サイドウォールスペーサ １０ ｎ型半導体領域 １１ ｎ+ 型半導体領域 １２ ゲート絶縁膜 １３Ａ ゲート電極 １３Ｂ 基準電圧線（ＶSS) １４ コンタクトホール １５ 絶縁膜 １６ サイドウォールスペーサ １７ ｎ型半導体領域 １８ ｎ+ 型半導体領域 １９ ｐ+ 型埋込み層（埋込み型の半導体領域） ２０ 窒化シリコン膜 ２１ 絶縁膜 ２２ コンタクトホール ２３Ａ ゲート電極 ２３Ｂ パッド層 ２４ ゲート絶縁膜 ２５ コンタクトホール ２６Ｎ チャネル領域 ２６Ｐ ソース領域 ２６Ｐ ドレイン領域 ２６Ｐ 電源電圧線（ＶCC) ２７ フォトレジスト膜 ＢＰ ボンディングパッド ＣＣ コントロール回路 ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＬＭＢ メモリブロック ＬＯＡＤ ロード回路 ＭＡＹ メモリセルアレイ ＭＢ メモリブロック ＭＣ メモリセル ＭＷＬ メインワード線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＳＡ センスアンプ回路 ＳＷＬ サブワード線 ＳＷＬ1 第１サブワード線 ＳＷＬ2 第２サブワード線 ＷＤＥＣ ワードデコーダ回路 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 ＹＳＷ Ｙセレクタ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉崎 和夫 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 山▲崎▼ 康司 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 橋場 総一郎 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 森 ちえみ 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 福田 和司 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 昭61−212054（ＪＰ，Ａ) 特開 平２−134869（ＪＰ，Ａ) 特開 平４−162775（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/8244 H01L 27/11
Claims (3)
- 【請求項１】 第１および第２転送用ＭＩＳＦＥＴと、
第１および第２駆動用ＭＩＳＦＥＴと、第１および第２
負荷用ＭＩＳＦＥＴとを具備するＳＲＡＭメモリセルを
有し、 前記第１および第２転送用ＭＩＳＦＥＴのそれぞれは、
ゲート電極と、ゲート絶縁膜と、半導体基板内に形成さ
れたｎ型のソースおよびドレイン領域とを有し、 前記第１および第２駆動用ＭＩＳＦＥＴのそれぞれは、
ゲート電極と、ゲート絶縁膜と、半導体基板内に形成さ
れたｎ型のソースおよびドレイン領域とを有し、 前記第１および第２駆動用ＭＩＳＦＥＴが形成された領
域の周囲を囲むフィールド絶縁膜の下には、ｐ型のチャ
ネルストッパ領域が形成され、 前記第１および第２転送用ＭＩＳＦＥＴが形成された領
域の周囲を囲むフィールド絶縁膜の下には、ｐ型のチャ
ネルストッパ領域が形成さ れていないことを特徴とする
半導体集積回路装置。 - 【請求項２】 前記第１および第２転送用ＭＩＳＦＥＴ
のそれぞれのソースおよびドレイン領域と、前記第１お
よび第２駆動用ＭＩＳＦＥＴのそれぞれのソースおよび
ドレイン領域とが形成されたｐ型ウエルには、前記ｐ型
ウエルよりも不純物濃度が高いｐ型の埋込み層が形成さ
れていることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項３】 前記第１および第２負荷用ＭＩＳＦＥＴ
は、前記第１および第２駆動用ＭＩＳＦＥＴの上部に形
成され、ゲート電極と、ゲート絶縁膜と、前記ゲート電
極の上層に形成されたｐ型のソースおよびドレイン領域
とを有することを特徴とする請求項１または２記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05852893A JP3285649B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05852893A JP3285649B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275796A JPH06275796A (ja) | 1994-09-30 |
| JP3285649B2 true JP3285649B2 (ja) | 2002-05-27 |
Family
ID=13086931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05852893A Expired - Fee Related JP3285649B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285649B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033403A (ja) | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1993
- 1993-03-18 JP JP05852893A patent/JP3285649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275796A (ja) | 1994-09-30 |
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