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JPH06334112A - 半導体メモリモジュール装置 - Google Patents

半導体メモリモジュール装置

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JPH06334112A
JPH06334112A JP6099443A JP9944394A JPH06334112A JP H06334112 A JPH06334112 A JP H06334112A JP 6099443 A JP6099443 A JP 6099443A JP 9944394 A JP9944394 A JP 9944394A JP H06334112 A JPH06334112 A JP H06334112A
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semiconductor
memory module
data line
semiconductor package
pad
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JP6099443A
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尚 彦 呉
Seung K Mok
承 坤 睦
Ku-Song Kim
玖 星 金
Sung-Ho An
昇 晧 安
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 データ線に不良が発生した半導体パッケージ
のうち、パッドが半導体チップの外郭に形成されるチッ
プを有するものでも用いてメモリモジュールを構成で
き、また、データ線の連結工程が簡単であるとともに再
作業が容易である半導体メモリモジュール装置を提供す
ること。 【構成】 ワイヤリングパターン３３の端部と電気的に
連結される外部入出力端子３７を有するモジュール基板
３１と、半導体パッケージ４２実装領域の一方の側に配
列された補助パッド３６と、モジュール基板上の接触パ
ッド３５上にボンディングされ、少なくとも一つのデー
タ入出力線が不良であり、正常的なメモリ容量の合計が
メモリモジュール全体のメモリ容量以上となる半導体パ
ッケージ４２と、半導体パッケージを接触パッドに実装
した後、前記補助パッド３６中の半導体パッケージの不
良データ線を除外させ、正常的なデータ線のみを選択的
に連結する連結手段６７，７７と、を備える構成。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体メモリモジュ
ール装置に関し、さらに詳しくは多数個のデータ線を持
つ半導体装置において少なくとも一つのデータ線に不良
が発生された不良半導体装置を、補助パッドが形成され
ているモジュール基板上に実装して、使用者が要求する
メモリ容量を倍加させるとともに製造単価を低くするこ
とができる半導体メモリモジュール装置に関する。
【０００２】
【従来の技術】近年、電子製品が高機能化されメモリ容
量が増加することによって、モジュール基板に多数個の
半導体装置を実装させ一つのメモリ単位を持たせた半導
体メモリモジュール装置が、ほとんどのコンピューター
製品に補助記憶装置として使用されている。
【０００３】従来のメモリチップを用いたメモリモジュ
ールの構成方法としては、メモリ容量の大きさとエラー
検索（error check and correction；以下ＥＣＣとい
う）の有無とにより大まかに分類される。すなわち、Ｅ
ＣＣの有無により、単位信号である８ビットのデータ電
送ラインのみを備えるバイ８モジュール（以下、×８モ
ジュールという）と、８ビットのデータ電送ラインとは
別途にＥＣＣ用メモリが備えられているバイ９モジュー
ル（以下、×９モジュールという）とに分類することが
できる。
【０００４】前記メモリモジュールは、半導体装置にお
いて広範囲に使用されており、その理解を助けるため
に、一般的に簡単な構造を有する１Ｍ×８（９）モジュ
ールを一例にして以下に説明する。
【０００５】前記１Ｍ×８モジュールは、一つのモジュ
ール基板上に１Ｍビットの半導体チップを８個搭載する
か、あるいは４Ｍビット半導体チップ２個を搭載するも
のである。そして、１Ｍ×９モジュールは、１Ｍ半導体
チップを９個搭載するか、あるいは４Ｍ半導体チップ２
個と１Ｍ半導体チップ一つを搭載している（すなわち、
（１Ｍ×４）・２＋（１Ｍ×１）・１）。
【０００６】図７は、一般的な１Ｍ×９の半導体装置の
回路機能を示すブロック図を示すものであり、（１Ｍ×
４）・２＋（１Ｍ×１）・１から構成された半導体装置
の一実施例である。
【０００７】その図７に示すように、前記半導体装置は
２個の４Ｍ半導体チップ１２と、一つの１Ｍ半導体チッ
プ１４とから構成されている。
【０００８】前記４Ｍ半導体チップ１２は、その出力端
にそれぞれ４個のデータ線Ｄ０〜Ｄ７を連結しており、
その入力端に前記半導体チップを動作させるためのコラ
ムアドレスのリフレッシュ信号となるカス（column add
ress strobe ；以下ＣＡＳという）信号入力線を連結し
ており、また、列アドレスリフレッシュ信号となるラス
（row address strobe；以下ＲＡＳという）信号の入力
線をそれぞれ連結している。
【０００９】また、前記１Ｍ半導体チップ１４は、その
入力端にＥＣのためのピカス（CASfor perity；以下Ｐ
ＣＡＳという）信号入力線とピー・ディー・キュー（da
ta in/out perity；以下ＰＤＱという）信号入力線とを
連結しており、前記４Ｍ半導体チップ１２と１Ｍ半導体
チップ１４の入力端には、書きこみＷ信号の入力線、及
びアドレス信号ＡＢ−ＡＢの入力線を、共通に連結して
いる。
【００１０】一方、図示しない１Ｍ半導体パッケージ９
個で１Ｍ×９のモジュールを形成する場合にも、図７で
示したような構成のブロック図によりメモリモジュール
を構成することができる。すなわち、そのようなメモリ
モジュールの一例としては、例えば米国特許番号第４，
７２７，５１３号に開示されるように、モジュール基板
の一面に９個の１Ｍ半導体パッケージを実装し、前記モ
ジュール基板の一方の側に外部回路と連結するための挿
入端子を突出形成し、前記モジュール基板の他側に前記
半導体パッケージの電気的衝撃を防止するためのディカ
ップリングキャパシタを搭載するようにしたものがあ
る。
【００１１】しかし、このような技術は、半導体パッケ
ージの電気的衝撃を防止することができるが、データ線
に不良が発生する場合に、不良半導体パッケージの使用
が不可能になるという短点がある。例えば、４Ｍ半導体
パッケージの中に４個のデータ線がある場合、半導体パ
ッケージの生産過程でその中のどれか一つのデータ線に
不良が発生されれば、半導体チップまたはパッケージ自
体を不良処理して廃棄するか、あるいは非常に低い価格
で処分しなければならず、生産者の立場では重大な損失
を招くものとなっている。
【００１２】上述のような半導体パッケージの生産過程
でどれか一つのデータ線に不良が発生した半導体チップ
を使った一例を詳細に説明すれば次の通りである。
【００１３】図８は、上出の図７の半導体装置を実装す
るための半導体メモリモジュール装置２０の一実施例を
示す平面図であり、図９は、図８で示したIX−IX線に沿
って切断して見た状態の半導体装置の断面図である。
【００１４】ここで、前記半導体メモリモジュール装置
２０は、シー・オー・ビー（chip on board ；以下ＣＯ
Ｂという）技術を用いて製造されたメイアホッフ（Meye
r Hoff）社の１Ｍ×９モジュールの一例を示している。
【００１５】まず、図９を参照すれば、前記半導体メモ
リモジュール装置２０は、ワイヤリングパターン（図示
せず）が両面に形成されているモジュール基板２１上に
所定の間隔に３個の溝２４が形成されており、これらの
溝２４の周辺には前記ワイヤリングパターンと連結され
るパッド２５が形成されている。
【００１６】このとき、前記パッド２５とは別途に前記
パッド２５に対応して連結される補助パッド２６が形成
されており、前記溝２４の内部には、４Ｍ半導体チップ
２２がＣＯＢの方法で実装されている。
【００１７】前記４Ｍ半導体チップ２２は、ＣＯＢの方
法により実装に適合するように半導体チップの中心部に
ボンディングパッドが形成されているセンターパッドチ
ップであり、４個の読み出し／書きこみデータ線中のど
れか一つのデータ線が不良であると、不良データ線（de
fect data line；ＤＤＬともいう）を持つ不良半導体チ
ップ２２となる。
【００１８】また、前記半導体チップ２２のボンディン
グパッドとモジュール基板２１の所定の領域に形成され
たパッド２５とは、ワイヤ２８で連結されており、また
前記不良データ線に対応する補助パッド２６は、前記半
導体チップ２２のボンディングパッドと電気的に連結さ
れている。
【００１９】すなわち、前記半導体チップ２２がセンタ
ーパッドチップであるので、不良データ線の正に次のデ
ータ線と最も近い補助パッド２６をワイヤ２８で連結さ
せて３個の４Ｍ容量の不良半導体チップ２２で１Ｍ×９
モジュールが構成される。
【００２０】また、前記半導体チップ２２およびワイヤ
２８は、エポキシモールディングコンパウンド（epoxy
molding compound；以下ＥＭＣという）でモールディン
グされたパッケージ体２９により保護される。
【００２１】また、図８に示すように、前記モジュール
基板２１の一方の側には、外部の基板に挿入される端子
２７が形成されている。
【００２２】上記のように構成されている半導体メモリ
モジュール装置２０の製造過程を詳細に見ると次の通り
である。
【００２３】まず、前記半導体チップ２２は、検査過程
を通じて不良データ線がチェックされた後、それぞれの
チップ２２の実装位置が決まり、前記半導体チップ２２
のボンディングパッドと連結されなければならないパッ
ド２５及び補助パッド２６がそれぞれ決まる。
【００２４】このとき、前記ボンディングパッドは、可
能な近い位置の補助パッド２６と連結される。次に、前
記半導体チップ２２がモジュール基板２１の溝２４に挿
入されて絶縁接着剤を媒介体として実装され、前記ボン
ディングパッドと連結されるパッド２５または補助パッ
ド２６の位置によるデータがワイヤつなぎ（wire bonde
r)にプログラムされる。
【００２５】その次に、前記ボンディングパッドとパッ
ド２５及び補助パッド２６をワイヤ２８で電気的に連結
した後、前記モジュール基板２１をモールディングダイ
内に装着して半導体チップ２２及びワイヤ２８を包みか
くして保護するパッケージ体２９が形成される。
【００２６】前述した従来のメイアホッフ社の１Ｍ×９
モジュールは、一つの不良データ線を含む全３個の４Ｍ
半導体チップを使って図７に示されたごときブロックの
動作を遂行する１Ｍメモリ容量のモジュールを形成した
もので、正常な半導体チップに比べて価格が低い不良チ
ップを使うので製造単価を節減することができる長点が
ある。
【００２７】しかし、上記した方法は、センターパッド
チップとして改造されていなく、ボンディングパッドが
チップの周辺に形成されている一般的な半導体チップは
使用できないという制約がある。
【００２８】また、半導体チップを実装する前に不良デ
ータ線は必ずチェックされねばならず、さらに使われる
補助パッドを決定した後、ワイヤつなぎのボンディング
位置によるデータを一つ一つプログラムしなければなら
ないので作業能率の低下と収率が落ちる問題点がある。
【００２９】また、ＣＯＢ方法で実装された半導体チッ
プは、ＥＭＣでモールディングされるので、不良発生の
時に再作業が不可能であって、モジュール全体を不良処
理しなければならないという問題点がある。
【００３０】また、ＥＭＣでモールディングされたパッ
ケージ体の内部へ外部環境による湿気が容易に浸透され
て、ワイヤの断線などのような不良が発生し、これによ
りメモリモジュールの信頼性が落ちる問題点がある。
【００３１】
【発明が解決しようとする課題】従って、この発明の目
的は、データ線に不良が発生した不良半導体パッケージ
を用いてメモリモジュールを構成して製造原価を節減す
ることができる半導体メモリモジュール装置を提供する
ことにある。
【００３２】この発明の他の目的は、不良半導体パッケ
ージであって、センターパッドチップだけでなくパッド
が半導体チップの外郭に形成されている一般のチップを
有する半導体パッケージの使用が可能な半導体メモリモ
ジュール装置を提供することにある。
【００３３】この発明の又他の目的は、不良半導体チッ
プを使用してもデータ線の連結工程が簡単であるととも
に再作業が容易であって収率を向上させることができる
半導体メモリモジュール装置を提供することにある。
【００３４】この発明の又他の目的は、モールディング
樹脂内部への湿気浸透を遮断でき、ワイヤの断線などの
ような不良発生を防止できて信頼性を向上させることが
できる半導体メモリモジュール装置を提供することにあ
る。
【００３５】
【課題を解決するための手段】前記目的を達成するため
に、この発明は、モジュール基板上に複数個の半導体パ
ッケージが実装されてる半導体メモリモジュール装置に
おいて、前記モジュール基板上に形成されているワイヤ
リングパターンと、このワイヤリングパターンと電気的
に連結され、前記半導体パッケージのオン／オフの時電
気的な衝撃を防止するキャパシタのリードを実装するた
めの接触パッドと、前記半導体パッケージ実装領域の一
方の側に形成され、不良データ線を短絡させることがで
きるように配列された補助パッドと、前記ワイヤリング
パターンの端部と電気的に連結される外部入出力端子を
有するモジュール基板と、前記モジュール基板の接触パ
ッド上に外部リードが実装されてボンディングされ、少
なくとも一つのデータ入出力線が不良であり、正常的な
メモリ容量の合計がメモリモジュール全体のメモリ容量
以上となる半導体パッケージと、前記半導体パッケージ
を接触パッドに実装した後、前記補助パッド中の半導体
パッケージの不良データ線を除外させ、正常的なデータ
線のみを選択的に連結する連結手段と、を備えることを
特徴とする。
【００３６】ここで、前記補助パッドは、前記接触パッ
ドと９０゜角度に半導体パッケージの実装領域の一方の
側に２列縦隊に形成されることが望ましい。
【００３７】また、前記連結手段は、前記補助パッド間
に半田づけされる０Ω抵抗であることもできるし、前記
補助パッド上にボンディングされるおすジャンパーと前
記おすジャンパーが挿入されるホールを備えて前記補助
パッドを電気的に連結させるめすジャンパーとから構成
されるジャンパー連結器であることもできる。
【００３８】また、この発明に係る半導体メモリモジュ
ールは、それぞれ同一なメモリ容量を持ち、少なくとも
一つの不良データ線を持つ半導体チップがモジュール基
板上に固定配置され、前記半導体チップの出力端にそれ
ぞれ３個のデータ線が連結されており、前記半導体チッ
プの出力端に半導体チップを動作させるためのコラムア
ドレスのリフレッシュ信号となるＣＡＳ（Column Addre
ss Strobe)信号入力線と、列アドレスのリフレッシュ信
号となるＲＡＳ（Row Address Strobe）信号入力線と、
書きこみＷ信号と、の入力線、及びアドレスＡＢ−ＡＢ
信号の入力線が共通に連結され、前記半導体チップのそ
れぞれの接地端子により接地されることを特徴とし、こ
こで、前記モジュール基板のメモリ容量及びエラー検索
のためのＰＣＡＳ（CAS for perity）信号線は、ＣＡＳ
信号線に代替して使われることができる。
【００３９】
【実施例】以下、添付した図面を参照してこの発明によ
る半導体メモリモジュール装置の望ましい実施例を詳細
に説明する。
【００４０】図１（ａ）及び図１（ｂ）はそれぞれ、こ
の発明による半導体メモリモジュール装置のモジュール
基板を示す平面図及び底面図であり、１Ｍ×９モジュー
ルを４Ｍ半導体パッケージ３個から構成することができ
るようにしたモジュール基板３１の一例である。
【００４１】図１（ａ）及び図１（ｂ）を参照すれば、
プラスチック材質となった直四角形状のモジュール基板
３１の平面に所定の形状のワイヤリングパターン３３が
形成されており、前記モジュール基板３１上の半導体パ
ッケージ（図示せず）の外部リードと接触される部分に
は、前記ワイヤリングパターン３３と連結される接触パ
ッド３５が形成されている。
【００４２】このとき、前記半導体パッケージは、少な
くとも一つのデータ線が不良データ線である半導体パッ
ケージとして、半導体チップ自体が不良であるか、ワイ
ヤの短絡などにより半導体パッケージが不良であるもの
である。
【００４３】ここで、前記半導体パッケージの正常動作
の時に、データ入出力ラインとして機能するデータ線の
数が、９以上であることを認知しなければならない。
【００４４】また、前記モジュール基板３１の一方の側
には、前記ワイヤリングパターン３３と連結されて外部
と接触される入出力端子３７が形成されており、前記モ
ジュール基板３１の半導体パッケージが実装される部分
の中央部分に形成されている接触パッド３５には、半導
体チップの電気的衝撃を防止するためのキャパシタ４８
（図３）が取り付けられているものである。
【００４５】また、前記半導体パッケージの実装領域を
除く部分には、６個の２列となった補助パッド３６が３
個組で形成されており、前記補助パッド３６の２列間は
互いに短絡されている。
【００４６】すなわち、前記補助パッド３６は、後述す
るように、前記不良データ線と接続されたワイヤリング
パターン３３中の一つのワイヤリングパターン３３のみ
を断線させて、任意に連結できるように形成されている
もので、前記半導体パッケージ４２（図２）の不良デー
タ線発生位置により、適切な組み合わせによって、０Ω
抵抗またはジャンパー連結器などの連結手段で連結され
るものである。
【００４７】一方、図１（ｂ）を参照すれば、前記のワ
イヤリングパターン３３は前記接触パッド３５と電気的
に連結されており、また、入出力端子３７はモジュール
基板３１の底面にも設けられているここで、補助パッド
３６と連結されているワイヤリングパターン３３および
補助パッド３６はモジュール基板３１の平面上に形成さ
れているが、前記補助パッド３６と連結されるワイヤリ
ングパターン３３を、便宜的に、モジュール基板３１の
設計の際に底面に形成することもできる。
【００４８】また、前記モジュール基板３１の両側の端
部には、モジュール基板３１の移送に適するように貫通
孔３８が形成されている。
【００４９】図２は、図１（ａ）のモジュール基板上に
半導体装置が実装された状態を示す平面図であり、図３
は図２で示したIII −III 線で切断して見た状態の半導
体装置の断面図である。
【００５０】先ず、前記半導体装置の構成を調べるため
に図３を参照すれば、モジュール基板３１の接触パッド
３５上に４Ｍ半導体チップを実装した半導体パッケージ
４２が搭載されてろうによりボンディングされている。
【００５１】このとき、前記半導体パッケージ４２は、
少なくとも一つのデータ線が不良データ線である半導体
パッケージ４２で、活用可能なデータ線の数が９以上で
ある半導体パッケージ４２の組み合わせから構成され、
それぞれの半導体パッケージ４２は、外部リード４４が
パッケージ体４９の内側へ“Ｊ”字形状に折曲されてい
るＳＯＪ（Small Out-line J-Bend package)形である。
【００５２】前記半導体パッケージ４２の下部とモジュ
ール基板３１上面との間の空間に形成されている接触パ
ッド３５上には、前記半導体パッケージ４２のオン／オ
フ時の電気的衝撃を防止するためのキャパシタ４８がろ
うにより接着されている。
【００５３】また、不良データ線を選択的に接続してメ
モリ容量を決める前記補助パッド３６は、前記半導体パ
ッケージ４２の実装領域を除くモジュール基板３１の、
図２に示す半導体パッケージ４２の一方の側、例えば左
側に形成されており、これらの補助パッド３６には、後
述する連結手段が実装されてボンディングされている。
また、前記半導体パッケージ４２は接触パッド３５に実
装されてボンディングされる。
【００５４】図４は、この発明に係る４Ｍ×９の半導体
装置の回路機能を示すブロック図である。
【００５５】図４を参照すれば、前記半導体装置は、少
なくとも一つのデータ線に不良が発生された３個の４Ｍ
半導体チップ４２ａを有し、これら半導体チップ４２ａ
の信号入力端にＲＡＳ，ＣＡＳ、書きこみＷ及びアドレ
ス入力線ＡＢ−ＡＢが連結されている。また、半導体チ
ップ４２ａのデータ出力端には、それぞれ３個または２
個のデータ入出力線Ｄ０〜Ｄ７が連結されているととも
に、一つのＥＣＣ信号線ＰＤが連結されている。なお、
ＰＣＡＳ信号は、ＣＡＳ信号と周期が一致するので互い
に同一な信号線を使用した。
【００５６】図５は、図４で示した半導体装置の回路機
能中のデータ線を補助パッド３６に連結する状態を説明
するための半導体メモリモジュール装置４０の要部を拡
大して示す平面図である。
【００５７】図５に示すように、モジュール基板３１上
に図面左右２列で形成された補助パッド３６は、同じ列
側の２個が、違う列同志で互いに行き違うようにワイヤ
リングパターン３３ａで連結されている。
【００５８】図５に示す左側列の補助パッド３６は、半
導体チップ４２ａに接続される４個のデータ線Ｄ０ａ，
Ｄ１ａ，Ｄ２ａ，Ｄ３ａと連結されており、右側列の補
助パッド３６は、２個が一対となってそれぞれ一つのデ
ータ線Ｄ０ｂあるいはＤ１ｂあるいはＤ２ｂと連結され
ている。
【００５９】ここで、前記半導体チップ４２ａの一番目
のデータ線Ｄ０ａが不良データ線であるので、データ線
Ｄ０ａを除外して、左右両列の補助パッド３６を連結手
段、例えば、０Ω抵抗６７で連結してデータ線Ｄ１ａ，
Ｄ２ａ，Ｄ３ａをデータ線Ｄ０ｂ，Ｄ１ｂ，Ｄ２ｂそれ
ぞれに電気的に接続されるようにした。
【００６０】次に、この発明による半導体メモリモジュ
ール装置の他の実施例を図６を用いて説明する。この図
６は、半導体メモリモジュール装置の補助パッド３６を
連結する他の方法の実施例を説明するもので、図５に示
された連結手段、すなわち０Ω抵抗６７の代わりとし
て、着脱が容易であるジャンパー連結器７７を示してい
る。すなわち、補助パッド３６上に、連結手段として、
ジャンパー連結器７７が搭載されている。
【００６１】前記ジャンパー連結器７７は、補助パッド
３６を電気的に選択的に連結させるために、上部へ突出
される２個の端子を備えるおすジャンパー７７ａと、こ
のおすジャンパー７７ｂが挿入されるホールが形成され
ためすジャンパー７７ｂとを備え、補助パッド３６上に
ボンディングされる。
【００６２】以上のように、この発明による半導体メモ
リモジュール装置４０によれば、少なくとも一つのデー
タ線が不良である半導体パッケージ４２を、必要なメモ
リ容量以上になるように組み合わせてモジュール基板３
１上に実装している。そして、前記モジュール基板３１
には、実装される半導体パッケージ４２の不良データ線
を除いて配線ができるように、２列の補助パッド３６を
形成している。そして、前記補助パッド３６を連結手段
例えば、０Ω抵抗６７やジャンパー連結器７７により不
良データ線が孤立されるように連結し、必要なメモリ容
量を持つ半導体メモリモジュール装置を具現できる。
【００６３】なお、上述のような連結手段としての０Ω
抵抗６７あるいはジャンパー連結器７７は、使用者が直
接手でもって取り付けることもできるし、メモリモジュ
ールの製造過程から自動機械を使って着脱させることも
できる。
【００６４】
【発明の効果】以上、説明したように、複数の２列の補
助パッドを形成し、これらの補助パッドを連結手段によ
り不良データ線が孤立されるように連結しているので、
不良半導体パッケージの使用が可能となり、製造原価を
節減することができ、また、全ての種類の半導体パッケ
ージを使用することができ、データ線の連結工程が簡単
であるとともに再作業が容易であって収率を向上させる
ことができ、また、モールディング樹脂内部への湿気浸
透を遮断できてワイヤの断線などのような不良発生を防
止して信頼性を向上させることができるなどの効果があ
る。
【図面の簡単な説明】
【図１】図１（ａ）及び図１（ｂ）それぞれは、この発
明による半導体メモリモジュール装置のモジュール基板
の平面図及び底面図である。
【図２】図１（ａ）に示したモジュール基板上に半導体
パッケージが実装された状態を示す平面図である。
【図３】図２で示したIII −III 線についての断面図で
ある。
【図４】この発明に適用できる４Ｍ×９の半導体装置の
回路機能を示すブロック図である。
【図５】図４に示した半導体装置の回路機能中のデータ
線を補助パッドに連結する状態を説明する半導体メモリ
モジュール装置の要部拡大平面図である。
【図６】この発明による半導体メモリモジュール装置の
他の実施例を示す断面図である。
【図７】一般的な１Ｍ×９の半導体装置の回路機能を示
すブロック図である。
【図８】図７に示した半導体装置を実装するための半導
体メモリモジュール装置の一実施例を示す平面図であ
る。
【図９】図８で示したIX−IX線についての断面図であ
る。
【符号の説明】
３１ モジュール基板 ３３，３３ａ ワイヤリングパターン ３５ 接触パッド ３６ 補助パッド ３７ 入出力端子 ４０ 半導体メモリモジュール装置 ４２ 半導体パッケージ ４８ キャパシタ ６７ ０Ω抵抗 ７７ ジャンパー連結器 ７７ａ おすジャンパー ７７ｂ めすジャンパー Ｄ０ａ，Ｄ１ａ，Ｄ２ａ，Ｄ３ａ，Ｄ０ｂ，Ｄ１ｂ，Ｄ
２ｂ データ線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安 昇 晧 大韓民国京畿道水原市長安区亭子洞東信ア パートメント210−406

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 モジュール基板上に複数個の半導体パッ
    ケージが実装されてる半導体メモリモジュール装置にお
    いて、 前記モジュール基板上に形成されているワイヤリングパ
    ターンと、 このワイヤリングパターンと電気的に連結され、前記半
    導体パッケージのオン／オフの時電気的な衝撃を防止す
    るキャパシタのリードを実装するための接触パッドと、 前記半導体パッケージ実装領域の一方の側に形成され、
    不良データ線を短絡させることができるように配列され
    た補助パッドと、 前記ワイヤリングパターンの端部と電気的に連結される
    外部入出力端子を有するモジュール基板と、 前記モジュール基板の接触パッド上に外部リードが実装
    されてボンディングされ、少なくとも一つのデータ入出
    力線が不良であり、正常的なメモリ容量の合計がメモリ
    モジュール全体のメモリ容量以上となる半導体パッケー
    ジと、 前記半導体パッケージを接触パッドに実装した後、前記
    補助パッド中の半導体パッケージの不良データ線を除外
    させ、正常的なデータ線のみを選択的に連結する連結手
    段と、を備えることを特徴とする半導体メモリモジュー
    ル装置。
  2. 【請求項２】 前記補助パッドは、前記接触パッドと９
    ０゜角度に半導体パッケージの実装領域の一方の側に２
    列縦隊に形成されることを特徴とする請求項１記載の半
    導体メモリモジュール装置。
  3. 【請求項３】 前記連結手段は、前記補助パッド間に半
    田づけされる０Ω抵抗であることを特徴とする請求項１
    記載の半導体メモリモジュール装置。
  4. 【請求項４】 モジュール基板上に複数個の半導体パッ
    ケージが実装されている半導体メモリモジュール装置に
    おいて、 前記モジュール基板上に形成されているワイヤリングパ
    ターンと、 このワイヤリングパターンと電気的に連結され、半導体
    パッケージのオン／オフの時、電気的な衝撃を防止する
    キャパシタのリードを実装するための接触パッドと、 前記半導体パッケージ実装領域の一方の側に形成され、
    不良データ線を短絡させることができるように形成され
    る補助パッドと、 前記ワイヤリングパターンの端部と電気的に連結される
    外部入出力端子を有するモジュール基板と、 前記モジュール基板の接触パッド上に外部リードが実装
    されてボンディングされ、少なくとも一つのデータ入出
    力線が不良であり、正常的なメモリ容量の合計がメモリ
    モジュール全体のメモリ容量以上となる半導体パッケー
    ジと、 前記半導体パッケージを接触パッドに実装した後、前記
    補助パッド中の半導体パッケージの不良データ線を除外
    させ、正常的なデータ線のみを選択的に連結することの
    できるように、めすジャンパー，おすジャンパーから構
    成されるジャンパー連結器と、を備えることを特徴とす
    る半導体メモリモジュール装置。
  5. 【請求項５】 前記補助パッドは、前記接触パッドと９
    ０゜角度に半導体パッケージの実装領域の一方の側に２
    列縦隊に形成されることを特徴とする請求項４記載の半
    導体メモリモジュール装置。
  6. 【請求項６】 前記連結手段は、前記補助パッド上にボ
    ンディングされるおすジャンパーと前記おすジャンパー
    が挿入されるホールを備えて前記補助パッドを電気的に
    連結させるめすジャンパーとから構成されることを特徴
    とする請求項４記載の半導体メモリモジュール装置。
  7. 【請求項７】 それぞれ同一なメモリ容量を持ち、少な
    くとも一つの不良データ線を持つ半導体チップがモジュ
    ール基板上に固定配置され、前記半導体チップの出力端
    にそれぞれ３個のデータ線が連結されており、前記半導
    体チップの出力端に半導体チップを動作させるためのコ
    ラムアドレスのリフレッシュ信号となるＣＡＳ（Column
    Address Strobe)信号入力線と、列アドレスのリフレッ
    シュ信号となるＲＡＳ（Row Address Strobe）信号入力
    線と、書きこみＷ信号と、の入力線、及びアドレスＡＢ
    −ＡＢ信号の入力線が共通に連結され、前記半導体チッ
    プのそれぞれの接地端子により接地されることを特徴と
    する半導体メモリモジュール。
  8. 【請求項８】 前記モジュール基板のメモリ容量及びエ
    ラー検索のためのＰＣＡＳ（CAS for perity）信号線が
    ＣＡＳ信号線に代替して使われることを特徴とする請求
    項７記載の半導体メモリモジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215687B1 (en) 1996-02-26 2001-04-10 Hitachi, Ltd. Semiconductor device and process for manufacturing the same
JP2003142646A (ja) * 2001-09-10 2003-05-16 Samsung Electronics Co Ltd メモリモジュール用印刷回路基板及びメモリモジュール

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09282900A (ja) * 1996-04-11 1997-10-31 Oki Electric Ind Co Ltd メモリモジュール
US5841686A (en) * 1996-11-22 1998-11-24 Ma Laboratories, Inc. Dual-bank memory module with shared capacitors and R-C elements integrated into the module substrate
US6429528B1 (en) 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6301121B1 (en) * 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US6543510B1 (en) 2000-06-07 2003-04-08 Micron Technology, Inc. Apparatus and methods for coverlay removal and adhesive application
US6548764B1 (en) * 2000-06-07 2003-04-15 Micron Technology, Inc. Semiconductor packages and methods for making the same
DE10122701A1 (de) * 2001-05-10 2002-11-21 Infineon Technologies Ag Schaltungsmodul
US6900991B2 (en) * 2001-12-03 2005-05-31 Intel Corporation Electronic assembly with sandwiched capacitors and methods of manufacture
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
US7589395B2 (en) * 2006-06-30 2009-09-15 Intel Corporation Multiple-dice packages using elements between dice to control application of underfill material to reduce void formation
KR20090021605A (ko) * 2007-08-27 2009-03-04 삼성전기주식회사 반도체 메모리 패키지
KR101278269B1 (ko) * 2011-08-26 2013-06-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 데이터 전송 방법
JP2015065395A (ja) * 2013-08-28 2015-04-09 矢崎総業株式会社 ジャンパモジュール搭載回路基板および回路基板組立体
US11404365B2 (en) * 2019-05-07 2022-08-02 International Business Machines Corporation Direct attachment of capacitors to flip chip dies

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3753235A (en) * 1971-08-18 1973-08-14 Ibm Monolithic memory module redundancy scheme using prewired substrates
US3777221A (en) * 1972-12-18 1973-12-04 Ibm Multi-layer circuit package
US4458297A (en) * 1981-01-16 1984-07-03 Mosaic Systems, Inc. Universal interconnection substrate
JPS58114444A (ja) * 1981-12-26 1983-07-07 Fujitsu Ltd 半導体装置
US4656605A (en) * 1983-09-02 1987-04-07 Wang Laboratories, Inc. Single in-line memory module
US4847732A (en) * 1983-09-15 1989-07-11 Mosaic Systems, Inc. Wafer and method of making same
JPH0751390B2 (ja) * 1985-07-10 1995-06-05 カシオ計算機株式会社 Ｉｃカ−ド
JPS6393125A (ja) * 1986-10-07 1988-04-23 Nec Corp 半導体集積回路
US4879631A (en) * 1989-01-18 1989-11-07 Micron Technology, Inc. Short-resistant decoupling capacitor system for semiconductor circuits
US5051994A (en) * 1989-04-28 1991-09-24 International Business Machines Corporation Computer memory module
JPH04307943A (ja) * 1991-04-05 1992-10-30 Mitsubishi Electric Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215687B1 (en) 1996-02-26 2001-04-10 Hitachi, Ltd. Semiconductor device and process for manufacturing the same
US6288924B1 (en) 1996-02-26 2001-09-11 Hitachi, Ltd. Semiconductor device and process for manufacturing the same
US6788560B2 (en) 1996-02-26 2004-09-07 Hitachi, Ltd. Semiconductor device and process for manufacturing the same
JP2003142646A (ja) * 2001-09-10 2003-05-16 Samsung Electronics Co Ltd メモリモジュール用印刷回路基板及びメモリモジュール

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Publication number Publication date
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