JPH0964274A - 電子機器及びそれに搭載された不良ｃｏｂ型半導体装置の代替救済方法 - Google Patents
電子機器及びそれに搭載された不良ｃｏｂ型半導体装置の代替救済方法Info
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- JPH0964274A JPH0964274A JP7217349A JP21734995A JPH0964274A JP H0964274 A JPH0964274 A JP H0964274A JP 7217349 A JP7217349 A JP 7217349A JP 21734995 A JP21734995 A JP 21734995A JP H0964274 A JPH0964274 A JP H0964274A
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Abstract
(57)【要約】
【目的】 配線基板に接続された不良ＣＯＢ型半導体装
置を代替救済することと、電子機器の高密度実装化を図
る。 【構成】 単数個または複数個のＣＯＢ型の半導体装置
が搭載された配線基板を備える電子機器に、前記配線基
板は、前記ＣＯＢ型半導体装置と電気的に接続する配線
上の所定位置にパッケージングされた第二の半導体装置
搭載用の予備電極パッドを備える。また、単数個または
複数個のＣＯＢ型半導体装置が搭載された配線基板を備
えた電子機器に、前記配線基板は、ＣＯＢ型半導体装置
と電気的に接続される第一配線と、前記第二半導体装置
と電気的に接続される第二配線と、前記ＣＯＢ型半導体
装置搭載位置の周囲付近に設けられた第二半導体装置搭
載用の予備電極パッドとを備える。
置を代替救済することと、電子機器の高密度実装化を図
る。 【構成】 単数個または複数個のＣＯＢ型の半導体装置
が搭載された配線基板を備える電子機器に、前記配線基
板は、前記ＣＯＢ型半導体装置と電気的に接続する配線
上の所定位置にパッケージングされた第二の半導体装置
搭載用の予備電極パッドを備える。また、単数個または
複数個のＣＯＢ型半導体装置が搭載された配線基板を備
えた電子機器に、前記配線基板は、ＣＯＢ型半導体装置
と電気的に接続される第一配線と、前記第二半導体装置
と電気的に接続される第二配線と、前記ＣＯＢ型半導体
装置搭載位置の周囲付近に設けられた第二半導体装置搭
載用の予備電極パッドとを備える。
Description
【０００１】
【産業上の利用分野】本発明は、単数または複数の半導
体装置が搭載された配線基板を有する電子機器に関し、
特に、ＣＯＢ（Chip On Board）型半導体装置が搭載さ
れた配線基板を有する電子機器に適用して有効な技術に
関するものである。
体装置が搭載された配線基板を有する電子機器に関し、
特に、ＣＯＢ（Chip On Board）型半導体装置が搭載さ
れた配線基板を有する電子機器に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】電子機器の配線基板に搭載されるＣＯＢ
型半導体装置は、抵抗器、コンデンサ等の各種素子を搭
載した一枚の配線基板に複数個の半導体チップを直接貼
り付け、それぞれの半導体チップをワイヤボンディング
でその配線基板の配線と接続し、樹脂で封止したもので
ある。
型半導体装置は、抵抗器、コンデンサ等の各種素子を搭
載した一枚の配線基板に複数個の半導体チップを直接貼
り付け、それぞれの半導体チップをワイヤボンディング
でその配線基板の配線と接続し、樹脂で封止したもので
ある。
【０００３】また、ワイヤボンディングを用いず、バン
プを使用して半導体チップを配線基板の配線に接続する
ワイヤレスボンディングしたものもある。
プを使用して半導体チップを配線基板の配線に接続する
ワイヤレスボンディングしたものもある。
【０００４】このＣＯＢ型半導体装置を用いることによ
り、パッケ−ジングした半導体装置をプリント配線基板
に取り付けて製造する電子機器より製造工程数を少なく
することができ、安価な電子機器が作れる。
り、パッケ−ジングした半導体装置をプリント配線基板
に取り付けて製造する電子機器より製造工程数を少なく
することができ、安価な電子機器が作れる。
【０００５】主に、安価を必要とする電子機器には、こ
のＣＯＢ型半導体装置が使われていた。
のＣＯＢ型半導体装置が使われていた。
【０００６】
【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。
技術を検討した結果、以下の問題点を見いだした。
【０００７】従来のＣＯＢ型の半導体装置が搭載された
配線基板を有する電子器機では、単数または複数個の半
導体チップを直接プリント配線基板に貼り付けて樹脂封
止することから、そのプリント配線基板と半導体装置が
一体構造になる。
配線基板を有する電子器機では、単数または複数個の半
導体チップを直接プリント配線基板に貼り付けて樹脂封
止することから、そのプリント配線基板と半導体装置が
一体構造になる。
【０００８】このため、複数個のメモリ用の半導体装置
を有する電子機器、例えば、ＳＩＭＭ（Single In-Line
Memory Module)基板において、ＣＯＢ型半導体装置を
搭載すると、その基板のＣＯＢ型半導体装置の内１個で
も不良が発生した場合、その不良ＣＯＢ型半導体装置を
基板から取り外して交換するといった救済処置ができな
いため、抵抗器、コンデンサ等の各種素子及び不良でな
い他の半導体装置共々プリント配線基板全部が不良とし
て処理されるという問題点があった。
を有する電子機器、例えば、ＳＩＭＭ（Single In-Line
Memory Module)基板において、ＣＯＢ型半導体装置を
搭載すると、その基板のＣＯＢ型半導体装置の内１個で
も不良が発生した場合、その不良ＣＯＢ型半導体装置を
基板から取り外して交換するといった救済処置ができな
いため、抵抗器、コンデンサ等の各種素子及び不良でな
い他の半導体装置共々プリント配線基板全部が不良とし
て処理されるという問題点があった。
【０００９】これにより、ＣＯＢ型半導体装置を多数搭
載すればするほど、不良率が高くなって歩留まりが悪く
なることから、複数個の半導体装置を一枚の配線基板に
必要とするメモリモジュール等の電子機器には、あまり
用いられなかった。
載すればするほど、不良率が高くなって歩留まりが悪く
なることから、複数個の半導体装置を一枚の配線基板に
必要とするメモリモジュール等の電子機器には、あまり
用いられなかった。
【００１０】また、ＣＯＢ型半導体装置上にパッケ−ジ
ングされた別のメモリやプロセッサ等の半導体装置を積
層搭載することにより、小スペースでメモリの容量また
は、処理能力を増加することができることから、高密度
実装化が可能になることを見いだした。
ングされた別のメモリやプロセッサ等の半導体装置を積
層搭載することにより、小スペースでメモリの容量また
は、処理能力を増加することができることから、高密度
実装化が可能になることを見いだした。
【００１１】本発明の目的は、配線基板に接続された不
良ＣＯＢ型半導体装置を代替救済することが可能な技術
を提供することにある。
良ＣＯＢ型半導体装置を代替救済することが可能な技術
を提供することにある。
【００１２】本発明の他の目的は、電子機器の高密度実
装化が可能な技術を提供することにある。
装化が可能な技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１５】単数個または複数個のＣＯＢ型の半導体装
置が搭載された配線基板を備える電子機器に、前記配線
基板は、前記ＣＯＢ型半導体装置と電気的に接続する配
線上の所定位置にパッケージングされた第二の半導体装
置搭載用の予備電極パッドを備える。
置が搭載された配線基板を備える電子機器に、前記配線
基板は、前記ＣＯＢ型半導体装置と電気的に接続する配
線上の所定位置にパッケージングされた第二の半導体装
置搭載用の予備電極パッドを備える。
【００１６】また、単数個または複数個のＣＯＢ型半導
体装置が搭載された配線基板を備えた電子機器に、前記
配線基板は、ＣＯＢ型半導体装置と電気的に接続される
第一配線と、前記第二半導体装置と電気的に接続される
第二配線と、前記第二配線上の所定位置に前記第二半導
体装置搭載用の予備電極パッドとを備える。
体装置が搭載された配線基板を備えた電子機器に、前記
配線基板は、ＣＯＢ型半導体装置と電気的に接続される
第一配線と、前記第二半導体装置と電気的に接続される
第二配線と、前記第二配線上の所定位置に前記第二半導
体装置搭載用の予備電極パッドとを備える。
【００１７】
【作用】上述した手段によれば、単数個または複数個の
ＣＯＢ型の半導体装置が搭載された配線基板を備える電
子機器において、前記配線基板は、前記ＣＯＢ型半導体
装置と電気的に接続する配線上の所定位置にパッケージ
ングされた第二の半導体装置搭載用の予備電極パッドを
備えることにより、配線基板内の半導体装置に不良が生
じた場合、その不良半導体装置の替わりに、パッケ−ジ
ングされた正常動作をする半導体装置をその予備の電極
パッドと接続することで搭載することができるので、配
線基板に接続された不良ＣＯＢ型半導体装置を代替救済
することが可能となる。
ＣＯＢ型の半導体装置が搭載された配線基板を備える電
子機器において、前記配線基板は、前記ＣＯＢ型半導体
装置と電気的に接続する配線上の所定位置にパッケージ
ングされた第二の半導体装置搭載用の予備電極パッドを
備えることにより、配線基板内の半導体装置に不良が生
じた場合、その不良半導体装置の替わりに、パッケ−ジ
ングされた正常動作をする半導体装置をその予備の電極
パッドと接続することで搭載することができるので、配
線基板に接続された不良ＣＯＢ型半導体装置を代替救済
することが可能となる。
【００１８】また、単数個または複数個のＣＯＢ型半導
体装置が搭載された配線基板を備えた電子機器に、前記
配線基板は、ＣＯＢ型半導体装置と電気的に接続される
第一配線と、前記第二半導体装置と電気的に接続される
第二配線と、前記第二配線上の所定位置（第二半導体装
置のリードと接続可能となる位置）に前記第二半導体装
置搭載用の予備電極パッドとを備えることにより、小ス
ペースでＣＯＢ型半導体装置上にメモリまたは、プロセ
ッサ等の半導体装置を搭載することができるので、電子
機器の高密度実装化が可能となる。
体装置が搭載された配線基板を備えた電子機器に、前記
配線基板は、ＣＯＢ型半導体装置と電気的に接続される
第一配線と、前記第二半導体装置と電気的に接続される
第二配線と、前記第二配線上の所定位置（第二半導体装
置のリードと接続可能となる位置）に前記第二半導体装
置搭載用の予備電極パッドとを備えることにより、小ス
ペースでＣＯＢ型半導体装置上にメモリまたは、プロセ
ッサ等の半導体装置を搭載することができるので、電子
機器の高密度実装化が可能となる。
【００１９】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２１】
【実施例】本発明の一実施例の電子機器として、ＳＩＭ
Ｍ基板を取り挙げて以下に説明する。
Ｍ基板を取り挙げて以下に説明する。
【００２２】（実施例１）図１は、本発明の一実施例で
あるＳＩＭＭ基板を上から見た平面図である。
あるＳＩＭＭ基板を上から見た平面図である。
【００２３】図２は、図１に示した配線基板に搭載され
たＣＯＢ型半導体装置一個とその周辺配線を示した図で
あり、図２（ａ）は平面図を示し、図２（ｂ）は図２
（ａ）のＸ方向から見た側面図を示す。なお、配線基板
２の配線パターン、抵抗器等の各種素子は図示していな
い。
たＣＯＢ型半導体装置一個とその周辺配線を示した図で
あり、図２（ａ）は平面図を示し、図２（ｂ）は図２
（ａ）のＸ方向から見た側面図を示す。なお、配線基板
２の配線パターン、抵抗器等の各種素子は図示していな
い。
【００２４】図３は、樹脂封止する前のＣＯＢ半導体装
置とその周辺の配線３を示したものである。
置とその周辺の配線３を示したものである。
【００２５】図１〜図３において、１はＣＯＢ型半導体
装置、１ａは半導体チップ、２は配線基板、３は配線、
３ａは半導体チップと接続される電極パッド、４はラン
ド（予備の電極パッド）、１０はＳＩＭＭ基板をそれぞ
れ示す。
装置、１ａは半導体チップ、２は配線基板、３は配線、
３ａは半導体チップと接続される電極パッド、４はラン
ド（予備の電極パッド）、１０はＳＩＭＭ基板をそれぞ
れ示す。
【００２６】本実施例のＳＩＭＭ基板１０には、図１に
示すように、一枚の配線基板２に９個のＣＯＢ型半導体
装置１が搭載され、図２（ａ）、図２（ｂ）に示すよう
に、ＣＯＢ型半導体装置１の周辺の各配線３上には、パ
ッケ−ジングされた半導体装置搭載用ランド４（半田付
き）が設けられている。
示すように、一枚の配線基板２に９個のＣＯＢ型半導体
装置１が搭載され、図２（ａ）、図２（ｂ）に示すよう
に、ＣＯＢ型半導体装置１の周辺の各配線３上には、パ
ッケ−ジングされた半導体装置搭載用ランド４（半田付
き）が設けられている。
【００２７】このランド４は、後述するパッケ−ジング
された半導体装置のリードと接続可能になる位置に設け
られる。
された半導体装置のリードと接続可能になる位置に設け
られる。
【００２８】本実施例におけるＳＩＭＭ基板１０は、図
３に示すように、半導体チップ１ａ（メモリ用）を接着
剤等で固定した後、ワイヤーでボンディングし、半導体
チップ１ａの電極パットと配線基板ボンディングパット
３ａ間の電気的接続を行なう。その後、図２のように樹
脂等を封止を行ない図１に示す製品とする。
３に示すように、半導体チップ１ａ（メモリ用）を接着
剤等で固定した後、ワイヤーでボンディングし、半導体
チップ１ａの電極パットと配線基板ボンディングパット
３ａ間の電気的接続を行なう。その後、図２のように樹
脂等を封止を行ない図１に示す製品とする。
【００２９】次に、上述した本実施例のＳＩＭＭ基板１
０に搭載されたＣＯＢ型半導体装置１に不良が発生した
場合に、それを他の半導体装置（ＣＯＢ型半導体装置１
と同等の回路で設計された半導体装置）に代替し、救済
する方法について図４を用いて説明する。
０に搭載されたＣＯＢ型半導体装置１に不良が発生した
場合に、それを他の半導体装置（ＣＯＢ型半導体装置１
と同等の回路で設計された半導体装置）に代替し、救済
する方法について図４を用いて説明する。
【００３０】この代替救済方法は、まず、代替不良のＣ
ＯＢ型半導体装置１における配線基板ボンディングパッ
ト３ａとランド４間の配線を断つ工程を行う。
ＯＢ型半導体装置１における配線基板ボンディングパッ
ト３ａとランド４間の配線を断つ工程を行う。
【００３１】これは、例えば、図４（ａ）に示すよう
に、配線切断箇所７で刃物やレーザー等を使用してカッ
トする。
に、配線切断箇所７で刃物やレーザー等を使用してカッ
トする。
【００３２】なお、この工程では、ＣＯＢ型半導体装置
１内の半導体チップ１ａを動作できないようにするのが
目的であるため、半導体チップ１ａの動作を完全に停止
できれば他の方法でも良い。
１内の半導体チップ１ａを動作できないようにするのが
目的であるため、半導体チップ１ａの動作を完全に停止
できれば他の方法でも良い。
【００３３】その後、図４（ｂ）に示すように、不良の
ＣＯＢ型半導体装置１の上にパッケ−ジングされた他の
半導体装置２０を載せ、そののリードをランド４に半田
付けする工程を行う。
ＣＯＢ型半導体装置１の上にパッケ−ジングされた他の
半導体装置２０を載せ、そののリードをランド４に半田
付けする工程を行う。
【００３４】これによって、パッケ−ジングされた半導
体装置２０が不良のＣＯＢ型半導体装置１の代りに動作
することになり、ＳＩＭＭ基板の動作は、正常に行なわ
れるようになる。
体装置２０が不良のＣＯＢ型半導体装置１の代りに動作
することになり、ＳＩＭＭ基板の動作は、正常に行なわ
れるようになる。
【００３５】したがって、単数個または複数個のＣＯＢ
型の半導体装置が搭載された配線基板を備える電子機器
において、前記配線基板は、前記ＣＯＢ型半導体装置と
電気的に接続する配線上の所定位置にパッケージングさ
れた第二の半導体装置搭載用の予備電極パッドを備える
ことにより、配線基板内の半導体装置に不良が生じた場
合、その不良半導体装置の替わりに、パッケ−ジングさ
れた正常動作をする半導体装置をその予備の電極パッド
と接続することで搭載することができるので、配線基板
に接続された不良ＣＯＢ型半導体装置を代替救済するこ
とが可能となる。
型の半導体装置が搭載された配線基板を備える電子機器
において、前記配線基板は、前記ＣＯＢ型半導体装置と
電気的に接続する配線上の所定位置にパッケージングさ
れた第二の半導体装置搭載用の予備電極パッドを備える
ことにより、配線基板内の半導体装置に不良が生じた場
合、その不良半導体装置の替わりに、パッケ−ジングさ
れた正常動作をする半導体装置をその予備の電極パッド
と接続することで搭載することができるので、配線基板
に接続された不良ＣＯＢ型半導体装置を代替救済するこ
とが可能となる。
【００３６】（実施例２）次に、本実施例のＳＩＭＭ基
板１０において、ＣＯＢ型半導体装置１と同等の回路で
設計され、パッケ−ジングされた半導体装置をＣＯＢ型
半導体装置１上に積層実装する場合について説明する。
板１０において、ＣＯＢ型半導体装置１と同等の回路で
設計され、パッケ−ジングされた半導体装置をＣＯＢ型
半導体装置１上に積層実装する場合について説明する。
【００３７】図５は、ＣＯＢ型半導体装置１上にパッケ
−ジングされた半導体装置を積層実装したＳＩＭＭ基板
１０を説明するための図であり、図５（ａ）はＳＩＭＭ
基板１０に搭載されたＣＯＢ型半導体装置１一個とその
周辺配線を示した平面図を示し、図５（ｂ）は図２
（ａ）のＸ方向から見た側面図を示す。
−ジングされた半導体装置を積層実装したＳＩＭＭ基板
１０を説明するための図であり、図５（ａ）はＳＩＭＭ
基板１０に搭載されたＣＯＢ型半導体装置１一個とその
周辺配線を示した平面図を示し、図５（ｂ）は図２
（ａ）のＸ方向から見た側面図を示す。
【００３８】図６は、ＣＯＢ型半導体装置１及びパッケ
−ジングされた半導体装置（いわゆる樹脂封止型半導体
装置）に接続される信号配線を説明するための図であ
る。
−ジングされた半導体装置（いわゆる樹脂封止型半導体
装置）に接続される信号配線を説明するための図であ
る。
【００３９】図５、図６において、２０はパッケ−ジン
グされた半導体装置、Ａ〜Ｖは信号線を示す。
グされた半導体装置、Ａ〜Ｖは信号線を示す。
【００４０】本実施例のＳＩＭＭ基板１０は、図５
（ａ）、図５（ｂ）に示すように、ＣＯＢ型半導体装置
１を動作させたまま（接続を断たない）、その上にパッ
ケ−ジングされた半導体装置２０を搭載しており、か
つ、図６に示すように、後述する制御切替の信号線であ
るＲＡＳ（Row AAddress Strob)信号配線とＣＡＳ（Col
umnAddress Strob)信号配線をそれぞれ２系統もつ。
（ａ）、図５（ｂ）に示すように、ＣＯＢ型半導体装置
１を動作させたまま（接続を断たない）、その上にパッ
ケ−ジングされた半導体装置２０を搭載しており、か
つ、図６に示すように、後述する制御切替の信号線であ
るＲＡＳ（Row AAddress Strob)信号配線とＣＡＳ（Col
umnAddress Strob)信号配線をそれぞれ２系統もつ。
【００４１】ここで、ＣＯＢ型半導体装置１及びパッケ
−ジングされた半導体装置２０を日立のＤ−ＲＡＭ，Ｈ
Ｍ５１４１００Ｂを用いた場合を例に挙げると、図６に
示す本実施例のＣＯＢ型半導体装置１における信号配線
Ａ〜Ｖのうち、ＤはＣＯＢ型半導体装置１のＲＡＳ信号
配線であり、Ｅはパッケ−ジングされた半導体装置２０
のＲＡＳ信号配線であり、このＥはＣＯＢ型半導体装置
１とは電気的に接続されない。
−ジングされた半導体装置２０を日立のＤ−ＲＡＭ，Ｈ
Ｍ５１４１００Ｂを用いた場合を例に挙げると、図６に
示す本実施例のＣＯＢ型半導体装置１における信号配線
Ａ〜Ｖのうち、ＤはＣＯＢ型半導体装置１のＲＡＳ信号
配線であり、Ｅはパッケ−ジングされた半導体装置２０
のＲＡＳ信号配線であり、このＥはＣＯＢ型半導体装置
１とは電気的に接続されない。
【００４２】また、ＳはＣＯＢ型半導体装置１のＣＡＳ
信号配線であり、Ｒはパッケ−ジングされた半導体装置
２０のＣＡＳ信号配線であり、このＲもＣＯＢ型半導体
装置１とは電気的に接続されない。
信号配線であり、Ｒはパッケ−ジングされた半導体装置
２０のＣＡＳ信号配線であり、このＲもＣＯＢ型半導体
装置１とは電気的に接続されない。
【００４３】このため、ＣＯＢ型半導体装置１上にパッ
ケ−ジングされた半導体装置２０を積層実装するときに
は、上述したＤ，Ｓ信号配線に接続されたランド４に対
応するリード、及び対応するランド４がないリードにお
いては、空ボンディング（接続しない）にしておき、他
の両半導体装置の信号配線をボンディングしてを共用す
る。
ケ−ジングされた半導体装置２０を積層実装するときに
は、上述したＤ，Ｓ信号配線に接続されたランド４に対
応するリード、及び対応するランド４がないリードにお
いては、空ボンディング（接続しない）にしておき、他
の両半導体装置の信号配線をボンディングしてを共用す
る。
【００４４】これによって、動作させたい方の半導体装
置のＲＡＳ信号配線（Ｄ，Ｅ）、ＣＡＳ信号配線（Ｓ，
Ｒ）を選択して信号を入力することで、それぞれを別々
に動作させることができ、小スペースでメモリ容量を倍
増でき、ＳＩＭＭ基板の高密度実装化が可能になる。
置のＲＡＳ信号配線（Ｄ，Ｅ）、ＣＡＳ信号配線（Ｓ，
Ｒ）を選択して信号を入力することで、それぞれを別々
に動作させることができ、小スペースでメモリ容量を倍
増でき、ＳＩＭＭ基板の高密度実装化が可能になる。
【００４５】なお、本実施例ではＤ−ＲＡＭを例に挙げ
たが、Ｓ−ＲＡＭにおいてもＣＳ（Chip Select)信号線
を２系統設けることで同様にできる。
たが、Ｓ−ＲＡＭにおいてもＣＳ（Chip Select)信号線
を２系統設けることで同様にできる。
【００４６】また、電子機器に上下各半導体装置専用の
配線（第一配線、第二配線）を設けることにより、つな
がりのない別々の半導体装置（例えば、二つのプロセッ
サ）の搭載も可能になり、小スペースで処理能力を倍増
できるので、電子機器の高密度実装化が可能になる。
配線（第一配線、第二配線）を設けることにより、つな
がりのない別々の半導体装置（例えば、二つのプロセッ
サ）の搭載も可能になり、小スペースで処理能力を倍増
できるので、電子機器の高密度実装化が可能になる。
【００４７】さらに、上下に動作のつながりがある別々
の半導体装置（例えば、メモリとプロセッサ）も上述同
様に搭載することができ、同様に、電子機器の高密度実
装化が可能になり、よりコンパクトな電子機器が設計で
きる。
の半導体装置（例えば、メモリとプロセッサ）も上述同
様に搭載することができ、同様に、電子機器の高密度実
装化が可能になり、よりコンパクトな電子機器が設計で
きる。
【００４８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に示したＳＩＭＭ基板（メモリモジュール）に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に示したＳＩＭＭ基板（メモリモジュール）に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
【００４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５０】配線基板に接続された不良ＣＯＢ型半導体
装置を代替救済することが可能となる。
装置を代替救済することが可能となる。
【００５１】また、電子機器の高密度実装化が可能とな
る。
る。
【図１】本発明の一実施例であるＳＩＭＭ基板を上から
見た平面図である。
見た平面図である。
【図２】本実施例の図１に示した配線基板に搭載された
ＣＯＢ型半導体装置一個とその周辺配線を示した図であ
る。
ＣＯＢ型半導体装置一個とその周辺配線を示した図であ
る。
【図３】本実施例の樹脂封止する前のＣＯＢ半導体装置
とその周辺の配線３を示した図である。
とその周辺の配線３を示した図である。
【図４】本実施例における不良ＣＯＢ型半導体装置の代
替救済方法を説明するための図である。
替救済方法を説明するための図である。
【図５】本実施例のＣＯＢ型半導体装置上にパッケ−ジ
ングされた半導体装置を積層実装したＳＩＭＭ基板を説
明するための図である。
ングされた半導体装置を積層実装したＳＩＭＭ基板を説
明するための図である。
【図６】本実施例のＣＯＢ型半導体装置及びパッケ−ジ
ングされた半導体装置に接続される信号配線を説明する
ための図である。
ングされた半導体装置に接続される信号配線を説明する
ための図である。
１…ＣＯＢ型半導体装置、１ａ…半導体チップ、２…配
線基板、３…配線、３ａ…半導体チップと接続される電
極パッド、４…ランド（予備の電極パッド）、７…配線
切断箇所、１０…ＳＩＭＭ基板、２０…パッケ−ジング
された他の半導体装置、Ａ〜Ｖ…信号線。
線基板、３…配線、３ａ…半導体チップと接続される電
極パッド、４…ランド（予備の電極パッド）、７…配線
切断箇所、１０…ＳＩＭＭ基板、２０…パッケ−ジング
された他の半導体装置、Ａ〜Ｖ…信号線。
Claims (4)
- 【請求項１】 単数個または複数個のＣＯＢ型の半導体
装置が搭載された配線基板を備える電子機器において、 前記配線基板は、前記ＣＯＢ型半導体装置と電気的に接
続する配線上の所定位置に、第二の半導体装置搭載用の
予備電極パッドを備えたことを特徴とする電子機器。 - 【請求項２】 単数個または複数個のＣＯＢ型半導体装
置上に第二半導体装置を積層搭載した配線基板を備えた
電子機器であって、 前記配線基板は、ＣＯＢ型半導体装置と電気的に接続さ
れる第一配線と、 前記第二半導体装置と電気的に接続される第二配線と、 前記第二配線上の所定位置に前記第二半導体装置搭載用
の予備電極パッドとを備えることを特徴とする電子機
器。 - 【請求項３】 前記請求項２に記載の電子機器におい
て、 前記配線基板に同等の回路で設計されている前記両半導
体装置を搭載する場合は、前記配線基板は、前記両半導
体装置の２系統の制御切替配線と、 前記制御切替配線を除いた前記第一配線及び前記第二配
線を共用した共用配線とを備えることを特徴とする電子
機器。 - 【請求項４】 前記請求項１に記載の電子機器に搭載さ
れた不良ＣＯＢ型半導体装置の代替救済方法であって、 前記電子機器に搭載されたＣＯＢ型半導体装置に不良が
生じた場合に、前記不良ＣＯＢ型半導体装置に接続され
る配線基板の電極パッドと前記予備用電極パッド間の配
線を断ち、その不良半導体装置上に正常動作をする第二
半導体装置を積層搭載し、その第二半導体装置と前記予
備用の電極パッドとを接続することを特徴とする電子機
器に搭載された不良ＣＯＢ型半導体装置の代替救済方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217349A JPH0964274A (ja) | 1995-08-25 | 1995-08-25 | 電子機器及びそれに搭載された不良ｃｏｂ型半導体装置の代替救済方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217349A JPH0964274A (ja) | 1995-08-25 | 1995-08-25 | 電子機器及びそれに搭載された不良ｃｏｂ型半導体装置の代替救済方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964274A true JPH0964274A (ja) | 1997-03-07 |
Family
ID=16702787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7217349A Pending JPH0964274A (ja) | 1995-08-25 | 1995-08-25 | 電子機器及びそれに搭載された不良ｃｏｂ型半導体装置の代替救済方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798679B2 (en) | 2002-05-21 | 2004-09-28 | Renesas Technology Corp. | Semiconductor memory module |
| WO2010018779A1 (ja) * | 2008-08-12 | 2010-02-18 | 学校法人 慶應義塾 | 半導体装置及びその製造方法 |
-
1995
- 1995-08-25 JP JP7217349A patent/JPH0964274A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798679B2 (en) | 2002-05-21 | 2004-09-28 | Renesas Technology Corp. | Semiconductor memory module |
| WO2010018779A1 (ja) * | 2008-08-12 | 2010-02-18 | 学校法人 慶應義塾 | 半導体装置及びその製造方法 |
| JP2010045166A (ja) * | 2008-08-12 | 2010-02-25 | Keio Gijuku | 半導体装置及びその製造方法 |
| US8564093B2 (en) | 2008-08-12 | 2013-10-22 | Keio University | Semiconductor device and manufacturing method therefor |
| KR101538664B1 (ko) * | 2008-08-12 | 2015-07-22 | 각고호우징 게이오기주크 | 반도체 장치 및 그 제조 방법 |
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