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KR20090021605A - 반도체 메모리 패키지 - Google Patents

반도체 메모리 패키지 Download PDF

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KR20090021605A
KR20090021605A KR1020070086244A KR20070086244A KR20090021605A KR 20090021605 A KR20090021605 A KR 20090021605A KR 1020070086244 A KR1020070086244 A KR 1020070086244A KR 20070086244 A KR20070086244 A KR 20070086244A KR 20090021605 A KR20090021605 A KR 20090021605A
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KR
South Korea
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semiconductor memory
substrate
metal
decoupling capacitor
memory package
Prior art date
Application number
KR1020070086244A
Other languages
English (en)
Inventor
배석
정율교
임성택
정형미
신이나
손승현
문진석
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Priority to US12/230,243 priority patent/US20090057860A1/en
Priority to JP2008218561A priority patent/JP2009055040A/ja
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Abstract

고주파 노이즈를 감소시키는 박막 디커플링 커패시터를 내장하는 반도체 메모리 패키지가 개시된다. 반도체 메모리 패키지는 기판; 상기 기판의 일면에 실장되는 메모리칩; 및 상기 기판의 일면 중 상기 메모리칩이 실장된 영역에 인접한 주변에 형성된 디커플링 커패시터를 포함한다. 박막 형태의 디커플링 커패시터를 사용하여 전극 구조 상으로 기생 인덕턴스를 최소화한다.
Figure P1020070086244
반도체, 메모리 패키지, 디커플링 커패시터, 내장

Description

반도체 메모리 패키지{Semiconductor memory package}
본 발명은 반도체 메모리 패키지에 관한 것으로, 보다 상세하게는 고주파 노이즈를 감소시키는 박막 디커플링 커패시터를 내장하는 반도체 메모리 패키지에 관한 것이다.
데스크탑 컴퓨터 및 노트북 컴퓨터를 비롯하여 디지털카메라, 캠코더, MP3플레이어, PMP(portable multimedia player), 휴대폰, 네비게이터 등의 휴대형 전자기기에는 메모리 카드가 장착되어 사용되고 있다. 이러한 메모리 카드는 고화질, 고음질 데이터의 증가로 인해 용량 및 읽기/쓰기(read/write) 속도가 급속히 증가되는데 비해 사이즈는 소형화되는 추세에 있다. 이에 따라 반도체 메모리의 회로배선 폭이 수십 nm 이하로 급속히 감소하게 되었으며, 동작속도는 수백 MHz 이상을 상회하게 되었다. 회로가 미세해지는 경우 회로 단면적이 감소하게 되어 동일한 전압/전류 비에서 저항이 증가하게 되므로, 전압을 낮추어 저항을 떨어뜨리는 방법이 모색되고 있다.
또한 휴대형 전자기기의 특성상 배터리 용량은 한정되어 있으므로, 근본적으로 에너지 소모가 작은 회로를 채용하며, 회로의 효율을 높여 에너지 소모를 최소화시키는 것이 중요하다. 하지만 휴대형 전자기기가 복잡 다기능화 되어감에 따라 사용전력의 총합은 오히려 서서히 증가하는 추세이다.
미세회로 진행과 함께 동작전압이 감소하게 됨에 따라 동작전압의 마진도 함께 감소하게 되어 노이즈가 중요한 변수로 부각되고 있다. 여기서, 저전력 회로와 고속 회로가 사용되면서 최대전류가 증가하여 회로상의 전류변동비가 증가하게 되어 노이즈의 주요 원인이 되고 있다.
Figure 112007062294969-PAT00001
상기 수학식 1은 시간(t)에 따른 전류(i) 변화에 인덕턴스(L)를 곱한 값이 전압변동(ΔV)의 원인이 됨을 의미하고 있다.
동일한 전력에서는 전압을 낮추면 전류가 증가하게 된다. 이것은 수학식 1의 우변의 좌항 iR의 증가를 의미한다. 게다가 회로가 고속으로 동작하면서 논리소자가 풀가동하여 순간적으로 파워를 최대로 소모하게 되는 시점이 발생하게 된다. 이때는 di/dt 가 커지게 되는데, 회로배선의 길이가 긴 경우 발생하는 기생 인덕턴스 성분이 노이즈를 증폭시키는 효과가 발생하게 된다. 이로 인해 모든 논리소자에 파워가 충분히 공급되지 못하여 회로가 오작동하게 될 수도 있다.
따라서, 반도체 메모리의 전원전압단과 그라운드전압단 사이에 디커플링 커 패시터를 형성하였다. IC회로에 근접한 곳에 디커플링 커패시터를 위치시켜 노이즈를 감소시키고, 순간적으로 모자라는 파워를 사용처와 최대한 가까운 곳에서 공급해주는 초소형 배터리의 역할을 수행하게 한다.
반도체 메모리 패키지에서 가장 많이 사용되고 있는 디커플링 커패시터는 MLCC(multilayer ceramic capacitor) 형태이다. 이러한 MLCC는 전극 적층구조의 특성상 기생인덕턴스가 크므로 노이즈 제거에 있어서 효과가 작은 단점이 있다. 여기에 공진주파수 또한 낮으므로 수백 MHz이상에서 디커플링 커패시터로서의 역할을 기대하기 힘든 부분이 있다. 그리고, MLCC는 디스크리트(discrete) 형태의 디바이스이므로 용량값이 불연속적이므로 선택의 폭이 작다고 할 수 있다.
따라서, 본 발명은 박막 형태의 디커플링 커패시터를 사용하여 전극 구조 상으로 기생 인덕턴스를 최소화한 반도체 메모리 패키지를 제공한다.
또한, 본 발명은 고주파 노이즈 제거 특성이 탁월하여 사용가능 대역이 넓은 반도체 메모리 패키지를 제공한다.
또한, 본 발명은 두께를 얇게 구현할 수 있어 박막 형태의 디커플링 커패시터를 내장시키고, 제조 공정 중 또는 제품 취급 중에 수동소자가 외력에 의해 이탈될 위험을 제거한 반도체 메모리 패키지를 제공한다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이 다.
본 발명의 일 측면에 따르면, 기판; 상기 기판의 일면에 실장되는 메모리칩; 및 상기 기판의 일면 중 상기 메모리칩이 실장된 영역에 인접한 주변에 형성된 디커플링 커패시터를 포함하는 반도체 메모리 패키지가 제공된다.
여기서, 상기 메모리칩은 상기 기판 상에 형성된 윈도우를 통해 상기 기판의 타면에 형성된 기판 배선과 와이어본딩 방식으로 연결될 수 있다.
또한, 상기 디커플링 커패시터는 박막 형태일 수 있다.
그리고 상기 디커플링 커패시터는 단층 구조일 수 있다. 상기 디커플링 커패시터는 제1 금속전극막과 제2 금속전극막 사이에 유전박막을 포함할 수 있다. 상기 제1 금속전극막 및 상기 제2 금속전극막 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어질 수 있다.
또는 상기 디커플링 커패시터는 다층 구조일 수 있다. 상기 디커플링 커패시터는 하부 전극과 상부 전극 사이에 둘 이상의 유전박막을 포함하며, 상기 유전박막 사이에 중간 전극이 배치될 수 있다. 상기 상부 전극, 상기 하부 전극 및 상기 중간 전극 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금 속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어질 수 있다.
여기서, 상기 유전박막은 BiZnNb계 비정질 금속산화물으로 이루어질 수 있다.
본 발명의 다른 측면에 따르면, 기판; 상기 기판의 일면 중 윈도우 주변에 형성되는 디커플링 커패시터; 및 상기 디커플링 커패시터 상에 실장되는 메모리칩을 포함하는 반도체 메모리 패키지가 제공된다.
여기서, 상기 메모리칩은 상기 기판 상에 형성된 윈도우를 통해 상기 기판의 타면에 형성된 기판 배선과 와이어본딩 방식으로 연결될 수 있다.
또한, 상기 디커플링 커패시터는 박막 형태일 수 있다.
그리고 상기 디커플링 커패시터는 단층 구조일 수 있다. 상기 디커플링 커패시터는 제1 금속전극막과 제2 금속전극막 사이에 유전박막을 포함할 수 있다. 상기 제1 금속전극막 및 상기 제2 금속전극막 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어질 수 있다.
또는 상기 디커플링 커패시터는 다층 구조일 수 있다. 상기 디커플링 커패시터는 하부 전극과 상부 전극 사이에 둘 이상의 유전박막을 포함하며, 상기 유전박막 사이에 중간 전극이 배치될 수 있다. 상기 상부 전극, 상기 하부 전극 및 상기 중간 전극 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어질 수 있다.
여기서, 상기 유전박막은 BiZnNb계 비정질 금속산화물으로 이루어질 수 있다.
본 발명에 따른 반도체 메모리 패키지는 박막 형태의 디커플링 커패시터를 사용하여 전극 구조 상으로 기생 인덕턴스를 최소화한다.
또한, 고주파 노이즈 제거 특성이 탁월하여 사용가능 대역이 넓고, 두께를 얇게 구현할 수 있어 박막 형태의 디커플링 커패시터를 내장시키고, 제조 공정 중 또는 제품 취급 중에 수동소자가 외력에 의해 이탈될 위험을 제거하고 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생 략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
메모리의 동작속도가 빨라지고 고용량화가 진행되면서 DDR2(double data rate; SDR 보다 속도 두배 상, 동작전압 2.5V로 낮아서 발열 낮음, SDR은 3.3V) 방식이 채용되고 있다. DDR2 메모리 카드에는 메모리칩의 회로 및 BGA가 미세하여 인쇄회로기판 메모리 카드에 직접 실장하기 어려우므로 메모리칩을 BOC(board on package)로 패키징한 후 이것을 인쇄회로기판 메모리 카드에 실장하는 방식이 고안되었다.
BOC는 기판의 안쪽 중앙에 윈도우를 가공하여 오픈된 형태이며 그곳을 통해 와이어본딩 방식으로 메모리칩의 패드에서 기판 배선에 연결되는 형태이다. BOC는 DDR2 방식이 채용됨과 함께 기존의 TSOP(thin small outline package)를 대체하며, 제품의 경박 단소화를 가능하게 하고 전기적, 열적 특성이 우수하다. 이하에서는 반도체 메모리 패키지 중 BOC를 중심으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 단층 구조의 디커플링 커패시터를 내장한 반도체 메모리 패키지의 단면도이다. 여기서, 반도체 메모리 패키지(100)에는 단층 구조 디커플링 커패시터(130a, 130b)가 형성되어 있다.
반도체 메모리 패키지(100)는 기판(110)을 포함하며, 기판(110)의 일면에 메모리칩(140)이 실장되고, 타면에 기판 배선(160), 솔더볼(170)이 형성되고 솔더 레지스트(120)가 형성된다.
메모리칩(140)은 기판(110)의 일면 상에 실장된다. 메모리칩(140)과 기판(110)의 일면 사이에는 접착층(142)이 형성되어 있어 메모리칩(140)이 기판(110)으로부터 이탈되는 것을 방지한다.
메모리칩(140)이 실장된 영역의 중앙에는 윈도우(116)가 형성되어 있으며, 윈도우(116)를 통해 메모리칩(140)은 와이어(145)를 이용한 와이어본딩 방식으로 패드에서 기판(110)의 타면에 형성된 기판 배선(160)에 연결된다. 에폭시(150)를 이용하여 윈도우(116)를 충전하고 와이어(145)를 보호한다.
기판(110)의 타면에는 솔더볼(170)이 형성되어 있어 반도체 메모리 패키지(100)가 BGA 방식으로 인쇄회로기판 메모리 카드에 실장될 수 있도록 한다. 그리고 솔더볼(170)을 통해 반도체 메모리 패키지(100)는 인쇄회로기판 메모리 카드와 전기 신호를 주고 받게 된다.
그리고 기판(110)에는 PTH(plated through hole)(112) 및/또는 BVH(blind via hole)(114)이 형성되어 있어, 기판(110)의 일면과 타면을 전기적으로 연결한다. 솔더볼(170)을 통해 외부의 인쇄회로기판 메모리 카드로부터 전달받은 전기 신호를 기판(110)의 일면으로 전달한다.
단층 구조 디커플링 커패시터(130a, 130b)는 기판(110)의 일면 중 메모리칩(140)에 인접한 영역에 형성된다. 이하 참조번호 130a의 단층 구조 디커플링 커패시터를 중심으로 설명하기로 한다.
단층 구조 디커플링 커패시터(130a)는 제1 금속전극막(131), 유전박막(132) 및 제2 금속전극막(133)을 포함한다. 기판(110)의 일면 중 메모리칩(140)이 실장된 영역 주변에 제1 금속전극막(131)을 형성한다. 제1 금속전극막(131)은 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 등으로 이루어질 수 있다. 제1 금속전극막(131)은 스퍼터링, 증착법 또는 무전해도금공정 등을 통해 형성될 수 있다. 제1 금속전극막(131)은 10 ~ 20㎛의 두께를 가질 수 있다.
유전박막(132)은 제1 금속전극막(131) 상에 형성된다. 유전박막(132)은 상유전체(paraelectric material) 또는 강유전체(ferroelectric material)로 이루어진다. 바람직하게는 고주파 특성이 우수한 상유전체인 BiZnNb계 비정질 금속산화물으로 이루어진다. 비정질인 BiZnNb계 금속산화물은 적어도 15의 유전율을 가지며, 바 람직하게는 30이상의 유전율을 가질 수 있다. 바람직하게, 본 발명에서 채용되는 유전박막(132)은 BixZnyNbzO7으로 표현되는 금속산화물이다. 유전박막(132)은 박막 커패시터로서 적용되기 위해서, 바람직하게는 50㎚∼1㎛, 보다 바람직하게는 200∼500㎚의 두께를 가질 수 있다.
제2 금속전극막(133)은 유전박막(132) 상에 형성된다. 제2 금속전극막(133)은 제1 금속전극막(131)과 유사한 물질과 공정으로 형성될 수 있다. 제2 금속전극막(133)은 유전박막(132) 상부에만 형성되며, 메모리칩(140) 상부에는 형성되지 않는다.
제2 금속전극막(133)은 컨택 비아(190)를 통해 기판 배선과 전기적으로 연결된다.
메모리칩(140)은 패드 및 와이어(145)를 통해 기판 배선(160)과 연결되고, 기판(110) 상에 형성된 기판 배선(160), PTH(112), BVH(114)를 통해 디커플링 커패시터(130a, 130b)와 전기적으로 연결된다.
메모리칩(140)에서 논리소자가 가동할 때 대전류가 요구되는 경우 순간적인 전류값 증가로 인해 전압강하가 일어가는 경우 논리소자가 100% 가동되지 못하는 경우가 발생함을 방지하기 위해 메모리칩(140)에 인접한 디커플링 커패시터(130a, 130b)를 이용하여 부족한 전류 공급을 도와준다. 그리고 메모리칩(140)에 공급되는 전원은 DC인데, 주변 회로의 고주파 신호 발생원으로부터의 노이즈를 제거한다.
기판(110)의 일면 상에 실장된 메모리 칩(140) 및 디커플링 커패시터(130a, 130b) 상에 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)(180)를 덮음으로써 반도체 메모리 패키지(100)를 완성한다. 에폭시 몰딩 컴파운드(180)는 에폭시 수지(epoxy resin) 및 몇종의 재료가 혼합된 열경화성 수지 봉지재로서, 외부의 열이나 수분, 충격 등으로부터 메모리칩(140)을 보호하기 위해 사용된다. 그리고 에폭시 몰딩 컴파운드(180)는 열전도성이 좋은 몰딩 소재가 바람직하다.
이상에서는 단층 구조의 디커플링 커패시터에 대해 설명하였다. 하지만, 단층 구조의 디커플링 커패시터로 정전용량이 부족한 경우에 2개 이상의 MIN(metal-insulator-metal) 구조를 적층함으로써 정전용량을 정수배에 가깝게 증가시키는 것이 가능하다. 이에 대해 도 2를 참조하여 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 다층 구조의 디커플링 커패시터가 내장된 반도체 메모리 패키지의 단면도이다. 도 2를 참조하여 설명함에 있어서, 도 1과 동일한 참조번호가 부여된 구성 요소는 도 1의 구성 요소와 동일하거나 대응하며 이에 대한 중복되는 설명은 생략하기로 한다.
반도체 메모리 패키지(200)에는 기판(110)의 일면 중 메모리칩(140)이 실장된 영역에 인접한 영역에 다층 구조 디커플링 커패시터(230a, 230b)가 형성되어 있다. 이하 참조번호 230a의 다층 구조 디커플링 커패시터를 중심으로 설명하기로 한다. 2층 구조의 디커플링 커패시터를 중심으로 설명하지만, 3층 이상의 디커플링 커패시터에 대해서도 동일한 내용이 적용가능함을 당업자는 이해해야 할 것이다.
다층 구조 디커플링 커패시터(230a)는 제1 금속전극막(231), 제1 유전박막(232), 제2 금속전극막(233), 제2 유전박막(234) 및 제3 금속전극막(235)을 포함 한다. 여기서, 제1 금속전극막(231)이 하부 전극, 제3 금속전극막(235)이 상부 전극에 해당하고, 하부 전극과 상부 전극 사이의 둘 이상의 유전박막들 사이마다 중간 전극이 위치한다.
기판(110)의 일면 중 메모리칩(140)이 실장된 영역 주변에 하부 전극 즉, 제1 금속전극막(231)을 형성한다. 제1 금속전극막(231)은 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 등으로 이루어질 수 있다. 제1 금속전극막(231)은 스퍼터링, 증착법 또는 무전해도금공정 등을 통해 형성될 수 있다. 제1 금속전극막(231)은 10 ~ 20㎛의 두께를 가질 수 있다.
제1 유전박막(232)은 제1 금속전극막(231) 상에 형성된다. 제1 유전박막(232)은 상유전체 또는 강유전체로 이루어진다. 바람직하게는 고주파 특성이 우수한 상유전체인 BiZnNb계 비정질 금속산화물으로 이루어진다. 비정질인 BiZnNb계 금속산화물은 적어도 15의 유전율을 가지며, 바람직하게는 30이상의 유전율을 가질 수 있다. 바람직하게, 본 발명에서 채용되는 제1 유전박막(232)은 BixZnyNbzO7으로 표현되는 금속산화물이다. 제1 유전박막(232)은 박막 커패시터로서 적용되기 위해서, 바람직하게는 50㎚∼1㎛, 보다 바람직하게는 200∼500㎚의 두께를 가질 수 있다.
제2 금속전극막(233)은 제1 유전박막(232) 상에 형성된다. 제2 금속전극 막(233)은 제1 금속전극막(231)과 유사한 물질과 공정으로 형성될 수 있다.
제2 유전박막(234)은 제2 금속전극막(233) 상에 형성된다. 제2 유전박막(234)은 제1 유전박막(232)과 유사한 물질과 공정으로 형성될 수 있다.
상부전극 즉, 제3 금속전극막(235)은 제2 유전박막(234) 상에 형성된다. 제3 금속전극막(235)은 제1 금속전극막(231) 및/또는 제2 금속전극막(233)과 유사한 물질과 공정으로형성될 수 있다. 제3 금속전극막(235)은 제2 유전박막(234) 상부에만 형성되며, 메모리칩(140) 상부에는 형성되지 않는다.
제3 금속전극막(235)은 컨택 비아(190)를 통해 기판 배선과 전기적으로 연결된다.
메모리칩(140)은 패드 및 와이어(145)를 통해 기판 배선(160)과 연결되고, 기판(110) 상에 형성된 기판 배선(160), PTH(112), BVH(114)를 통해 디커플링 커패시터(230a, 230b)와 전기적으로 연결된다.
다층 구조의 디커플링 커패시터(230a, 230b)를 이용함으로써 충분한 정전용량을 확보하는 것이 가능하다.
도 3은 본 발명의 또 다른 실시예에 따른 디커플링 커패시터를 내장한 반도체 메모리 패키지의 단면도이다. 도 3을 참조하여 설명함에 있어서, 도 1과 동일한 참조번호가 부여된 구성 요소는 도 1의 구성 요소와 동일하거나 대응하며 이에 대한 중복되는 설명은 생략하기로 한다.
기판(110)의 일면에 디커플링 커패시터(330a, 330b)가 형성된다. 그리고 메모리칩(140)은 디커플링 커패시터(330a, 330b) 상에 실장되고, 접착층(142)을 통해 이탈을 방지한다. 디커플링 커패시터(330a, 330b)는 추후 메모리칩(140)이 실장되고 기판(110)의 타면에 형성된 기판 배선(160)과 와이어본딩 방식으로 연결되도록 형성된 윈도우(116) 주변에 형성된다.
이하 참조번호 330a의 디커플링 커패시터를 중심으로 설명하기로 한다. 디커플링 커패시터(330a)는 제1 금속전극막(331), 유전박막(332) 및 제2 금속전극막(333)을 포함한다.
기판(110)의 일면 중 윈도우(116) 주변에 제1 금속전극막(331)을 형성한다. 제1 금속전극막(331)은 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 등으로 이루어질 수 있다. 제1 금속전극막(331)은 스퍼터링, 증착법 또는 무전해도금공정 등을 통해 형성될 수 있다. 제1 금속전극막(331)은 10 ~ 20㎛의 두께를 가질 수 있다.
유전박막(332)은 제1 금속전극막(331) 상에 형성된다. 유전박막(332)은 상유전체 또는 강유전체로 이루어진다. 바람직하게는 고주파 특성이 우수한 상유전체인 BiZnNb계 비정질 금속산화물으로 이루어진다. 비정질인 BiZnNb계 금속산화물은 적어도 15의 유전율을 가지며, 바람직하게는 30이상의 유전율을 가질 수 있다. 바람직하게, 본 발명에서 채용되는 유전박막(332)은 BixZnyNbzO7으로 표현되는 금속산화물이다. 유전박막(332)은 박막 커패시터로서 적용되기 위해서, 바람직하게는 50㎚∼1㎛, 보다 바람직하게는 200∼500㎚의 두께를 가질 수 있다.
제2 금속전극막(333)은 유전박막(332) 상에 형성된다. 제2 금속전극막(333)은 제1 금속전극막(331)과 유사한 물질과 공정으로 형성될 수 있다. 제2 금속전극막(333)은 컨택 비아(190)를 통해 기판 배선과 전기적으로 연결된다.
메모리칩(140)은 윈도우(116)를 관통하는 와이어(145)를 통해 기판 배선(160)과 연결되고, 기판(110) 상에 형성된 기판 배선(160), PTH(112), BVH(114)를 통해 디커플링 커패시터(330a, 330b)와 전기적으로 연결된다.
도 1 및 2에 도시된 디커플링 커패시터와는 다르게 디커플링 커패시터(330a, 330b)는 메모리칩(140)의 접착층(142) 하부에도 형성되어 있다. 메모리칩(140)의 접착층(142)에 해당하는 면적을 커패시터의 면적으로 활용할 수 있으므로, 정전용량에 대한 설계 자유도가 커지게 된다. 또한, 디커플링 커패시터(330a, 330b)는 도 3에 단층 구조만이 도시되어 있으나, 다층 구조에 대해서도 적용가능하다.
그리고 도 1 및 도 2에 도시된 반도체 메모리 패키지(100, 200)는 기판(110)의 일면에 메모리칩(140)이 실장된 이후에 디커플링 커패시터(130a, 130b, 230a, 230b)를 형성한다. 이에 비해, 도 3에 도시된 반도체 메모리 패키지(300)는 디커플링 커패시터(330a, 330b)를 형성한 후에 메모리칩(140)이 실장된다.
도 3에 도시된 반도체 메모리 패키지(300)의 경우 기판(110)과 메모리칩(140) 사이에 디커플링 커패시터(330a, 330b)가 위치함으로 인해 반도체 메모리 패키지(300)의 두께가 증가한다. 하지만, 디커플링 커패시터(330a, 330b)의 두께가 단층 구조일 경우 대략 40㎛ 이하로 반도체 메모리 패키지(300) 전체의 크기에 비해 매우 작은 값이므로 두께에 미치는 영향은 거의 없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 단층 구조의 디커플링 커패시터를 내장한 반도체 메모리 패키지의 단면도.
도 2는 본 발명의 다른 실시예에 따른 다층 구조의 디커플링 커패시터가 내장된 반도체 메모리 패키지의 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 디커플링 커패시터를 내장한 반도체 메모리 패키지의 단면도.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300: 반도체 메모리 패키지
110: 기판
140: 메모리칩
116: 윈도우
130a, 130b, 230a, 230b, 330a, 330b: 디커플링 커패시터

Claims (20)

  1. 기판;
    상기 기판의 일면에 실장되는 메모리칩; 및
    상기 기판의 일면 중 상기 메모리칩이 실장된 영역에 인접한 주변에 형성된 디커플링 커패시터를 포함하는 반도체 메모리 패키지.
  2. 제1항에 있어서,
    상기 메모리칩은 상기 기판 상에 형성된 윈도우를 통해 상기 기판의 타면에 형성된 기판 배선과 와이어본딩 방식으로 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
  3. 제1항에 있어서,
    상기 디커플링 커패시터는 박막 형태인 것을 특징으로 하는 반도체 메모리 패키지.
  4. 제1항에 있어서,
    상기 디커플링 커패시터는 단층 구조인 것을 특징으로 하는 반도체 메모리 패키지.
  5. 제4항에 있어서,
    상기 디커플링 커패시터는 제1 금속전극막과 제2 금속전극막 사이에 유전박막을 포함하는 것을 특징으로 하는 반도체 메모리 패키지.
  6. 제5항에 있어서,
    상기 제1 금속전극막 및 상기 제2 금속전극막 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 패키지.
  7. 제1항에 있어서,
    상기 디커플링 커패시터는 다층 구조인 것을 특징으로 하는 반도체 메모리 패키지.
  8. 제7항에 있어서,
    상기 디커플링 커패시터는 하부 전극과 상부 전극 사이에 둘 이상의 유전박막을 포함하며, 상기 유전박막 사이에 중간 전극이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
  9. 제8항에 있어서,
    상기 상부 전극, 상기 하부 전극 및 상기 중간 전극 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 패키지.
  10. 제5항 또는 제8항에 있어서,
    상기 유전박막은 BiZnNb계 비정질 금속산화물으로 이루어지는 것을 특징으로 하는 반도체 메모리 패키지.
  11. 기판;
    상기 기판의 일면 중 윈도우 주변에 형성되는 디커플링 커패시터; 및
    상기 디커플링 커패시터 상에 실장되는 메모리칩을 포함하는 반도체 메모리 패키지.
  12. 제11항에 있어서,
    상기 메모리칩은 상기 윈도우를 통해 상기 기판의 타면에 형성된 기판 배선과 와이어본딩 방식으로 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
  13. 제11항에 있어서,
    상기 디커플링 커패시터는 박막 형태인 것을 특징으로 하는 반도체 메모리 패키지.
  14. 제11항에 있어서,
    상기 디커플링 커패시터는 단층 구조인 것을 특징으로 하는 반도체 메모리 패키지.
  15. 제14항에 있어서,
    상기 디커플링 커패시터는 제1 금속전극막과 제2 금속전극막 사이에 유전박막을 포함하는 것을 특징으로 하는 반도체 메모리 패키지.
  16. 제15항에 있어서,
    상기 제1 금속전극막 및 상기 제2 금속전극막 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 패키지.
  17. 제11항에 있어서,
    상기 디커플링 커패시터는 다층 구조인 것을 특징으로 하는 반도체 메모리 패키지.
  18. 제17항에 있어서,
    상기 디커플링 커패시터는 하부 전극과 상부 전극 사이에 둘 이상의 유전박 막을 포함하며, 상기 유전박막 사이에 중간 전극이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
  19. 제18항에 있어서,
    상기 상부 전극, 상기 하부 전극 및 상기 중간 전극 중 적어도 하나는 Cu, Al, Ni, Ag, Au, Pt, Sn, Pb, Ti, Cr, Pd, In, Zn 및 C로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속합금, 전도성 금속산화물, 전도성 고분자 재료, 전도성 복합재료 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 패키지.
  20. 제15항 또는 제17항에 있어서,
    상기 유전박막은 BiZnNb계 비정질 금속산화물으로 이루어지는 것을 특징으로 하는 반도체 메모리 패키지.
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