JP3074906B2 - 半導体回路 - Google Patents
半導体回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関し、特に
ＣＭＯＳトランスファゲートを用いたマイクロコンピュ
ータなどのディジタル集積回路に関する。
ＣＭＯＳトランスファゲートを用いたマイクロコンピュ
ータなどのディジタル集積回路に関する。
【０００２】
【従来の技術】マイクロコンピュータなどのディジタル
集積回路には、図４に示すように、ｐＭＯＳＴ３１とｎ
ＭＯＳＴ３２を並列に接続したトランスファゲートが用
いられている。ｐＭＯＳＴ３１およびｎＭＯＳＴ３２の
一方のソース・ドレイン領域を入力端子１とし、他方の
ソース・ドレイン領域を出力端子２とし、ｐＭＯＳＴ３
１のゲート電極１１とｎＭＯＳＴ３２のゲート電極１２
にそれぞれ互いにほぼ逆相の制御信号が印加される。通
常制御信号端子１０は、ｎＭＯＳＴ３２のゲート電極１
２に直接接続され、ｐＭＯＳＴ３１のゲート電極１１に
はインバータ４１を介して接続される。
集積回路には、図４に示すように、ｐＭＯＳＴ３１とｎ
ＭＯＳＴ３２を並列に接続したトランスファゲートが用
いられている。ｐＭＯＳＴ３１およびｎＭＯＳＴ３２の
一方のソース・ドレイン領域を入力端子１とし、他方の
ソース・ドレイン領域を出力端子２とし、ｐＭＯＳＴ３
１のゲート電極１１とｎＭＯＳＴ３２のゲート電極１２
にそれぞれ互いにほぼ逆相の制御信号が印加される。通
常制御信号端子１０は、ｎＭＯＳＴ３２のゲート電極１
２に直接接続され、ｐＭＯＳＴ３１のゲート電極１１に
はインバータ４１を介して接続される。
【０００３】このトランスファゲートはゲート電極１１
の電位が低レベル、ゲート電極１２の電位が高レベルの
時ｐＭＯＳＴ３１及びｎＭＯＳＴ３２は共に導通状態と
なり入力端子１の電位レベルを出力端子２へ伝達させ
る。またゲート電極１１の電位が高レベル、ゲート電極
１２の電位が低レベルの時は、ｐＭＯＳＴ３１及びｎＭ
ＯＳＴ３２は共に非導通状態となるため、入力端子１の
電位レベルにかかわらず出力端子２の電位レベルは保持
され続ける。この様子を図５の信号波形図を用いて説明
する。
の電位が低レベル、ゲート電極１２の電位が高レベルの
時ｐＭＯＳＴ３１及びｎＭＯＳＴ３２は共に導通状態と
なり入力端子１の電位レベルを出力端子２へ伝達させ
る。またゲート電極１１の電位が高レベル、ゲート電極
１２の電位が低レベルの時は、ｐＭＯＳＴ３１及びｎＭ
ＯＳＴ３２は共に非導通状態となるため、入力端子１の
電位レベルにかかわらず出力端子２の電位レベルは保持
され続ける。この様子を図５の信号波形図を用いて説明
する。
【０００４】初期状態（時刻ｔ１以前）を入力端子１、
ゲート電極１２及び出力端子２の電位を高レベル、ゲー
ト電極１１の電位を低レベルとする。時刻ｔ１で入力端
子の電位が低レベルへスイッチングするとｐＭＯＳＴ３
１、ｎＭＯＳＴ３２は共に導通状態にあるため、出力端
子２の電位は時刻ｔ２で低レベルにスイッチングする。
この時刻ｔ２はｐＭＯＳＴ３１、ｎＭＯＳＴ３２の電流
駆動能力及び出力端子２の負荷容量に依存する。次に時
刻ｔ３でゲート電極１１の電位を高レベル、ゲート電極
１２の電位を低レベルへ同時にスイッチングさせｐＭＯ
ＳＴ３１とｎＭＯＳＴ３２を非導通状態にする。この時
出力端子２の電位は低レベルを保持し続けるはずである
が、ゲート電極１１の電位のスイッチングの影響を受け
出力端子２の電位レベルが上昇してしまう。
ゲート電極１２及び出力端子２の電位を高レベル、ゲー
ト電極１１の電位を低レベルとする。時刻ｔ１で入力端
子の電位が低レベルへスイッチングするとｐＭＯＳＴ３
１、ｎＭＯＳＴ３２は共に導通状態にあるため、出力端
子２の電位は時刻ｔ２で低レベルにスイッチングする。
この時刻ｔ２はｐＭＯＳＴ３１、ｎＭＯＳＴ３２の電流
駆動能力及び出力端子２の負荷容量に依存する。次に時
刻ｔ３でゲート電極１１の電位を高レベル、ゲート電極
１２の電位を低レベルへ同時にスイッチングさせｐＭＯ
ＳＴ３１とｎＭＯＳＴ３２を非導通状態にする。この時
出力端子２の電位は低レベルを保持し続けるはずである
が、ゲート電極１１の電位のスイッチングの影響を受け
出力端子２の電位レベルが上昇してしまう。
【０００５】ここでこの現象について説明する。図６は
ＭＯＳＴの断面図である。通常ＭＯＳＴはゲート電極１
０５とソース・ドレイン拡散層１０２，１０３は図示の
ようにオーバーラップしている。このオーバーラップの
長さをゲート・ドレイン・オーバーラップ長Δとして定
義する。
ＭＯＳＴの断面図である。通常ＭＯＳＴはゲート電極１
０５とソース・ドレイン拡散層１０２，１０３は図示の
ようにオーバーラップしている。このオーバーラップの
長さをゲート・ドレイン・オーバーラップ長Δとして定
義する。
【０００６】ここでｐＭＯＳＴのソース・ドレイン拡散
層の不純物はボロンを使用している。ｎＭＯＳＴのソー
ス・ドレイン拡散層の不純物のヒ素と比較してボロンは
拡散係数が大きいため、ｐＭＯＳＴのゲート・ドレイン
・オーバーラップ長ΔはｎＭＯＳＴのそれより大きくな
ることは明らかである。実際ｐＭＯＳＴはｎＭＯＳＴの
２倍程度のゲート・ドレイン・オーバーラップ長を有す
る。
層の不純物はボロンを使用している。ｎＭＯＳＴのソー
ス・ドレイン拡散層の不純物のヒ素と比較してボロンは
拡散係数が大きいため、ｐＭＯＳＴのゲート・ドレイン
・オーバーラップ長ΔはｎＭＯＳＴのそれより大きくな
ることは明らかである。実際ｐＭＯＳＴはｎＭＯＳＴの
２倍程度のゲート・ドレイン・オーバーラップ長を有す
る。
【０００７】又ｐＭＯＳＴのそれより２倍程度大きく設
計するのが一般的である。このことからｐＭＯＳＴのゲ
ート・ドレイン間容量２１はｎＭＯＳＴのゲート・ドレ
イン間容量２２より４倍程度大きくなるため、ゲート電
極１１の電位が低レベルから高レベルへのスイッチング
によって出力端子２の電位レベルが上昇してしまう。こ
のレベル上昇は出力端子２の負荷容量とゲート・ドレイ
ン間容量の比に依存する。
計するのが一般的である。このことからｐＭＯＳＴのゲ
ート・ドレイン間容量２１はｎＭＯＳＴのゲート・ドレ
イン間容量２２より４倍程度大きくなるため、ゲート電
極１１の電位が低レベルから高レベルへのスイッチング
によって出力端子２の電位レベルが上昇してしまう。こ
のレベル上昇は出力端子２の負荷容量とゲート・ドレイ
ン間容量の比に依存する。
【０００８】ゲート１段当りのスイッチング時間が速い
製品ほど、つまり電流駆動能力が大きいトランジスタを
使用するほどＧＮＤ配線に生じるノイズの振幅は大きく
なりノイズマージンがきびしくなってくる。又近年低電
圧化が進みつつありノイズマージンは減少する方向にあ
る。これらのことにより従来問題とならなかったトラン
スファゲートのゲート・ソース間容量によるカップリン
グが近年問題になってきた。
製品ほど、つまり電流駆動能力が大きいトランジスタを
使用するほどＧＮＤ配線に生じるノイズの振幅は大きく
なりノイズマージンがきびしくなってくる。又近年低電
圧化が進みつつありノイズマージンは減少する方向にあ
る。これらのことにより従来問題とならなかったトラン
スファゲートのゲート・ソース間容量によるカップリン
グが近年問題になってきた。
【０００９】
【発明が解決しようとする課題】この従来のトランスフ
ァゲートの動作では、入力端子１及び出力端子２の電位
が低レベルの時にトランスファゲートを非導通状態にス
イッチングさせるためゲート電極１１及び１２の電位を
同時にスイッチングさせると、ｐＭＯＳＴ３１のゲート
・ドレイン間容量により出力端子２の電位レベルが上昇
し、出力端子２の電位の低レベルが保持できなくなり誤
動作を引き起こす原因となっていた。
ァゲートの動作では、入力端子１及び出力端子２の電位
が低レベルの時にトランスファゲートを非導通状態にス
イッチングさせるためゲート電極１１及び１２の電位を
同時にスイッチングさせると、ｐＭＯＳＴ３１のゲート
・ドレイン間容量により出力端子２の電位レベルが上昇
し、出力端子２の電位の低レベルが保持できなくなり誤
動作を引き起こす原因となっていた。
【００１０】
【課題を解決するための手段】本発明は、第１のｐＭＯ
ＳＴ、第２のｐＭＯＳＴ、第２のｎＭＯＳＴ及び第１の
ｎＭＯＳＴをこの順に直列接続し、前記第１のｐＭＯＳ
Ｔ及び第１のｎＭＯＳＴのゲート電極を入力端子に接続
し、前記第２のｐＭＯＳＴ及び第２のｎＭＯＳＴのドレ
インを出力端子に接続し、第１の制御信号を前記第２の
ｐＭＯＳＴのゲート電極に入力することにより該第２の
ｐＭＯＳＴの導通／非導通を制御し、前記第１の制御信
号から所定時間遅れた第２の制御信号を前記第２のｎＭ
ＯＳＴのゲート電極に入力することにより該第２のｎＭ
ＯＳＴの導通／非導通を制御するインバータ回路を有
し、前記インバータ回路は、前記第１の制御信号をイン
バータを少なくとも３段通して反転させて前記第２の制
御信号とする回路であることを特徴とする。
ＳＴ、第２のｐＭＯＳＴ、第２のｎＭＯＳＴ及び第１の
ｎＭＯＳＴをこの順に直列接続し、前記第１のｐＭＯＳ
Ｔ及び第１のｎＭＯＳＴのゲート電極を入力端子に接続
し、前記第２のｐＭＯＳＴ及び第２のｎＭＯＳＴのドレ
インを出力端子に接続し、第１の制御信号を前記第２の
ｐＭＯＳＴのゲート電極に入力することにより該第２の
ｐＭＯＳＴの導通／非導通を制御し、前記第１の制御信
号から所定時間遅れた第２の制御信号を前記第２のｎＭ
ＯＳＴのゲート電極に入力することにより該第２のｎＭ
ＯＳＴの導通／非導通を制御するインバータ回路を有
し、前記インバータ回路は、前記第１の制御信号をイン
バータを少なくとも３段通して反転させて前記第２の制
御信号とする回路であることを特徴とする。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明に関係のある技術のトランスフ
ァゲートの回路図、図２はその動作説明に使用する信号
波形図である。
説明する。図１は本発明に関係のある技術のトランスフ
ァゲートの回路図、図２はその動作説明に使用する信号
波形図である。
【００１２】この図１では、第１の制御信号で導通／非
導通を制御されるｐＭＯＳＴ３１と、第２の制御信号で
導通／非導通を制御されるｎＭＯＳＴ３２とを並列に接
続したＣＭＯＳゲートを備える半導体回路において、前
記第１の制御信号から所定時間遅れて第２の制御信号を
変化させる手段を有するというものである。すなわち、
第１の制御信号は、制御信号端子１０に加わる信号、第
２の制御信号（ゲート電極１２に加わる信号）は制御信
号端子１０に加わる信号を遅延回路４（インバータ４
１，４２および４３を従続接続したもの）を通した信号
である。
導通を制御されるｐＭＯＳＴ３１と、第２の制御信号で
導通／非導通を制御されるｎＭＯＳＴ３２とを並列に接
続したＣＭＯＳゲートを備える半導体回路において、前
記第１の制御信号から所定時間遅れて第２の制御信号を
変化させる手段を有するというものである。すなわち、
第１の制御信号は、制御信号端子１０に加わる信号、第
２の制御信号（ゲート電極１２に加わる信号）は制御信
号端子１０に加わる信号を遅延回路４（インバータ４
１，４２および４３を従続接続したもの）を通した信号
である。
【００１３】初期状態として入力端子１、ゲート電極１
２及び出力端子２の電位が高レベル、ゲート電極１１の
電位が低レベルの時、時刻ｔ１で入力端子１の電位を低
レベルにスイッチングさせると、ｐＭＯＳＴ３１及びｎ
ＭＯＳＴ３２が導通状態にあるので、時刻ｔ２で出力端
子２の電位が低レベルへスイッチングする。次に時刻ｔ
３でゲート電極１１の電位を高レベルにスイッチングさ
せｐＭＯＳＴ３１を非導通状態にさせる。この時ｐＭＯ
ＳＴ３１のゲート・ドレイン間容量２１により出力端子
２の電位レベルが上昇するが、この時ｎＭＯＳＴ３２は
導通状態にあるので出力端子２の電位は低レベルにおち
つく。ｐＭＯＳＴ３１を非導通状態にさせた後、時刻ｔ
４でゲート電極１２の電位を低レベルにスイッチングさ
せトランスファゲートを非導通状態にさせる。この時ｎ
ＭＯＳＴ３２のゲート・ドレイン間容量２２により出力
端子２の低レベルをさらに低下させるが、回路動作には
なんら問題はない。このように出力端子２の電位は完全
に低レベルを保持でき、ゲート・ドレイン間容量２１に
よる誤動作を防止することができる。
２及び出力端子２の電位が高レベル、ゲート電極１１の
電位が低レベルの時、時刻ｔ１で入力端子１の電位を低
レベルにスイッチングさせると、ｐＭＯＳＴ３１及びｎ
ＭＯＳＴ３２が導通状態にあるので、時刻ｔ２で出力端
子２の電位が低レベルへスイッチングする。次に時刻ｔ
３でゲート電極１１の電位を高レベルにスイッチングさ
せｐＭＯＳＴ３１を非導通状態にさせる。この時ｐＭＯ
ＳＴ３１のゲート・ドレイン間容量２１により出力端子
２の電位レベルが上昇するが、この時ｎＭＯＳＴ３２は
導通状態にあるので出力端子２の電位は低レベルにおち
つく。ｐＭＯＳＴ３１を非導通状態にさせた後、時刻ｔ
４でゲート電極１２の電位を低レベルにスイッチングさ
せトランスファゲートを非導通状態にさせる。この時ｎ
ＭＯＳＴ３２のゲート・ドレイン間容量２２により出力
端子２の低レベルをさらに低下させるが、回路動作には
なんら問題はない。このように出力端子２の電位は完全
に低レベルを保持でき、ゲート・ドレイン間容量２１に
よる誤動作を防止することができる。
【００１４】次に時刻ｔ５でゲート電極１１の電位を低
レベル、時刻ｔ６でゲート電極１２の電位を高レベル、
時刻ｔ７で入力端子１の電位を高レベルにそれぞれスイ
ッチングさせると、ｐＭＯＳＴ３１，ｎＭＯＳＴ３２は
導通状態になるので時刻ｔ８で出力端子２の電位が高レ
ベルにスイッチングする。この状態から時刻ｔ９でゲー
ト電極１１の電極を高レベルにスイッチングすると、出
力端子２の電位はｐＭＯＳＴのゲート・ドレイン間容量
２１によりレベルが上昇するが回路動作にはなんら問題
はない。ここで図２の波形図ではｎＭＯＳＴ３２のゲー
ト・ドレイン間容量２２が小さいため、ゲート・ドレイ
ン間容量２２による出力端子２の電位のレベル変動は省
略している。
レベル、時刻ｔ６でゲート電極１２の電位を高レベル、
時刻ｔ７で入力端子１の電位を高レベルにそれぞれスイ
ッチングさせると、ｐＭＯＳＴ３１，ｎＭＯＳＴ３２は
導通状態になるので時刻ｔ８で出力端子２の電位が高レ
ベルにスイッチングする。この状態から時刻ｔ９でゲー
ト電極１１の電極を高レベルにスイッチングすると、出
力端子２の電位はｐＭＯＳＴのゲート・ドレイン間容量
２１によりレベルが上昇するが回路動作にはなんら問題
はない。ここで図２の波形図ではｎＭＯＳＴ３２のゲー
ト・ドレイン間容量２２が小さいため、ゲート・ドレイ
ン間容量２２による出力端子２の電位のレベル変動は省
略している。
【００１５】図３は本発明の実施例の説明に使用する回
路図であり、本発明をＣＭＯＳクロックインバータに適
用した例である。
路図であり、本発明をＣＭＯＳクロックインバータに適
用した例である。
【００１６】電源端子ＶDD，接地端子ＧＮＤの間にｐＭ
ＯＳＴ３１ａ，３１ｂ及びｎＭＯＳＴ３２ａ，３２ｂを
直列に接続して挿入し、ｐＭＯＳＴ３１ａおよびｎＭＯ
ＳＴ３２ｂのゲートを入力端子１に接続し、ｐＭＯＳＴ
３１ｂのゲート電極１１を制御信号端子１０へ、ｎＭＯ
ＳＴ３２ｂのゲート電極と制御信号端子１０との間にイ
ンバータ４１，４２，４３を挿入し、ｐＭＯＳＴ３１ｂ
とｎＭＯＳＴ３２ａのドレインの出力端子２としてい
る。
ＯＳＴ３１ａ，３１ｂ及びｎＭＯＳＴ３２ａ，３２ｂを
直列に接続して挿入し、ｐＭＯＳＴ３１ａおよびｎＭＯ
ＳＴ３２ｂのゲートを入力端子１に接続し、ｐＭＯＳＴ
３１ｂのゲート電極１１を制御信号端子１０へ、ｎＭＯ
ＳＴ３２ｂのゲート電極と制御信号端子１０との間にイ
ンバータ４１，４２，４３を挿入し、ｐＭＯＳＴ３１ｂ
とｎＭＯＳＴ３２ａのドレインの出力端子２としてい
る。
【００１７】本実施例では入力端子１の電位レベルの反
転レベルが出力端子２へ出力されるほかはトランスファ
ゲートの動作と同じであるため波形図は省略する。
転レベルが出力端子２へ出力されるほかはトランスファ
ゲートの動作と同じであるため波形図は省略する。
【００１８】本実施例の場合、入力端子１の電位が高レ
ベル、制御信号端子１０の電位が低レベルの時、出力端
子２の電位は低レベルになる。このとき制御信号端子１
０を高レベルにスイッチングさせるとゲート電極１１が
高レベルにスイッチングし、その後、ゲート電極１２が
低レベルにスイッチングするため、出力端子２の電位の
低レベルが上昇することなく低レベル保持状態を保つこ
とができる。
ベル、制御信号端子１０の電位が低レベルの時、出力端
子２の電位は低レベルになる。このとき制御信号端子１
０を高レベルにスイッチングさせるとゲート電極１１が
高レベルにスイッチングし、その後、ゲート電極１２が
低レベルにスイッチングするため、出力端子２の電位の
低レベルが上昇することなく低レベル保持状態を保つこ
とができる。
【００１９】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
ゲートにおいてゲート・ドレイン間容量の大きいｐＭＯ
ＳＴを先に非導通状態に、その後ゲート・ドレイン間容
量の小さいｎＭＯＳＴの非導通状態にすることによって
出力端子の電位の低レベル保持時のレベル上昇をおさえ
ることができ、半導体回路の誤動作を防止できる効果が
ある。
ゲートにおいてゲート・ドレイン間容量の大きいｐＭＯ
ＳＴを先に非導通状態に、その後ゲート・ドレイン間容
量の小さいｎＭＯＳＴの非導通状態にすることによって
出力端子の電位の低レベル保持時のレベル上昇をおさえ
ることができ、半導体回路の誤動作を防止できる効果が
ある。
【図１】本発明に関係のある技術の説明に使用するＣＭ
ＯＳトランスファゲートの回路図である。
ＯＳトランスファゲートの回路図である。
【図２】図１に示した回路の動作の説明に使用する信号
波形図である。
波形図である。
【図３】本発明の実施例の説明に使用するＣＭＯＳクロ
ックトインバータの回路図である。
ックトインバータの回路図である。
【図４】従来の技術の説明に使用するＣＭＯＳトランス
ファゲートの回路図である。
ファゲートの回路図である。
【図５】図４に示した回路の動作の説明に使用する信号
波形図である。
波形図である。
【図６】ＭＯＳＴの断面図である。
１ 入力端子 ２ 出力端子 １１ ｐＭＯＳＴ３１のゲート電極 １２ ｎＭＯＳＴ３２のゲート電極 ２１ ｐＭＯＳＴのゲート・ドレイン間容量 ２２ ｎＭＯＳＴのゲート・ドレイン間容量 ３２，３２ａ，３２ｂ ｎＭＯＳＴ ４ 遅延回路 ４１，４２，４３ インバータ １０１ 一導電型のシリコン基板 １０２，１０３ ソース・ドレイン領域 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ ゲート・ドレイン間容量 Ｌ ゲート長 Δ オーバラップ容量
Claims (1)
- 【請求項１】 第１のｐＭＯＳＴ、第２のｐＭＯＳＴ、
第２のｎＭＯＳＴ及び第１のｎＭＯＳＴをこの順に直列
接続し、前記第１のｐＭＯＳＴ及び第１のｎＭＯＳＴの
ゲート電極を入力端子に接続し、前記第２のｐＭＯＳＴ
及び第２のｎＭＯＳＴのドレインを出力端子に接続し、
第１の制御信号を前記第２のｐＭＯＳＴのゲート電極に
入力することにより該第２のｐＭＯＳＴの導通／非導通
を制御し、前記第１の制御信号から所定時間遅れた第２
の制御信号を前記第２のｎＭＯＳＴのゲート電極に入力
することにより該第２のｎＭＯＳＴの導通／非導通を制
御するインバータ回路を有し、前記インバータ回路は、
前記第１の制御信号をインバータを少なくとも３段通し
て反転させて前記第２の制御信号とする回路であること
を特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04046507A JP3074906B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04046507A JP3074906B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252015A JPH05252015A (ja) | 1993-09-28 |
| JP3074906B2 true JP3074906B2 (ja) | 2000-08-07 |
Family
ID=12749171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04046507A Expired - Fee Related JP3074906B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074906B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809703B1 (ko) | 2006-09-22 | 2008-03-06 | 삼성전자주식회사 | 안정적으로 신호를 전송하는 패스 게이트 회로 및 그제어방법 |
| US8582003B2 (en) * | 2010-05-21 | 2013-11-12 | Canon Kabushiki Kaisha | Solid-state imaging apparatus |
-
1992
- 1992-03-04 JP JP04046507A patent/JP3074906B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05252015A (ja) | 1993-09-28 |
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