JP2619340B2 - 半導体素子の高電圧トランジスタ構造及びその製造方法 - Google Patents
半導体素子の高電圧トランジスタ構造及びその製造方法Info
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の高電圧ト
ランジスタ(high voltage transistor) 構造及びその製
造方法に関し、特に高電圧を用いるブートストラップ回
路(bootstrap circuit) 及びフラシュ(flash)EEPROM を
実現するための半導体素子の高電圧トランジスタ構造及
びその製造方法に関する。
ランジスタ(high voltage transistor) 構造及びその製
造方法に関し、特に高電圧を用いるブートストラップ回
路(bootstrap circuit) 及びフラシュ(flash)EEPROM を
実現するための半導体素子の高電圧トランジスタ構造及
びその製造方法に関する。
【０００２】
【従来の技術】従来の高電圧トランジスタはソース及び
ドレーンをDDD(Double DiffusedDrain)構造で形成した
トランジスタとドウネット型(dough-net type)のトラン
ジスタで分けられる。
ドレーンをDDD(Double DiffusedDrain)構造で形成した
トランジスタとドウネット型(dough-net type)のトラン
ジスタで分けられる。
【０００３】図１は従来のドウネット型の高電圧トラン
ジスタの断面図であり、図２は図１のレイアウト(layou
t)図である。図１及び図２と関連して、チャンネルスト
ップ領域２は、寄生電界トランジスタ(parasitic field
transistor)による誤動作を防ぐためフィールド酸化膜
３が形成されるシリコン基板１に、イオン注入によって
形成される。
ジスタの断面図であり、図２は図１のレイアウト(layou
t)図である。図１及び図２と関連して、チャンネルスト
ップ領域２は、寄生電界トランジスタ(parasitic field
transistor)による誤動作を防ぐためフィールド酸化膜
３が形成されるシリコン基板１に、イオン注入によって
形成される。
【０００４】フィールド酸化膜３はLOCOS(Local Oxidat
ion of Silicon) 方式によって形成される。第１及び第
２ゲート電極５Ａ及び５Ｂは、ポリシリコン蒸着及びゲ
ート電極マスクを用いたポリシリコンエッチング工程に
よって形成される。第１ゲート電極５Ａは、ソース領域
６Ａとドレーン領域６Ｂの間を電気的にオン(ON)または
オフ(OFF) させてくれる役割をする。
ion of Silicon) 方式によって形成される。第１及び第
２ゲート電極５Ａ及び５Ｂは、ポリシリコン蒸着及びゲ
ート電極マスクを用いたポリシリコンエッチング工程に
よって形成される。第１ゲート電極５Ａは、ソース領域
６Ａとドレーン領域６Ｂの間を電気的にオン(ON)または
オフ(OFF) させてくれる役割をする。
【０００５】第２ゲート電極５Ｂは、第１ゲート電極５
Ａと連結され、フィールド酸化膜３の縁部に沿ってフィ
ールド酸化膜３の一部分とシリコン基板１の一部分に渡
って形成される。第２ゲート電極５Ｂは、フィールド酸
化膜３の下部に形成されたチャンネルストラップ領域２
に対して第１ゲート電極５Ａの両側に各々形成されたソ
ース領域６Ａ及びドレーン領域６Ｂが接触されることを
防止する役割をする。
Ａと連結され、フィールド酸化膜３の縁部に沿ってフィ
ールド酸化膜３の一部分とシリコン基板１の一部分に渡
って形成される。第２ゲート電極５Ｂは、フィールド酸
化膜３の下部に形成されたチャンネルストラップ領域２
に対して第１ゲート電極５Ａの両側に各々形成されたソ
ース領域６Ａ及びドレーン領域６Ｂが接触されることを
防止する役割をする。
【０００６】ソース及びドレーン領域６Ａ及び６Ｂは、
第１及び第２ゲート電極５Ａ及び５Ｂを形成した後、イ
オン注入によって形成される。ゲート酸化膜４は第１及
び第２ゲート電極５Ａ及び５Ｂとシリコン基板１の間を
電気的に絶縁させる役割をする。負荷酸化膜(load oxid
e)７は第１及び第２ゲート電極５Ａ及び５Ｂを含む全体
上部に形成され素子を保護する役割をし、その後金属配
線工程を通じて金属配線８を形成して高電圧トランジス
タが製造される。
第１及び第２ゲート電極５Ａ及び５Ｂを形成した後、イ
オン注入によって形成される。ゲート酸化膜４は第１及
び第２ゲート電極５Ａ及び５Ｂとシリコン基板１の間を
電気的に絶縁させる役割をする。負荷酸化膜(load oxid
e)７は第１及び第２ゲート電極５Ａ及び５Ｂを含む全体
上部に形成され素子を保護する役割をし、その後金属配
線工程を通じて金属配線８を形成して高電圧トランジス
タが製造される。
【０００７】一般に高電圧トランジスタのゲート酸化膜
は、厚さが厚く、このようにゲート酸化膜が厚いトラン
ジスタにおいてはチャンネル表面(channel surface) 濃
度に比べて相対的にチャンネルストップ領域の濃度が高
いため、これに近接されたソース及びドレーン領域の間
で接合ブレークダウン(junction breakdown)が発生す
る。
は、厚さが厚く、このようにゲート酸化膜が厚いトラン
ジスタにおいてはチャンネル表面(channel surface) 濃
度に比べて相対的にチャンネルストップ領域の濃度が高
いため、これに近接されたソース及びドレーン領域の間
で接合ブレークダウン(junction breakdown)が発生す
る。
【０００８】従って、図１に示されたドウネット型の場
合、既存の単純なDDD (Double Di-ffused Drain)構造の
ソース及びドレーン領域を比較すれば高い濃度のチャン
ネルストップ領域による問題点を解決することができ、
接合ブレークダウン電圧を増加させることができる。
合、既存の単純なDDD (Double Di-ffused Drain)構造の
ソース及びドレーン領域を比較すれば高い濃度のチャン
ネルストップ領域による問題点を解決することができ、
接合ブレークダウン電圧を増加させることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、数多の
トランジスタが配列(array）されるVLSI工程において
は、ソース及びドレーン領域６Ａ及び６Ｂ各々に近接さ
れたチャンネルストップ領域２の間で発生する接合ブレ
ークダウンを防止するために付加的に第２ゲート電極５
Ｂを形成しなければならない。結局、第２ゲート電極５
Ｂが形成される部分だけの面積を考慮しなければならな
いため、素子が占める面積が増加して素子の集積度の面
で問題点を有している。そして、ソース及びドレーンを
DDD 構造から形成したトランジスタの場合にも相対的に
大きい側面拡散(lateral diffusion)のため素子集積度
の面で問題点がある。
トランジスタが配列(array）されるVLSI工程において
は、ソース及びドレーン領域６Ａ及び６Ｂ各々に近接さ
れたチャンネルストップ領域２の間で発生する接合ブレ
ークダウンを防止するために付加的に第２ゲート電極５
Ｂを形成しなければならない。結局、第２ゲート電極５
Ｂが形成される部分だけの面積を考慮しなければならな
いため、素子が占める面積が増加して素子の集積度の面
で問題点を有している。そして、ソース及びドレーンを
DDD 構造から形成したトランジスタの場合にも相対的に
大きい側面拡散(lateral diffusion)のため素子集積度
の面で問題点がある。
【００１０】従って、本発明はフィールド酸化膜のバー
ズビーク(bird's beak) の下部分で、接合ブレークダウ
ンを防止するためのゲート電極を形成し素子の集積度を
向上させることができるようにした半導体素子の高電圧
トランジスタ構造及びその製造方法を提供することにそ
の目的がある。
ズビーク(bird's beak) の下部分で、接合ブレークダウ
ンを防止するためのゲート電極を形成し素子の集積度を
向上させることができるようにした半導体素子の高電圧
トランジスタ構造及びその製造方法を提供することにそ
の目的がある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るための本発明の高電圧トランジスタ構造は第１ゲート
電極がフィールド酸化膜より深く掘られたシリコン基板
上にゲート電極マスクを用いたエッチング工程によって
形成され、第１ゲート電極に連結された第２ゲート電極
がフィールド酸化膜の縁部に沿ってフィールド酸化膜の
バーズビークの下に形成されることを特徴とする。
るための本発明の高電圧トランジスタ構造は第１ゲート
電極がフィールド酸化膜より深く掘られたシリコン基板
上にゲート電極マスクを用いたエッチング工程によって
形成され、第１ゲート電極に連結された第２ゲート電極
がフィールド酸化膜の縁部に沿ってフィールド酸化膜の
バーズビークの下に形成されることを特徴とする。
【００１２】一方、本発明の目的を達成するための高電
圧トランジスタ製造方法は、フィールド領域にチャンネ
ルストップ領域を形成した後、前記チャンネルストップ
領域上に酸化工程によって、フィールド酸化膜を成長さ
せる段階と、前記フィールド酸化膜をエッチングマスク
としたウェットエッチング工程によってシリコン基板の
露出部分を前記フィールド酸化膜より深くエッチングし
て溝を形成する段階と、前記溝を含む全体上部にゲート
酸化膜とポリシリコン層を順次に形成した後、ゲート電
極マスクを用いたエッチング工程によって第１ゲート電
極を形成し、この時前記フィールド酸化膜のバーズビー
クの下にスぺーサ形態の第２ゲート電極が形成される段
階と、前記第１ゲート電極と前記第２ゲート電極の間の
前記シリコン基板にイオン注入工程によってソース及び
ドレーン領域を形成する段階からなることを特徴とす
る。
圧トランジスタ製造方法は、フィールド領域にチャンネ
ルストップ領域を形成した後、前記チャンネルストップ
領域上に酸化工程によって、フィールド酸化膜を成長さ
せる段階と、前記フィールド酸化膜をエッチングマスク
としたウェットエッチング工程によってシリコン基板の
露出部分を前記フィールド酸化膜より深くエッチングし
て溝を形成する段階と、前記溝を含む全体上部にゲート
酸化膜とポリシリコン層を順次に形成した後、ゲート電
極マスクを用いたエッチング工程によって第１ゲート電
極を形成し、この時前記フィールド酸化膜のバーズビー
クの下にスぺーサ形態の第２ゲート電極が形成される段
階と、前記第１ゲート電極と前記第２ゲート電極の間の
前記シリコン基板にイオン注入工程によってソース及び
ドレーン領域を形成する段階からなることを特徴とす
る。
【００１３】
【実施例】以下、本発明を添付された図面と関連して詳
細に説明することにする。図３（Ａ）ないし図３（Ｇ）
は、本発明による高電圧トランジスタを製造する段階を
示した断面図であって、図４は本発明の高電圧トランジ
スタのレイアウト図である。
細に説明することにする。図３（Ａ）ないし図３（Ｇ）
は、本発明による高電圧トランジスタを製造する段階を
示した断面図であって、図４は本発明の高電圧トランジ
スタのレイアウト図である。
【００１４】図３（Ａ）と関連して、パッド酸化膜12と
窒化膜13はシリコン基板上に順次に形成される。第１フ
ォトレジストパターン14は、素子分離マスク(isolation
mask)を用いたリソグラフィー工程によって窒化膜13上
に形成される。窒化膜13とパッド酸化膜12は第１フォト
レジストパターン14をエッチングマスクとし、順次にエ
ッチングされ、これによってフィールド領域のシリコン
基板11が露出される。以後、寄生電界トランジスタによ
る誤動作を防ぐため、チャンネルストップ領域15はイオ
ン注入工程によって露出されたフィールド領域のシリコ
ン基板11に形成される。
窒化膜13はシリコン基板上に順次に形成される。第１フ
ォトレジストパターン14は、素子分離マスク(isolation
mask)を用いたリソグラフィー工程によって窒化膜13上
に形成される。窒化膜13とパッド酸化膜12は第１フォト
レジストパターン14をエッチングマスクとし、順次にエ
ッチングされ、これによってフィールド領域のシリコン
基板11が露出される。以後、寄生電界トランジスタによ
る誤動作を防ぐため、チャンネルストップ領域15はイオ
ン注入工程によって露出されたフィールド領域のシリコ
ン基板11に形成される。
【００１５】図３（Ｂ）と関連して、第１フォトレジス
トパターン14が除去される。フィールド酸化膜16は選択
酸化法(local oxidation of silicon;LOCOS)によってチ
ャンネルストップ領域15のシリコン基板に成長される。
この時、フィールド酸化膜16の縁部にはバーズビーク16
Ａが生じることになる。
トパターン14が除去される。フィールド酸化膜16は選択
酸化法(local oxidation of silicon;LOCOS)によってチ
ャンネルストップ領域15のシリコン基板に成長される。
この時、フィールド酸化膜16の縁部にはバーズビーク16
Ａが生じることになる。
【００１６】図３（Ｃ）と関連して、アクティブ領域の
シリコン基板11上に残っている窒化膜13とパッド酸化膜
12はウェッドエッチング工程によって除去される。その
後、フィールド酸化膜16をエッチングマスクとした自己
整列のウェットエッチング(self aligned wet etch) 工
程によってシリコン基板11の露出部分を予定された深さ
でエッチングして溝17が形成される。溝17はバーズビー
ク16Ａの下部分まで掘られて形成される。
シリコン基板11上に残っている窒化膜13とパッド酸化膜
12はウェッドエッチング工程によって除去される。その
後、フィールド酸化膜16をエッチングマスクとした自己
整列のウェットエッチング(self aligned wet etch) 工
程によってシリコン基板11の露出部分を予定された深さ
でエッチングして溝17が形成される。溝17はバーズビー
ク16Ａの下部分まで掘られて形成される。
【００１７】図３（Ｄ）と関連して、ゲート酸化膜18
は、溝17の構造のシリコン基板11に形成される。ポリシ
リコン層19はゲート酸化膜18及びフィールド酸化膜16上
に形成される。
は、溝17の構造のシリコン基板11に形成される。ポリシ
リコン層19はゲート酸化膜18及びフィールド酸化膜16上
に形成される。
【００１８】図３（Ｅ）と関連して、第２フォトレジス
トパターン20は、ゲート電極マスクを用いたリソグラフ
ィー工程によってポリシリコン層19上に形成される。第
１及び第２ゲート電極19Ａ及び19Ｂは、第２フォトレジ
ストパターン20をエッチングマスクとしてポリシリコン
層19をエッチングすることによって形成される。
トパターン20は、ゲート電極マスクを用いたリソグラフ
ィー工程によってポリシリコン層19上に形成される。第
１及び第２ゲート電極19Ａ及び19Ｂは、第２フォトレジ
ストパターン20をエッチングマスクとしてポリシリコン
層19をエッチングすることによって形成される。
【００１９】前記で、第１及び第２ゲート電極19Ａ及び
19Ｂは、図４に示されているように相互、連結されるよ
うに構成される。第１ゲート電極19Ａは、第２フォトレ
ジストパターン20によって決定され、ソース領域とドレ
ーン領域の間を電気的にオンまたはオフさせてくれる役
割をする。第２ゲート電極19Ｂは、バーズビーク16Ａの
下にスペーサ形態で形成される。
19Ｂは、図４に示されているように相互、連結されるよ
うに構成される。第１ゲート電極19Ａは、第２フォトレ
ジストパターン20によって決定され、ソース領域とドレ
ーン領域の間を電気的にオンまたはオフさせてくれる役
割をする。第２ゲート電極19Ｂは、バーズビーク16Ａの
下にスペーサ形態で形成される。
【００２０】図３（Ｆ）と関連して、第２フォトレジス
トパターン20は除去される。ソース及びドレーン領域21
Ａ及び21Ｂは、イオン注入工程によって第１ゲート電極
19Ａと第２ゲート電極19Ｂの間のシリコン基板11に形成
される。
トパターン20は除去される。ソース及びドレーン領域21
Ａ及び21Ｂは、イオン注入工程によって第１ゲート電極
19Ａと第２ゲート電極19Ｂの間のシリコン基板11に形成
される。
【００２１】図３（Ｇ）と関連して、負荷酸化膜22は、
素子を保護するため第１及び第２ゲート電極19Ａ及び19
Ｂを含む全体上部に形成され、その後、金属配線工程を
通じて金属配線23を形成して本発明の高電圧トランジス
タが完成される。
素子を保護するため第１及び第２ゲート電極19Ａ及び19
Ｂを含む全体上部に形成され、その後、金属配線工程を
通じて金属配線23を形成して本発明の高電圧トランジス
タが完成される。
【００２２】図４は図３（Ｇ）に示された本発明の高電
圧トランジスタのレイアウト図である。前述したように
本発明は、フィールド酸化膜をエッチングマスクとした
自己整列のウェットエッチング工程によってシリコン基
板をフィールド酸化膜の深さより深くエッチングした
後、ゲート電極マスクを用いた工程を通じてソース及び
ドレーン領域の間を電気的にオンまたはオフさせる第１
ゲート電極を形成すると共に、接合ブレークダウンを防
止するための第２ゲート電極をフィールド酸化膜のバー
ズビークの下部分に形成して高電圧トランジスタを製造
する。
圧トランジスタのレイアウト図である。前述したように
本発明は、フィールド酸化膜をエッチングマスクとした
自己整列のウェットエッチング工程によってシリコン基
板をフィールド酸化膜の深さより深くエッチングした
後、ゲート電極マスクを用いた工程を通じてソース及び
ドレーン領域の間を電気的にオンまたはオフさせる第１
ゲート電極を形成すると共に、接合ブレークダウンを防
止するための第２ゲート電極をフィールド酸化膜のバー
ズビークの下部分に形成して高電圧トランジスタを製造
する。
【００２３】
【発明の効果】従って、本発明は接合ブレークダウンを
防止するためのゲート電極をフィールド酸化膜のバーズ
ビークの下部分に形成することによって、素子の集積度
を向上させることができる。
防止するためのゲート電極をフィールド酸化膜のバーズ
ビークの下部分に形成することによって、素子の集積度
を向上させることができる。
【図１】従来のドウネット型の高電圧トランジスタの断
面図である。
面図である。
【図２】従来のドウネット型の高電圧トランジスタのレ
イアウト図である。
イアウト図である。
【図３】本発明による高電圧トランジスタを製造する段
階を示した断面図である。
階を示した断面図である。
【図４】本発明の高電圧トランジスタのレイアウト図で
ある。
ある。
11：シリコン基板、12：パッド酸化膜、13：窒化膜、1
4：第１フォトレジストパターン、15：チャンネルスト
ップ領域、16：フィールド酸化膜、17：溝、18：ゲート
酸化膜、19：ポリシリコン層、19Ａ：第１ゲート電極、
19Ｂ：第２ゲート電極、20：第２フォトレジストパター
ン、21Ａ：ソース領域、21Ｂ：ドレーン領域、22：負荷
酸化膜、23：金属配線
4：第１フォトレジストパターン、15：チャンネルスト
ップ領域、16：フィールド酸化膜、17：溝、18：ゲート
酸化膜、19：ポリシリコン層、19Ａ：第１ゲート電極、
19Ｂ：第２ゲート電極、20：第２フォトレジストパター
ン、21Ａ：ソース領域、21Ｂ：ドレーン領域、22：負荷
酸化膜、23：金属配線
Claims (4)
- 【請求項１】第１ゲート電極がゲート電極マスクを用い
たエッチング工程によってシリコン基板上に形成され、
前記第１ゲート電極に連結された第２ゲート電極がフィ
ールド酸化膜のバーズビークの下に形成され、ソース及
びドレーン領域が前記第１ゲート電極と前記第２ゲート
電極の間の前記シリコン基板に形成されることを特徴と
する半導体素子の高電圧トランジスタ構造。 - 【請求項２】第１ゲート電極がゲート電極マスクを用い
たエッチング工程によってフィールド酸化膜より深く掘
られたシリコン基板上に形成され、前記第１ゲート電極
に連結された第２ゲート電極がフィールド酸化膜のバー
ズビークの下に形成され、ソース及びドレーン領域が前
記第１ゲート電極と前記第２ゲート電極の間の前記シリ
コン基板に形成されることを特徴とする半導体素子の高
電圧トランジスタ構造。 - 【請求項３】半導体素子の高電圧トランジスタ製造方法
において、フィールド領域にチャンネル領域を形成した
後、前記チャンネルストップ領域上に酸化工程によって
フィールド酸化膜を成長させる段階と、前記フィールド
酸化膜をエッチングマスクにしたウェットエッチング工
程によってシリコン基板の露出部分を前記フィールド酸
化膜より深くエッチングして溝を形成する段階と、前記
溝を含む全体上部にゲート酸化膜とポリシリコン層を順
次に形成した後、ゲート電極マスクを用いたエッチング
工程によって第１ゲート電極を形成し、この時、前記フ
ィールド酸化膜のバーズビークの下にスペーサの形態の
第２ゲート電極が形成される段階と、前記第１ゲート電
極と前記第２ゲート電極の間の前記シリコン基板にイオ
ン注入工程によってソース及びドレーン領域を形成する
段階からなることを特徴とする半導体素子の高電圧トラ
ンジスタ製造方法。 - 【請求項４】前記第２ゲート電極は前記第１ゲート電極
に連結されたことを特徴とする請求項３記載の半導体素
子の高電圧トランジスタ製造方法。
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