JPH0620130B2 - Ｍｉｓトランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明はＭＩＳトランジスタ及びその製造方法に関す
る。

ＭＩＳトランジスタの微細化の指標としていわゆるスケ
ーリング則が有名である。スケーリング則はサイズの微
細化と共に動作電圧の低下と不純物濃度の上昇を要求す
る。動作電圧の低下は内部電界を一定に保つための措置
であり、不純物濃度の上昇は空乏層巾の減少を図るもの
であるが、半導体のバンドギャップに起因する拡散電位
のために前記２項目のスケーリングは必ずしもスムーズ
には行なわれない。すなわち空乏層巾を１／ｋで縮小し
ようと思えば（短チャネル効果を抑制するためには必
須）基板不純物濃度をk² で増加せねばならず、しきい
値電圧Ｖ_Tは一定に保たれてしまうとか、移動度が低下
するなどの弊害か表われることになる。又、ゲート絶縁
膜中の電界を必然的に高くせざるを得ず信頼性に対して
も大きな問題となる。さらに、この様な従来構造のＭＩ
Ｓトランジスタではその電気特性は基板不純物濃度に強
く依存する。ところが、スケールダウンしていくと、各
トランジスタ当りに関係する不純物の絶対量が１／ｋに
減少することになり、これは大規模LSIではゆらぎによ
る素子特性のばらつきとして大きな問題となる。またそ
れ以前に、不純物プロファイルのコントロールは他のパ
ラメータに比べると難しい。

この様な問題を避ける手段としては、基板表面に高濃度
不純物層を設けた上でエピタキシァル成長により低不純
物濃度薄膜を形成してここにトランジスタを作成する方
法や、イオン注入等でゲート酸化膜一基板界面に基板不
純物とは逆のタイプの不純物を導入し不純物を補償する
方法等が考えられている。この様な方法を取れば、ゲー
ト直下の空乏層幅は小さく出来、表面不純物濃度は低く
保つことができる。又ゲート中の電界も余り高くせずに
すむ。しかし、いずれにせよその後の種々の熱工程によ
る不純物の再分布は避けられず、プロセス感度は非常に
高くなる。特に後者の方法は、高濃度領域での不純物補
償を必要とするので制御が問題である。従って、不純物
分布のゆらぎをも考慮すれば大規模回路に適用すること
は大きな困難を伴なう。

第１図は従来のＭＩＳトランジスタの一例の断面図であ
る。

一導電型半導体基板１に反対導電型のソース及びドレイ
ン領域２，３が設けられ、表面にゲート絶縁膜４が設け
られ、その上にゲート電極５が形成されてＭＩＳトラン
ジスタが構成される。破線６は空乏層の拡がりを、Ｌは
チャネル幅を示す。

図に示すように空乏層６の拡がりによりチャネル幅Ｌは
小さくなり、短チャネル効果を生ずる。短チャネル効果
は、本来ゲートで制御されなければならない内部の電位
がソースあるいはドレインによって影響されることが原
因で生じる。従って、内部に電荷が発生しな状態（例え
ばオフ状態）に於て、半導体基板とゲート絶縁膜の界面
及び空乏層内の各点の電位に与えるゲート，基板，ソー
ス，ドレインの各電極の影響度は基本的に各電極に対す
る距離で決定されることになる。以上の理由から、短チ
ャネル効果を防ぐためには少なくともソース ドレイン
中点付近の各点ではゲートあるいは基板までの距離が、
ソースあるいはドレインまでの距離より短いことが必要
である。このため短チャネルではゲート絶縁膜厚Tox と
空乏層幅Ｗ_Ｄのスケーリングが重要となるわけである。

以上の考察からわかる様に、短チャネル効果が効果的に
抑制されるためには基本的には が満足される必要がある。これを満足させようとすると
従来のＭＩＳトランジスタでは前述のような大きな困難
を伴うという欠点があった。

本発明の目的は、上記欠点を除去し、基本特性が空間的
な構造だけで決まり、チャネル直下の半導体基板の不純
物濃度の影響を受けずに極微細な寸法を実現できるＭＩ
Ｓトランジスタ及びその製造方法を提供することにあ
る。

本発明のＭＩＳトランジスタは、一導電型半導体基板の
上に設けられたソース及びドレイン領域と、該ソース及
びドレイン領域に対してゲート絶縁膜を介して設けられ
るゲート電極と、前記ゲート絶縁膜の下でかつ前記ソー
ス領域とドレイン領域との間に設けられる、且つ真性に
近い低不純物濃度の一導電型半導体膜と、該半導体膜の
下に設けられる絶縁膜と、該絶縁膜の下でかつ前記半導
体膜に接触しないように設けられ前記半導体基板よりも
高不純物濃度の一導電型半導体層とを含んで構成され
る。

本発明のＭＩＳトランジスタの製造方法は、一導電型半
導体基板の上にシリコン窒化膜を設け、該シリコン窒化
膜を選択除去して開口部を形成する工程と、該開口部か
ら一導電型不純物を導入して前記半導体基板よりも高不
純物濃度の一導電型半導体層を形成する工程と、前記一
導電型半導体層の表面の少くとも一部に絶縁膜を形成す
る工程と、前記シリコン窒化膜を除去する工程と、前記
半導体基板表面及び前記絶縁膜上に真性に近い低不純物
濃度の一導電型シリコン膜を被着する工程と、前記半導
体基板に接触して形成される前記シリコン膜の単結晶部
分を種とし前記シリコン膜を熱処理して前記絶縁膜上の
シリコン膜を単結晶する工程と、前記絶縁膜上のシリコ
ン膜表面にゲート絶縁膜を形成し、該ゲート絶縁膜上に
ゲート電極を形成する工程と、前記シリコン膜に前記ゲ
ート電極に整合させてソース及びドレイン領域を形成す
る工程とを含んで構成される。

次に本発明の実施例について説明する。

まず、本発明のＭＩＳトランジスタの実施例について説
明する。

第２図は本発明のＭＩＳトランジスタの一実施例断面図
である。

この実施例は、一導電型半導体基板１１の上に設けられ
たソース及びドレイン領域１２，１３と、このソース及
びドレイン領域に対してゲート絶縁膜１４を介して設け
られるゲート電極１５と、このゲート絶縁膜の下でかつ
ソース領域１２とドレイン領域１３との間に設けられる
半導体膜１９と、この半導体膜の下に設けられる絶縁膜
１８と、この絶縁膜の下でかつ半導体膜１９に接触しな
いように設けられ半導体基板１１よりも高不純物濃度の
一導電型半導体層１７とを含んで構成される。

上記構造において、半導体層１９は真性半導体に近い低
濃度に形成する。チャネルは半導体層１９内にできるこ
とになる。そうすると、チャネルの下に半導体基板１１
よりも高不純物濃度の半導体層１７を設けたので、等価
的に空乏層厚みは構造だけで決り、ドレインバイアスに
も依存しない。従って、本構造に於ける短チャネル防止
の条件は、絶縁膜１８の厚さをＴsub、半導体膜１９の
厚さをＴsi、ゲート絶縁膜１４の厚さをＴox とすれ
ば、 となる。

第３図は第２図に示す一実施例のエネルギーバンドを示
す図である。

図において、番号１１，１４，１５，１７，１８，１９
は第２図に示す番号のものに対応している。また、Ｅ_Ｃ
は伝導帯下端、Ｅ_Ｆはフェルミ準位、Ｅｉはミッギャッ
プ、Ｅ_Ｖは価電子帯の上端のレベルをそれぞれ示す。前
述のように、半導体膜１９は真性半導体に近い低濃度領
域であり、その下に絶縁膜１８が存在するので熱工程に
よる不純物の侵入は殆んどない。このためバンドの曲り
はなく図（ａ）に示した様に直線の電位分布となる。な
おこの図（ａ）はゲート電圧が０ボルトの場合を示して
いる。従って、この実施例のＶ_Ｔは基板のフェルミ準位
Ｅ_ＦとミッドギャップＥｉとのポテンシャル差をＢと
しゲート金属の仕事関数をソースドレインのそれと同じ
にすれば、 で与えられることになる。(3)式からわかる様に(2)式さ
え満足されていればＶ_ＴはＭＩＳトランジスタの幾何学
的形状だけから決まる。第３図（ｂ）はゲート電圧がＶ
_Ｔを越えてトランジスタがＯＮしたところを示してい
る。又ドレイン電圧が加わっている場合でも、等価的な
空乏層幅は変化しないので、最終的にはトランジスタの
基本的な電気特性はその幾何学的な形状のみによって決
定される。

以上の動作原理からわかる様に不純物プロファイルが電
気的特性を決定しないので、これに起因する移動度の低
下、素子特性のばらつき、非線形性等の問題がなくなる
と同時にゲート電界の緩和も期待できる。しかも本構造
ではソース，ドレインの大部分の域は、低濃度の基板に
接しているので全面がゲート金属の下と同じ構造になっ
ている場合等に比べると寄生容量は非常に少なくてす
む。また単なるＳＯＩ構造でしばしば問題になるバック
チャネルリークも負の基板バイアスを与えることによっ
て有効に抑制することができる。

次に本発明のＭＩＳトランジスタの製造方法の実施例に
ついて説明する。以下の説明において、一導電型をＰ型
として説明する。Ｎ型の場合は導電型をすべて逆にすれ
ば良い。

第４図(a)〜(f)は本発明のＭＩＳトランジスタの製造方
法を説明するための工程順を示した断面図である。

まず、第４図(a)に示すように、不純物濃度１×１０¹⁵
／cm₃のＰ型半導体基板１１の上に通常のＬＯＣＯＳ法
によりフィールド酸化膜２０を形成する。

次に、第４図(b)に示すように、熱酸化により厚さ１０
０Å程度の絶縁膜１８を成長させた後、ＣＶＤ法でシリ
コン窒化膜２１を約３０００Åの厚さに堆積する。そし
て将来ゲート電極１５が位置する部分のシリコン窒化膜
２１を選択除去して開口部を設け、ホウ素をドーズ量１
０¹⁵／cm₃程度でイオン注入し、高濃度の半導体層１７
を形成する。イオン注入のエネルギーを２０ＫｅＶ程度
に選べば半導体層１７は開口部の部分にのみ形成され
る。

次に、第４図(c)に示すように、絶縁膜１８の厚さが３
００Åになるまで熱酸化を行なった後、全ての窒化膜２
１を取除き、その後絶縁膜１８が１００Å程度エッチさ
れる条件でエッチングを行なう。そうすると半導体層１
７の上には厚さ２００Å程度の絶縁膜１８が残ることに
なる。

次に、第４図(d)に示すよにシリコン層１９を約２００
０Åの厚さに堆積し、フィールド酸化膜２０の間にのみ
存在するように選択除去する。堆積したシリコン層１９
は、半導体基板１１に直接に接した部分は単結晶であ
り、絶縁膜１８に接した部分は多結晶である。次に、レ
ーザービームあるいは電子ビームを用いるビームアニー
ル法またはＬＥＳＳ（Lateral Epitaxy by Seeded Soli
-dification）法を用い、前記の単結晶部分を種として
多結晶シリコン部分を単結晶化する。

次に、第４図(e)に示すように、半導体膜１９の表面に
ゲート絶縁膜１４を約２００Åの厚さに成長させ、この
上にゲート電極１５を形成する。ゲート電極１５は例え
ばホウ素をドープしたポリシリコンで形成する。このゲ
ート電極１５をマスクして砒素をイオン注入しソース及
びドレイン領域１２，１３を形成する。

次に、第４図(f)に示すように、ＣＶＤ法でシリコン酸
化膜２２を成長させコンタクトホールをあけた後金属配
線２３を形成する。

以上のようにして本発明のＭＩＳトランジスタを作るこ
とができる。第４図(f)に示す構造は第２図に示す構造
と同等であり、動作も効果も同等である。本発明の製造
方法によれば最小チャネル長を０．１μｍ程度まで微細
化することが可能であり、また半導体層１７と絶縁膜１
８とが自己整合で形成できる。

以上詳細に説明したように、本発明によれば、基本的特
性が空間構造だけで決まり、チャネル直下の半導体基板
の不純物濃度の影響を受けずに極微細寸法のＭＩＳトラ
ンジスタを得ることができるのでその効果は大きい。

【図面の簡単な説明】

第１図は従来のＭＩＳトランジスタの一例の断面図、第
２図は本発明のＭＩＳトランジスタの一実施例の断面
図、第３図は第１図に示す一実施例のエネルギーバンド
を示す図、第４図(a)〜(f)は本発明のＭＩＳトランジス
タの製造方法の一実施例を説明するための工程順に示し
た断面図である。 １……半導体基板、２，３……ソース及びドレイン領
域、４……ゲート絶縁膜、５……ゲート電極、１１……
一導電型半導体基板、１２，１３……ソース及びドレイ
ン領域、１４……ゲート絶縁膜、１５……ゲート電極、
１７……一導電型半導体層、１８……絶縁膜、１９……
半導体膜、２０……フィールド酸化膜、２１……シリコ
ン窒化膜、２２……シリコン酸化膜、２３……金属配
線、Ｅ_Ｃ……伝導帯の下端レベル、Ｅ_Ｆ……フェルミ準
位、Ｅｉ……ミッドギャップ、Ｅ_Ｖ……価電子帯の上端
レベル。

Claims (2)

【特許請求の範囲】
1. 【請求項１】一導電型半導体基板の上に設けられたソー
   ス及びドレイン領域と、該ソース及びドレイン領域に対
   してゲート絶縁膜を介して設けられるゲート電極と、前
   記ゲート絶縁膜の下でかつ前記ソース領域とドレイン領
   域との間に設けられかつ真性に近い低不純物濃度の一導
   電型半導体膜と、該半導体膜の下に設けられる絶縁膜
   と、該絶縁膜の下でかつ前記半導体膜に接触しないよう
   に設けられ前記半導体基板よりも高不純物濃度の一導電
   型半導体層とを含むことを特徴とするＭＩＳトランジス
   タ。
2. 【請求項２】一導電型半導体基板の上にシリコン窒化膜
   を設け、該シリコン窒化膜を選択除去して開口部を形成
   する工程と、該開口部から一導電型不純物を導入して前
   記半導体基板よりも項不純物濃度の一導電型半導体層を
   形成する工程と、前記一導電型半導体層の表面の少くと
   も一部に絶縁膜を形成する工程と、前記シリコン窒化膜
   を除去する工程と、前記半導体基板表面及び前記絶縁膜
   上に真性に近い低不純物濃度の一導電型シリコン膜を被
   着する工程と、前記半導体基板に接触して形成される前
   記シリコン膜の単結晶部分を種とし前記シリコン膜を熱
   処理して前記絶縁膜上のシリコン膜を単結晶にする工程
   と、前記絶縁膜上のシリコン膜表面にゲート絶縁膜を形
   成し、該ゲート絶縁膜上にゲート電極を形成する工程
   と、前記シリコン膜に前記ゲート電極に整合させてソー
   ス及びドレイン領域を形成する工程とを含むことを特徴
   とするＭＩＳトランジスタ製造方法。