JPH0563948B2 - - Google Patents
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- JPH0563948B2 JPH0563948B2 JP58128418A JP12841883A JPH0563948B2 JP H0563948 B2 JPH0563948 B2 JP H0563948B2 JP 58128418 A JP58128418 A JP 58128418A JP 12841883 A JP12841883 A JP 12841883A JP H0563948 B2 JPH0563948 B2 JP H0563948B2
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- thin film
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- single crystal
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
- H01L29/78657—SOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Description
【発明の詳細な説明】
本発明は、絶縁基板上に形成されるMISトラン
ジスタ及びその製造方法に関する。
ジスタ及びその製造方法に関する。
絶縁基板上に形成されるMISトランジスタ（以
下、SOI（semicoductor on insulator）MISトラ
ンジスタと略す）はトランジスタ間の分離が容易
である、寄生容量が少ない、などの特徴を有し、
高性能LSIに最も適した構造と考えられている。
下、SOI（semicoductor on insulator）MISトラ
ンジスタと略す）はトランジスタ間の分離が容易
である、寄生容量が少ない、などの特徴を有し、
高性能LSIに最も適した構造と考えられている。
SOI MISトランジスタの典型的な例は、SOS
（Silicon on Sapphire）であるが、一般に通常の
エピタキヤル法で良好な結晶を得るためにはシリ
コン単結晶薄膜は0.2μｍ以上の厚みがが必要とさ
れている。実用的には、0.4〜0.6μｍ程度の厚さ
が最も良く用いられている。
（Silicon on Sapphire）であるが、一般に通常の
エピタキヤル法で良好な結晶を得るためにはシリ
コン単結晶薄膜は0.2μｍ以上の厚みがが必要とさ
れている。実用的には、0.4〜0.6μｍ程度の厚さ
が最も良く用いられている。
ここで高性能化を目的とした短チヤネル化の問
題点について考える。
題点について考える。
SOI MISトランジスタにおいても通常のバル
クMISトランジスタと同様に短チヤネル化に伴な
い、パンチスルー、閾電圧の低下等に対処するた
めにチヤネルが形成される半導体薄膜の下純物濃
度を高くする必要がある。しかし下純物濃度が高
くなると、ドレインブレーク電圧が低下したり、
あるいはゲート電極下の薄膜が電気的に浮遊して
いるために、ダイナミツク特性が低下したりする
といつた悪影響が予想される。この第１の問題点
は半導体薄膜の膜厚が、空乏層厚みと同程度かあ
るいはそれ以上であるために、パルクMISトラン
ジスタの場合と同様に空乏層中のチヤージがトラ
ンジスタの電気特性に多大な影響を与えることが
原因である。第２の問題点はチヤネル長の制御性
である。SOI MISトランジスタでは通常ソー
ス・ドレイン拡散層厚みは半導体基板のそれと等
しい。従つて拡散の制御性から実用的な実効チヤ
ネル長は半導体薄膜厚みの２〜３倍以下にするこ
とはできない。
クMISトランジスタと同様に短チヤネル化に伴な
い、パンチスルー、閾電圧の低下等に対処するた
めにチヤネルが形成される半導体薄膜の下純物濃
度を高くする必要がある。しかし下純物濃度が高
くなると、ドレインブレーク電圧が低下したり、
あるいはゲート電極下の薄膜が電気的に浮遊して
いるために、ダイナミツク特性が低下したりする
といつた悪影響が予想される。この第１の問題点
は半導体薄膜の膜厚が、空乏層厚みと同程度かあ
るいはそれ以上であるために、パルクMISトラン
ジスタの場合と同様に空乏層中のチヤージがトラ
ンジスタの電気特性に多大な影響を与えることが
原因である。第２の問題点はチヤネル長の制御性
である。SOI MISトランジスタでは通常ソー
ス・ドレイン拡散層厚みは半導体基板のそれと等
しい。従つて拡散の制御性から実用的な実効チヤ
ネル長は半導体薄膜厚みの２〜３倍以下にするこ
とはできない。
第１及び第２の問題は、従つて、半導体薄膜の
厚みをより薄くすることができれば基本的には避
けられる。しかし、ソース・ドレインの厚さが薄
くなることで寄生抵抗が非常に大きくなつたり、
あるいは中途半ばな厚さで半導体薄報の大半が空
乏化してしまうような状態では、かえつてパンチ
スルー特性は悪くなるので、単純な薄膜化は、必
ずしも短チヤネル化には適さない。
厚みをより薄くすることができれば基本的には避
けられる。しかし、ソース・ドレインの厚さが薄
くなることで寄生抵抗が非常に大きくなつたり、
あるいは中途半ばな厚さで半導体薄報の大半が空
乏化してしまうような状態では、かえつてパンチ
スルー特性は悪くなるので、単純な薄膜化は、必
ずしも短チヤネル化には適さない。
従つて本発明の目的は、短チヤネルにおいても
パンチスルー電圧や閾電圧の低下といつたいわゆ
る短チヤネル効果が有効に抑制され、かつ、チヤ
ネルが形成される半導体薄膜内の不純物に起因す
るプレークダウン電圧の低下、ダイナミツク特性
の低下がなく、しかもソース・ドレインによる寄
生抵抗が充分低いSOI MISトランジスタと、こ
のようなトランジスタを容易に実現できる製造方
法を提供することにある。
パンチスルー電圧や閾電圧の低下といつたいわゆ
る短チヤネル効果が有効に抑制され、かつ、チヤ
ネルが形成される半導体薄膜内の不純物に起因す
るプレークダウン電圧の低下、ダイナミツク特性
の低下がなく、しかもソース・ドレインによる寄
生抵抗が充分低いSOI MISトランジスタと、こ
のようなトランジスタを容易に実現できる製造方
法を提供することにある。
すなわち本発明は、絶縁基板上に形成され、チ
ヤネルが形成される単結晶半導体薄膜を反転層と
同程度の厚みとし、かつソース・ドレイン領域が
ゲート直下のゲートとオーバーラツプしている部
分を除いて、前記単結晶半導体薄膜の厚みよりも
厚くしたことを特徴とするMISトランジスタおよ
び絶縁基板上に反転層と同程度の厚みの単結晶半
導体薄膜を成長させ、ゲート絶縁膜とゲート電極
を形成し、ゲート電極の側面を絶縁体でカバーし
た後、選択的エプタキシヤル成長によつてソー
ス・ドレインの領域の上にのみ単結晶半導体を成
長させ、前記単結晶半導体薄膜に比べて厚いソー
ス・ドレインを形成することを特徴とするMISト
ランジスタの製造方法である。
ヤネルが形成される単結晶半導体薄膜を反転層と
同程度の厚みとし、かつソース・ドレイン領域が
ゲート直下のゲートとオーバーラツプしている部
分を除いて、前記単結晶半導体薄膜の厚みよりも
厚くしたことを特徴とするMISトランジスタおよ
び絶縁基板上に反転層と同程度の厚みの単結晶半
導体薄膜を成長させ、ゲート絶縁膜とゲート電極
を形成し、ゲート電極の側面を絶縁体でカバーし
た後、選択的エプタキシヤル成長によつてソー
ス・ドレインの領域の上にのみ単結晶半導体を成
長させ、前記単結晶半導体薄膜に比べて厚いソー
ス・ドレインを形成することを特徴とするMISト
ランジスタの製造方法である。
次に本発明の構造のMISトランジスタの動作原
理について説明する。
理について説明する。
MISトランジスタの反転層の厚みは通常数十Å
〜100Åである。従つてトランジスタとして本質
的に必要とされるのはゲート絶縁膜の下のせいぜ
い200Åの半導体層だけである。短チヤネルにお
ける閾電圧の低下とか、パンチスルー耐圧の低下
とかはすべて反転層の下に広がつている空乏層中
の電位が、ドレイン電極の影響によつて変化する
めに生じるのであり、チヤネル部分に直接影響を
与えるからではない。すなわちゲート電極からチ
ヤネルまでの距離（ゲート酸化膜層）がチヤネル
長に比べて充分短いならば、チヤネルのポテンシ
ヤルはあくまでもゲートでコントロールされる。
そこでチヤネルの下の空乏層領域を絶縁体でおき
かえ、かつソース・ドレインの下端と、チヤネル
の下端とを同一平面上にそろえておけば、空乏層
にまつわる短チヤネル効果を抑制したまま、MIS
トランジスタとしての良好な動作が実現できる。
ただしこのままではソース・ドレイン層の厚みが
チヤネルと同程度になり、寄生抵抗は非常に大き
くなる。従つて、ゲート直下のゲートとオーバー
ラツプしている部分を除いたソース・ドレイン領
域の厚みを上方向に厚くすることで外因性の寄生
抵抗は低減できる。
〜100Åである。従つてトランジスタとして本質
的に必要とされるのはゲート絶縁膜の下のせいぜ
い200Åの半導体層だけである。短チヤネルにお
ける閾電圧の低下とか、パンチスルー耐圧の低下
とかはすべて反転層の下に広がつている空乏層中
の電位が、ドレイン電極の影響によつて変化する
めに生じるのであり、チヤネル部分に直接影響を
与えるからではない。すなわちゲート電極からチ
ヤネルまでの距離（ゲート酸化膜層）がチヤネル
長に比べて充分短いならば、チヤネルのポテンシ
ヤルはあくまでもゲートでコントロールされる。
そこでチヤネルの下の空乏層領域を絶縁体でおき
かえ、かつソース・ドレインの下端と、チヤネル
の下端とを同一平面上にそろえておけば、空乏層
にまつわる短チヤネル効果を抑制したまま、MIS
トランジスタとしての良好な動作が実現できる。
ただしこのままではソース・ドレイン層の厚みが
チヤネルと同程度になり、寄生抵抗は非常に大き
くなる。従つて、ゲート直下のゲートとオーバー
ラツプしている部分を除いたソース・ドレイン領
域の厚みを上方向に厚くすることで外因性の寄生
抵抗は低減できる。
以下、第１図ａ〜ｆの一連の工程図を用いて本
発明の典型的な一実施例につき、その構造及び製
造方法を説明する。以下の説明では説明の便宜
上、絶縁基板をサフアイ、また半導体をシリコン
と仮定するが、単結晶薄膜が形成できさえすれば
他の材料でもよく、これも当然本発明の範囲に含
まれる。
発明の典型的な一実施例につき、その構造及び製
造方法を説明する。以下の説明では説明の便宜
上、絶縁基板をサフアイ、また半導体をシリコン
と仮定するが、単結晶薄膜が形成できさえすれば
他の材料でもよく、これも当然本発明の範囲に含
まれる。
第１図ａは、サイフイア基板１にシリコンを分
子線エピタキシヤル法で約300Å成長させた後
（100面）、トランジスタを形成する部分を除いて
単結晶シリコン薄膜を異方性エツチングによつて
エツチオフし200Åのゲート酸化膜３を成長させ
た状態を示す。この時点で単結晶シリコン薄膜２
の厚みは200Åとなる。第１図ｂは、第１あるい
は第２導伝型のドープトポリシリコン5000Åと、
CVD SiO22000Åとを順にたい積した後選択エツ
チングによりゲート電極４を形成した状態であ
る。５はマスク酸化膜を示す。第１図ｃはイオン
注入で第１導伝型のソースドレイン領域６を形成
した状態であるが、この時イオン注入のエネルギ
ーは200Åのゲート酸化膜３の直下に不純物分布
のピークが来るように選ばれる。第１図ｄはポリ
シリコンゲート４の側面に熱酸化膜を約200Å成
長させた後に異方性スパツタエツチング法により
ソース・ドレイン６のゲートにオーバーラツプし
ていない領域の表面の酸化膜を取り除いた状態で
ある。この時ゲート４の上の酸化膜５は約2000Å
程度あるのでポリシリコン表面は外には現れな
い。
子線エピタキシヤル法で約300Å成長させた後
（100面）、トランジスタを形成する部分を除いて
単結晶シリコン薄膜を異方性エツチングによつて
エツチオフし200Åのゲート酸化膜３を成長させ
た状態を示す。この時点で単結晶シリコン薄膜２
の厚みは200Åとなる。第１図ｂは、第１あるい
は第２導伝型のドープトポリシリコン5000Åと、
CVD SiO22000Åとを順にたい積した後選択エツ
チングによりゲート電極４を形成した状態であ
る。５はマスク酸化膜を示す。第１図ｃはイオン
注入で第１導伝型のソースドレイン領域６を形成
した状態であるが、この時イオン注入のエネルギ
ーは200Åのゲート酸化膜３の直下に不純物分布
のピークが来るように選ばれる。第１図ｄはポリ
シリコンゲート４の側面に熱酸化膜を約200Å成
長させた後に異方性スパツタエツチング法により
ソース・ドレイン６のゲートにオーバーラツプし
ていない領域の表面の酸化膜を取り除いた状態で
ある。この時ゲート４の上の酸化膜５は約2000Å
程度あるのでポリシリコン表面は外には現れな
い。
第１図ｅに約1000℃でシリコンの選択的エピタ
キシヤル成長によりハロゲン化気体を主体とする
成長ガスを用いてエピタキシヤルシリコン７を約
5000Å成長させた状態を示す。このとき成長ガス
に第１伝導型の不純物を混入しておけばエピタキ
シヤルシリコン７ともとのソース・ドレイン６と
は電気的にも接続することになる。さらに、もと
のソース・ドレインは（100）面なのでゲートポ
リシリコン側壁の酸化膜とシリコンの材質の不一
致が原因となつてエピタキシヤルシリコン７の側
面にはテーパーが形成され、このためゲートポリ
シリコン４との間にＶ字形のみぞができあがるこ
とになる。第１図ｆは層間絶縁酸化膜８を成長さ
せコンタクト用の穴をあけたあとメタル配線９を
施した状態である。これが本発明MISトランジス
タの構造の典型的な一例である。
キシヤル成長によりハロゲン化気体を主体とする
成長ガスを用いてエピタキシヤルシリコン７を約
5000Å成長させた状態を示す。このとき成長ガス
に第１伝導型の不純物を混入しておけばエピタキ
シヤルシリコン７ともとのソース・ドレイン６と
は電気的にも接続することになる。さらに、もと
のソース・ドレインは（100）面なのでゲートポ
リシリコン側壁の酸化膜とシリコンの材質の不一
致が原因となつてエピタキシヤルシリコン７の側
面にはテーパーが形成され、このためゲートポリ
シリコン４との間にＶ字形のみぞができあがるこ
とになる。第１図ｆは層間絶縁酸化膜８を成長さ
せコンタクト用の穴をあけたあとメタル配線９を
施した状態である。これが本発明MISトランジス
タの構造の典型的な一例である。
本発明の構造によれば、単結晶シリコン薄膜２
の厚みが200Åと非常に薄く、従つてこの薄膜中
の不純物が電気的特性に及ぼす影響は無視でき
る。このため例えば、閾電圧はゲート金属と半導
体の仕事関数差によつてだけ決まり、いわゆる基
板効果とか、短チヤネルにおける閾電圧の低下と
いう問題は生じない。又ドレインプレークダウン
耐圧も、ゲート酸化膜厚やチヤネル長で決まる真
性値に等しくなり、不純物濃度の影響は受けな
い。さらにチヤネル長が、1000Å程度になつても
シリコン薄膜はまだ充分薄く、ゲート酸化膜厚を
考慮してもチヤネルの中央は充分ゲート電極のコ
ントロールできる状態であるため、たとえ薄膜中
の不純物濃度が抵低くても、パンチスルーのおそ
れはない。第２図に二次元解析で求めたたゲート
電圧（VG）とドレイン電流（D）との関係、い
わゆるテーリング特性を示す。同図により充分な
ＯＮ／ＯＦＦ比が取れていることがわかる。
の厚みが200Åと非常に薄く、従つてこの薄膜中
の不純物が電気的特性に及ぼす影響は無視でき
る。このため例えば、閾電圧はゲート金属と半導
体の仕事関数差によつてだけ決まり、いわゆる基
板効果とか、短チヤネルにおける閾電圧の低下と
いう問題は生じない。又ドレインプレークダウン
耐圧も、ゲート酸化膜厚やチヤネル長で決まる真
性値に等しくなり、不純物濃度の影響は受けな
い。さらにチヤネル長が、1000Å程度になつても
シリコン薄膜はまだ充分薄く、ゲート酸化膜厚を
考慮してもチヤネルの中央は充分ゲート電極のコ
ントロールできる状態であるため、たとえ薄膜中
の不純物濃度が抵低くても、パンチスルーのおそ
れはない。第２図に二次元解析で求めたたゲート
電圧（VG）とドレイン電流（D）との関係、い
わゆるテーリング特性を示す。同図により充分な
ＯＮ／ＯＦＦ比が取れていることがわかる。
一方、ソース・ドレインの本来の厚さは200Å
なのでゲート金属の加工さえ充分な精度で行なわ
れるならば、チヤネル長のコントロールも数10Å
のオーダーで可能である。しかも、ゲートとオー
バーラツプしていないソース・ドレイン領域は、
5000Åと充分厚みがあり、外因性の寄生抵抗は極
小におさえられている。又、このエピタキシヤル
ソース・ドレインとゲート電極との間にはＶみぞ
があるので、ゲートとソース・ドレインのカツプ
リング容量も小さくなつており、高速動作が行な
える。
なのでゲート金属の加工さえ充分な精度で行なわ
れるならば、チヤネル長のコントロールも数10Å
のオーダーで可能である。しかも、ゲートとオー
バーラツプしていないソース・ドレイン領域は、
5000Åと充分厚みがあり、外因性の寄生抵抗は極
小におさえられている。又、このエピタキシヤル
ソース・ドレインとゲート電極との間にはＶみぞ
があるので、ゲートとソース・ドレインのカツプ
リング容量も小さくなつており、高速動作が行な
える。
本発明の製造方法によれば、本来のソース・ド
レインの機能が必要とされる領域はシリコン薄膜
と同様のごく薄い厚みに設定されているにもかか
わらず、選択エピタキシヤル法を使うことで厚い
ソース・ドレイン（エピタキシヤル層）をゲート
電極に対してセルフアラインで形成できる。しか
も、この厚いソース・ドレインとゲート電極との
間にはＶ字型のみぞを自動的に形成することがで
き、寄生容量の増加も抑制できる。従つて本発明
の構造を作る上で卓絶した効果を発揮できるもの
である。
レインの機能が必要とされる領域はシリコン薄膜
と同様のごく薄い厚みに設定されているにもかか
わらず、選択エピタキシヤル法を使うことで厚い
ソース・ドレイン（エピタキシヤル層）をゲート
電極に対してセルフアラインで形成できる。しか
も、この厚いソース・ドレインとゲート電極との
間にはＶ字型のみぞを自動的に形成することがで
き、寄生容量の増加も抑制できる。従つて本発明
の構造を作る上で卓絶した効果を発揮できるもの
である。
以上の説明では説明の便宜上、典型的でしかも
簡便な一実施例についてのみ述べて来たが、本発
明はこのような実施例についてのみ限定されるも
のではない。例えば、トランジスタ領域の分離に
はシリコン島をエツチオフによつて形成する方法
以外にも熱酸化膜を成長させる方法でもかまわな
い。このような変形も当然本発明の範囲に含まれ
る。
簡便な一実施例についてのみ述べて来たが、本発
明はこのような実施例についてのみ限定されるも
のではない。例えば、トランジスタ領域の分離に
はシリコン島をエツチオフによつて形成する方法
以外にも熱酸化膜を成長させる方法でもかまわな
い。このような変形も当然本発明の範囲に含まれ
る。
第１図ａ〜ｆは本発明の典型的実施例を製造工
程を追つて示した要部断面図、第２図はゲート電
圧とドレイン電流との関係を示す特性曲線図であ
る。 １…絶縁基板、２…単結晶シリコン薄膜、３…
ゲート絶縁膜、４…ゲートポリシリコン、５…マ
スク酸化膜、６…ソース・ドレイン、７…エピタ
キシヤルシリコン、８…層間絶縁膜、９…メタル
配線。
程を追つて示した要部断面図、第２図はゲート電
圧とドレイン電流との関係を示す特性曲線図であ
る。 １…絶縁基板、２…単結晶シリコン薄膜、３…
ゲート絶縁膜、４…ゲートポリシリコン、５…マ
スク酸化膜、６…ソース・ドレイン、７…エピタ
キシヤルシリコン、８…層間絶縁膜、９…メタル
配線。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に形成されるMISトランジスタに
おいて、チヤネルが形成される単結晶半導体薄膜
を反転層と同程度の厚みとし、かつソース・ドレ
イン領域がゲート直下のゲートとオーバーラツプ
している部分を除いて前記単結晶半導体薄膜の厚
みよりも厚くしたことを特徴とするMISトランジ
スタ。 ２ 絶縁基板上に反転層と同程度の厚みの単結晶
半導体薄膜を成長させ、この上にゲート絶縁膜と
ゲート電極とを形成し、ゲート電極側面を絶縁体
でカバーした後、選択的エピタキシヤル成長によ
つて、ソース・ドレイン領域の上にのみ単結晶半
導体を成長させ、前記単結晶半導体薄膜に比べて
厚いソース・ドレインを形成することを特徴とす
るMISトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12841883A JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12841883A JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020582A JPS6020582A (ja) | 1985-02-01 |
| JPH0563948B2 true JPH0563948B2 (ja) | 1993-09-13 |
Family
ID=14984265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12841883A Granted JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020582A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| JPH04226079A (ja) * | 1990-04-17 | 1992-08-14 | Canon Inc | 半導体装置及びその製造方法及びそれを有する電子回路装置 |
| FR2799307B1 (fr) * | 1999-10-01 | 2002-02-15 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
-
1983
- 1983-07-14 JP JP12841883A patent/JPS6020582A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020582A (ja) | 1985-02-01 |
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