JPH06177765A - 電荷再分配ａ／ｄ変換器の誘電緩和補正回路 - Google Patents

Abstract

(57)【要約】 【目的】 電荷再分配Ａ／Ｄ変換器で生じる誘電緩和現
象に基づく誤差を減少させるための補正回路を提供する
事を目的とする。 【構成】 電荷再分配Ａ／Ｄ変換器の２のべき乗の加重
重みを付けられている分圧用配列キャパシタで発生する
誘電緩和誤差と同等の誤差を発生する複製キャパシタを
用意する。この複製キャパシタはサンプルおよびホール
ド回路（Ｓ／Ｈ）を接続し、配列キャパシタと同じ入力
信号電圧を保持して入力する。比較器の反転および非反
転入力端子に配列キャパシタ電圧と複製キャパシタ電圧
とをそれぞれ入力し、前記の誘電緩和誤差を相殺する事
によって、変換誤差を減少させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に電荷再分配Ａ／
Ｄ変換器の誘電緩和補正回路に関する。

【０００２】

【従来の技術】ＭＯＳ技術に於て高速、連続近似Ａ／Ｄ
変換器を実現するために、従来型電圧駆動Ｒ−２Ｒ技法
は扱いにくい、それは標準のシングルチャンネル技術で
は適切な膜抵抗器を拡散抵抗器で造れないためである。
複雑な薄膜工程が使用されねばならない。更に、これら
の方法では広範囲の値に渡って、ＭＯＳスィッチ内の
“ＯＮ”抵抗値を注意深く制御することが要求される。

【０００３】これとは対照的に電流スィッチとして使用
する際は、ＭＯＳ素子は電荷スィッチとして使用され、
本来的にオフセット電圧は零であり、増幅器としては非
常に高い入力抵抗を有する。更に加えて、キャパシタは
メタルゲート技術を用いて容易に製造できる。従ってひ
とつの手がかりとしては精密部品として抵抗器ではなく
キャパシタを使用し、作動媒体として電流ではなく電荷
を使用することが挙げられる。電荷再分配と呼ばれるこ
の技法は、数年に渡っていくつかのディスクリートなＡ
／Ｄ変換器で用いられてきている。しかしながらこれら
の変換器は高性能演算増幅器を必要としており、これは
シングルチャンネルＭＯＳ技法で実現するのは困難であ
る。

【０００４】二値加重キャパシタを使用した、５ビット
変換器の電荷再分配Ａ／Ｄ変換器技術が図１に示されて
いる。これは比較器２０、二値加重キャパシタ配列２
２、これに加えて最下位ビット（ＬＳＢ）に相当する重
みの付加キャパシタ２４、および電極板をある電圧に接
続するスィッチ３０，３４とで構成されている。変換は
三つの動作の順番で実現される。第一番目に、「サンプ
ルモード」が図１に示されており、上部電極２６がリセ
ット電位Ｖｒに接続され、下部電極２８は入力電圧Ｖｉ
ｎに接続される。この結果、上部電極２６上に充電され
た電荷は入力電圧Ｖｉｎとリセット電位Ｖｒとの差に比
例する。図２に示す「ホールドモード」では、上部電極
スィッチ３０は開路され、そして下部電極２８はスィッ
チ群３４を介して接地される。上部電極上の電荷は保存
されるので、その電位は（Ｖｒ−Ｖｉｎ）となる。「再
分配モード」は図３に示されており、これはひとつのキ
ャパシタの下部電極電圧を順番に接地電位からＶｒｅｆ
にスィッチングすることで構成されており、最上位ビッ
ト（ＭＳＢ）、すなわち最大のキャパシタから始める。
スィッチングでは最上位ビット（ＭＳＢ）の値を検査す
る。等価回路は実際的には二つの等しいキャパシタ間の
分圧回路であり、それは配列内のキャパシタンスが２の
等比加重となっているからである。それぞれ（Ｖｒ−Ｖ
ｉｎ）に等しい電圧Ｖｘは、基準電圧の１／２づつ増加
され、この操作の結果次式となる。

【数１】Ｖｘ＝Ｖｒ−Ｖｉｎ＋Ｖｒｅｆ／２ Ｖｘの符号を検出する事により、比較器出力はもしもＶ
ｘ＜０の場合は論理‘１’また、Ｖｘ＞０の場合は
‘０’となる。これは次の解釈と同等である、すなわち

【数２】もしも Ｖｘ＜０ ならば （Ｖｒ−Ｖｉｎ）
＞Ｖｒｅｆ／２； 従って、ＭＳＢ＝１；しかし

【数３】もしも Ｖｘ＞０ ならば （Ｖｒ−Ｖｉｎ）
＜Ｖｒｅｆ／２； 従って、ＭＳＢ＝０。比較器の出力、従って二値ビット
の値が検査される。スィッチＳ１はＭＳＢ ｂ４が零の
時のみ接地電位に戻される。同様の方法で、次に大きな
キャパシタの下部電極をＶｒｅｆに上げ、その結果生じ
るＶｘの値の極性をチェックして次のＭＳＢが決定され
る。この場合、配列の電圧分割特性の結果Ｖｒｅｆ／４
がＶｘに加算される：

【数４】 Ｖｘ＝Ｖｒ−Ｖｉｎ＋ｂ４（Ｖｒｅｆ／２）＋ｂ２（Ｖｒｅｆ／４） 変換はこのやり方で全てのビットが決定されるまで継続
する。最終結果が図４に示されており、ディジタル出力
０１００１が得られている。上部電極上の元の全電荷は
二進方式で再分配が完了している。Ｎ再分配はＮビット
の変換を必要とする。

【０００５】

【発明の目的と要約】比較器を有しサンプル、ホールド
および変換モードで動作する本電荷再分配Ａ／Ｄ変換器
用誘電緩和補正回路は：下部電極を有し配列キャパシタ
が接している電圧を同一順序で充電されるように、また
中和時にはキャパシタ配列電圧内の誤差が複製キャパシ
タンス内の同一誤差と中和されるように配置されたひと
つのキャパシタ配列、複製キャパシタンスと；サンプル
モード時には入力信号電圧のサンプリングを行い、複製
キャパシタンスの下部電極を入力電圧に保持するように
配置されたサンプルおよびホールド回路（Ｓ／Ｈ）とで
構成されている。

【０００６】本発明の特長は、電荷再分配Ａ／Ｄ変換回
路内のキャパシタの誘電緩和によって引き起こされる変
換誤差の除去または低減である。

【０００７】電荷再分配Ａ／Ｄ変換器に関連して生じる
ひとつの問題は、通常のモノリシックキャパシタ内で発
生する誘電緩和現象に起因する性能の低下である。例え
ば、図５に示すようにサンプリング中、下部電極スィッ
チ３４はＶｉｎに設定され、上部電極スィッチ３０は、
上部電極をリセット電位Ｖｒに接続する。変換中、上部
電極スィッチ３０は開路され上部電極２６はフロート状
態となる。下部電極スィッチ３４は接地電位とｖｒｅｆ
との間で選択される。上部電極電位は、ホールドモード
中または変換開始直前には、Ｖｒ−Ｖｉｎである。連続
近似レジスタ（ＳＡＲ）論理回路は、フロート状態にあ
る上部電極をＶｒとするように下部電極スィッチ３４を
制御する。下部電極スィッチはフロート状態の上部電極
をＶｒ−Ｖｉｎ電位からＶｒ電位まで、配列内の二進加
重キャパシタを１ビット毎検査しながら連続して小刻み
に増加電圧を供給することによって変化させる。問題は
配列キャパシタ２２内部の誘電緩和により、変換中にフ
ロート状態の上部電極２６の電荷を流失させ、キャパシ
タの充電状態を前の電荷状態の電圧まで引き戻そうとす
る事である。これは理想的な電圧変化順序から電圧を変
動させ、結果として変換誤差を生じる。

【０００８】論文「電荷再分配Ａ／Ｄ変換器上の誘電緩
和の影響」、ＩＥＥＥジャーナル・オブ・ソリッドステ
ート・サーキット、第２５巻、Ｎｏ．６、１９９０年１
２月発行、１５５０から１５６１ページ、の中で発明者
たちは上部電極電圧内の誤差はその前にサンプリングさ
れた入力電圧の履歴にのみ依存し下部電極スィッチング
順序には依存しなしいと結論づけている。従って、ひと
つの補正のやり方が図６に示されている。Ｃａ３５は配
列キャパシタと同等に構成されたキャパシタであって、
このキャパシタの値は回路の対称性を保つためにおそら
く合計値と同じとするであろうが、キャパシタンスの値
は補正回路の動作には重要ではない。スィッチＳ２はス
ィッチ３０と連動して開閉する、すなわち変換器がサン
プリング状態の時は、Ｃａ３５の上部電極はＶｒに充電
され、また主キャパシタ配列内の全ての下部電極上にサ
ンプリングされるものと同じアナログ入力信号がサンプ
ルおよびホールド（Ｓ／Ｈ）回路３６でサンプリングさ
れる。Ｃａ３５の下部電極はサンプルおよびホールド３
６回路がホールドモード動作時に記憶しているサンプル
された入力電圧に保持されている。サンプルおよびホー
ルド回路３６は変換器がサンプリング中はサンプルモー
ドであり、変換器が変換中はホールドモードである。従
ってＣａ３５は変換器の配列キャパシタ２２が受けるの
と同一の電圧充電順序を受ける。

【０００９】変換手順の開始時にＣａの上部電極はフロ
ート状態となる、従って比較器の反転入力はＶｒから始
まるが、変換が進行するに従って変換器上部電極２６ま
たは非反転入力と同じ量だけ変動し、その理想的な手順
から変動する。この様にしてひとつの入力の変動はもう
一方の入力の変動を高価的に相殺する。従ってその動作
は理想的な上部電極順序を具備した変換器と等価とな
り、比較器の閾値電圧はＶｒに固定される。これは比較
器２０の動作が反転および非反転入力に於いて等しく生
じるドリフトとは独立である、すなわちこれが良好なコ
モンモード特性を有するものと仮定している。

【００１０】しかしながら、誘電緩和自体の影響を避け
るために、（Ｓ／Ｈ）回路は非常に注意深く設計されな
ければならない。これを実現するためのひとつの方法が
図７に示されている。各々のサンプリングキャパシタ４
０は、Ｎ番目のサンプルで使用されている。別のＮ−１
個のサンプリング中、放電スィッチ４２は閉路されてい
る。もしもＮが十分大きければ、任意の指定されたキャ
パシタがアクティブとなる間隔は長くなり、その時間間
隔によって前回サンプルされた電圧のキャパシタ内での
メモリが消去される。Ｎを２のべき乗とするのが好適で
あって、その様にすれば二進計数器および復号器を使用
して、必要なスィッチング信号順序を生成できる。次に
この順序が繰り返される。誘電緩和があるためサンプル
の保持された値内にいくらかのドリフトが生じるが、ほ
とんどの期間中キャパシタが放電状態となるほどＮが十
分大きいと仮定すると、このドリフトは常にメモリを放
電状態に引っ張るものである。図６に示すサンプルおよ
びホールド（Ｓ／Ｈ）回路の動作を示すタイミング図を
図８に示す。これは変換中に比較器の閾値内に付加的な
ドリフトを生じるであろうが、このドリフトの項は入力
電圧値に比例し、しかも変換器特性の利得に対して僅か
な誤差となるのみなので、変換器の線形性を劣化させる
ものではない。

【００１１】本発明を全差動変換器に適用した第二の実
施例を図１０に示す。単一端比較器の代わりに全差動比
較器を使用する目的は、有効入力信号範囲を二倍にする
事によって得られる精度の向上である。例えば、単一端
の場合、キャパシタ配列内のキャパシタの下部電極はＶ
ｉｎに充電される。従って変換中、下部電極電圧は接地
電位と基準電圧Ｖｅｒｆとの間でスィッチングされる。
もしも装置が５ボルト電源で動作しているとすると、入
力信号範囲は０から５ボルトであり、ここで０ボルトは
接地電位を表し、５ボルトは最大のＶｉｎを表す。しか
しながら、誘電緩和補正回路を具備した全差動方式の場
合、二つのキャパシタ配列が存在するので、ひとつのキ
ャパシタ配列の下部電極は−Ｖｉｎをサンプルし、第二
キャパシタ配列の下部電極は＋Ｖｉｎをサンプルする。
従って、変換中、これらの下部電極は＋Ｖｒｅｆおよび
−Ｖｒｅｆの間で切り替えられる。従って、再び装置が
５ボルト電源で動作していると仮定すると、入力信号範
囲は−５ボルトから＋５ボルトとなり、これは単一レン
ジの場合の二倍となる。さらに、差動比較器では、回路
内の任意の点に於ける入力信号は個々のノードに於ける
電圧を示すのではなく、反対側の、すなわち相対する二
つのノード電圧の間の差を表している。例えば誘電緩和
補正回路は、複製キャパシタンスＣａ３５の二つの上部
電極間の電圧差としてそれ自身で示されている二重誤差
電圧を補正する。

【００１２】誘電補正回路を持たない全差動変換器の場
合、電圧差がなんらかのディジタル出力に変換される二
入力比較器で十分であろう。差動変換器に対して誘電緩
和補正回路を適用するためには特殊な比較器が必要であ
る。例えば第一段に二つの差動対を並列に具備した比較
器の実現方法が図９に示されている。

【００１３】図９に示すように、比較器は二つの非反転
入力と、二つの反転入力を持たなければならず、ここで
一対の反転および非反転入力は入力を相殺している。二
つの比較器配列２２、二組のスィッチ３４、二つの入力
電圧、ひとつの正入力電圧，＋Ｖｉｎ、および負入力電
圧，−Ｖｉｎ、二つの複製キャパシタンスＣａおよびふ
たつのサンプルおよびホールド（Ｓ／Ｈ）回路で、図１
０に示すように差動比較器に適用された誘電緩和補正回
路に必要な要素が構成される。Ｃａ３５は単一端方式の
場合と同様、配列キャパシタ２２と同じになるように構
成されたキャパシタであり、このキャパシタの値は回路
の対称性を保つために合計値が同じとなっているが、キ
ャパシタンスの値は補正回路の動作にはさほど重要では
ない。二つのスィッチＳ２はスィッチ３０と連動して開
閉する、すなわち変換器がサンプル中、ｃａ３５の上部
電極はＶｒに充電され、各々の主キャパシタ配列２２内
の全ての下部電極上にサンプリングされた同じアナログ
入力信号は各々のサンプルおよびホールド回路３６でサ
ンプリングされる。サンプルおよびホールド回路３６は
変換器がサンプリング中はサンプルモードにあり、変換
器が変換中はホールドモードとなる。従って両方の複製
キャパシタンスＣａ３５は二組の変換器配列キャパシタ
２２と同じ順序で充電電圧にさらされる。

【００１４】変換手順の開始時に、両方のＣａ３５の上
部電極はフロート状態となり、従って比較器の相殺入力
はＶｒから始まるが、変換の進行につれて変換器の上部
電極２６がその理想的な手順から変動するのと同じ量だ
け、作動的に変動する。この様にしてひとつの入力に於
ける変動は、もう一方の入力に於ける変動を効果的に相
殺する。さらに複製キャパシタンスＣａ３５の下部電極
は、ホールドモード動作中にサンプルおよびホールド３
６回路でサンプリングされ、記憶されている入力電圧に
保持される。従って、その動作は理想的な上部電極順序
と作動閾値電圧が０に固定された比較器とを具備した変
換器と等価である。

【００１５】出力を零から１へ遷移させる二つの入力端
子間の差電圧は、二つの入力差を補正されていない場合
はもはや零ではないが、電圧が予備の相殺入力の組、＋
Ｖｂｉａｓおよび−Ｖｂｉａｓの間にプログラムされる
ように選定されている。これらの相殺入力は比較器の閾
値電圧を相殺するが、これはキャパシタ配列内のキャパ
シタ誘電緩和によって生じる変動誤差を中和する形で行
われる。

【００１６】以上いくつかの提出された実施例を詳細に
記述してきた。本発明の範囲はこれら記述されたものと
は異なっても、特許請求の範囲に入る実施例を内包する
ものと理解されたい。

【００１７】本発明を図示した実施例に基づいて以上記
述してきたが、この記述は制限を意図したものでは無
い。図示された実施例、同様に本発明のその他の実施例
の種々の修正並びに組合せは、本技術分野に精通の者に
は記述を参照することに依って明かであろう。従って、
添付の特許請求の範囲はその様な修正または実施例をも
包括するものと意図している。

【００１８】以上説明に関して更に以下の項を開示す
る。 （１）サンプル、ホールドおよび変換モードで動作す
る、電荷再分配Ａ／Ｄ変換器用誘電緩和補正回路であっ
て：ひとつの比較器と；ひとつのキャパシタ配列と；ひ
とつの複製キャパシタとを含み、該複製キャパシタが前
記配列キャパシタが受けるのと同じ充電電圧手順を受
け、前記比較器がキャパシタ配列電圧内の変動を、前記
複製キャパシタ電圧内に同じ変動を受けるやり方で中和
できるように配置されている、前記誘電緩和補正回路。

【００１９】（２）第１項記載の誘電緩和補正回路であ
って、更に前記複製キャパシタンスの下部電極に接続さ
れたサンプルおよびホールド回路（Ｓ／Ｈ）を含む、前
記誘電緩和補正回路。

【００２０】（３）第２項記載の誘電緩和補正回路であ
って、前記サンプルおよびホールド回路（Ｓ／Ｈ）が変
換器がサンプルモード中には入力信号電圧をサンプル
し、その変換モード中は前記複製キャパシタンスの下部
電極を前記入力信号電圧に保持するように動作する、前
記誘電緩和補正回路。

【００２１】（４）第２項記載の誘電緩和補正回路であ
って、前記サンプルおよびホールド回路が前記キャパシ
タ配列と同時に入力信号電圧を受信する、前記誘電緩和
補正回路。

【００２２】（５）第１項記載の誘電緩和補正回路であ
って、前記複製キャパシタの上部電極が前記比較器の反
転入力に接続されている、前記誘電緩和補正回路。

【００２３】（６）第１項記載の誘電緩和補正回路であ
って、前記キャパシタ配列の上部電極が前記比較器の非
反転入力に接続されている、前記誘電緩和補正回路。

【００２４】（７）第２項記載の誘電緩和補正回路であ
って、前記サンプルおよびホールド回路がサンプリング
用キャパシタ配列と放電スィッチ配列とを含む、前記誘
電緩和補正回路。

【００２５】（８）第７項記載の誘電緩和補正回路であ
って、前記サンプルおよびホールド回路（Ｓ／Ｈ）内の
各々のサンプリングキャパシタが、各Ｎ番目のサンプル
で使用され、更にここでＮは前記サンプリングキャパシ
タンスが別の入力電圧のサンプリングを行う前に十分に
放電するように選択されている、前記誘電緩和補正回
路。

【００２６】（９）第８項記載の誘電緩和補正回路であ
って、前記放電スィッチが各Ｎ番目のサンプリング毎に
開路される、前記誘電緩和補正回路。

【００２７】（１０）サンプル、ホールドおよび変換モ
ードで動作する、全差動電荷再分配Ａ／Ｄ変換器用誘電
緩和補正回路であって：第一非反転および反転入力に加
えて、少なくとも一対のオフセット入力を有するひとつ
の比較器と；第一および第二キャパシタ配列と；第一お
よび第二の複製キャパシタとを含み、該複製キャパシタ
が前記配列キャパシタが受けるのと同じ充電電圧手順を
受け、前記比較器がキャパシタ配列電圧内の変動を、前
記複製キャパシタ電圧内に同じ変動を受けるやり方で中
和できるように配置されている、前記誘電緩和補正回
路。

【００２８】（１１）第１０項記載の誘電緩和補正回路
であって、更に前記複製キャパシタンスの下部電極に接
続されたサンプルおよびホールド回路（Ｓ／Ｈ）を含
む、前記誘電緩和補正回路。

【００２９】（１２）第１１項記載の誘電緩和補正回路
であって、前記サンプルおよびホールド回路（Ｓ／Ｈ）
が、変換器がサンプルモード中には入力信号電圧をサン
プルし、その変換モード中は前記複製キャパシタンスの
下部電極を前記入力信号電圧に保持するように動作す
る、前記誘電緩和補正回路。

【００３０】（１３）第１１項記載の誘電緩和補正回路
であって、前記サンプルおよびホールド回路が前記キャ
パシタ配列と同時に入力信号電圧を受信する、前記誘電
緩和補正回路。

【００３１】（１４）第１０項記載の誘電緩和補正回路
であって、前記オフセット入力の対が第二反転入力と第
二非反転入力とを含む、前記誘電緩和補正回路。

【００３２】（１５）第１０項記載の誘電緩和補正回路
であって、前記第一キャパシタ配列の上部電極が前記比
較器の非反転および反転入力の第一の組に接続されてい
る、前記誘電緩和補正回路。

【００３３】（１６）第１１項記載の誘電緩和補正回路
であって、前記サンプルおよびホールド回路がＮ個のキ
ャパシタ配列と放電スィッチ配列とを含む、前記誘電緩
和補正回路。

【００３４】（１７）第１６項記載の誘電緩和補正回路
であって、各々のサンプリングキャパシタが、各Ｎ番目
のサンプルで使用され、更にここでＮは前記サンプリン
グキャパシタンスが別の入力電圧のサンプリングを行う
前に十分に放電するように選択されている、前記誘電緩
和補正回路。

【００３５】（１８）第１６項記載の誘電緩和補正回路
であって、前記放電スィッチの配列が各Ｎ番目のサンプ
リング毎に開路され、別のＮ−１サンプル中は閉路され
る、前記誘電緩和補正回路。

【００３６】（１９）比較器２０を有し、サンプル、ホ
ールドおよび変換モードで動作する、本電荷再分配Ａ／
Ｄ変換器用誘電緩和補正回路は：ひとつのキャパシタ配
列２２、下部電極を有し、配列キャパシタ２２が受ける
のと同じ充電電圧手順で充電されて、キャパシタ配列２
２電圧の誤差を、複製キャパシタンス３５内の同じ誤差
と中和するように配置されているひとつの複製キャパシ
タンス３５と、そして；サンプリングモード中に入力信
号電圧をサンプリングするためのサンプルおよびホール
ド回路（Ｓ／Ｈ）３６で、複製キャパシタンス３５の下
部電極を入力信号電圧に保持するように配置されてい
る、サンプルおよびホールド３６とを含む。その他の装
置、システム並びに方法が開示されている。

【００３７】注意（Ｃ）著作権、 ^*Ｍ^* テキサス・イン
スツルメント社１９９１年。本発明書類の開示の一部は
著作権並びにマスク作業保護に関する物質を含む。著作
権並びにマスク作業の所有者は、特許書類または特許開
示内容を特許並びに商標局のファイルまたは記録に有る
とおりにいずれの者が複写再生する事に反対するもので
はないが、その他の場合は全ての著作権並びにマスク作
業の権利を留保する。

【図面の簡単な説明】

【図１】サンプルモードで動作中の電荷再分配Ａ／Ｄ変
換器の概要図。

【図２】ホールドモードで動作中の電荷再分配Ａ／Ｄ変
換器の概要図。

【図３】再分配モードで動作中の電荷再分配Ａ／Ｄ変換
器の概要図。

【図４】変換完了状態の電荷再分配Ａ／Ｄ変換器の概要
図。

【図５】サンプルモードで動作中の電荷再分配Ａ／Ｄ変
換器の概要図。

【図６】本発明に基づく誘電緩和補正回路を備えた電荷
再分配Ａ／Ｄ変換器の概要図。

【図７】図６のサンプルおよびホールド回路（Ｓ／Ｈ）
の概要図。

【図８】図７のサンプルおよびホールド回路（Ｓ／Ｈ）
の動作を記述するタイミング図。

【図９】誘電緩和補正回路を備えた差動変換回路内の、
実現可能なひとつの実施例を示す図。

【図１０】差動変換回路に適用された本発明の誘電緩和
補正回路を示す図。以上の図に於いて、特に示さない限
り複数の図の中で対応する部品には同一の参照番号が付
けられている。

【符号の説明】

２０ 比較器 ２２ 配列キャパシタ ２６ 上部電極 ２８ 下部電極 ３０ 上部電極スィッチ ３４ 下部電極スィッチ ３５（Ｃａ） 複製キャパシタンス ３６ サンプルおよびホールド回路（Ｓ／Ｈ） ４０ サンプリングキャパシタ ４２ 放電スィッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 サンプル、ホールドおよび変換モードで
   動作する、電荷再分配Ａ／Ｄ変換器用誘電緩和補正回路
   であって：ひとつの比較器と；ひとつのキャパシタ配列
   と；ひとつの複製キャパシタとを含み、該複製キャパシ
   タが前記配列キャパシタが受けるのと同じ充電電圧手順
   を受け、前記比較器がキャパシタ配列電圧内の変動を、
   前記複製キャパシタ電圧内に同じ変動を受けるやり方で
   中和できるように配置されている、前記誘電緩和補正回
   路。