JP2012109948A - ヒシテリシス装置 - Google Patents

Abstract

【課題】簡易な構成でヒシテリシス特性を付与する。
【解決手段】ヒシテリシス装置１０００は、複数の閾値に対応するオフセット電圧を入力信号Ｖｉｎに付加した調整信号Ｖｘを出力する入力信号調整部３００と、調整信号Ｖｘに基づいて２値化した第１信号１０ａを出力するコンパレータ１０と、入力信号調整部３００を制御して複数の閾値ごとにオフセット電圧を切り替えるとともに、オフセット電圧の切り換えごとに第１信号１０ａを取得し、複数の閾値に対応する第１信号１０ａと前回の出力信号ＤＥＴとに基づいて今回の出力信号ＤＥＴを生成する判定部２００とを備える。
【選択図】図１

Description

本発明は、ヒシテリシス装置に関する。

入力信号を閾値と比較して２値化した出力信号を出力するコンパレータでは、入力信号のレベルが閾値の付近で変動すると、出力信号のレベルが短時間で変動するチャタリングが発生する。このチャタリングを防止するため、ヒシテリシス回路が知られている。ヒシテリシス回路では、例えば、２つの閾値を用いる。第１閾値をＶref1、第２閾値をＶref2、Ｖref1＜Ｖref2としたとき、出力信号がローレベルからハイレベルに遷移する時には第２閾値Ｖref2を用い、出力信号がハイレベルからローレべルへ遷移する時には第1閾値Ｖref1を用いる。
特許文献１には、チャタリングを防止する観点から、ブリッジ回路からの出力信号をヒシテリシス回路の一種であるシュミットトリガ回路に供給する磁気検出装置が開示されている。また、シュミットトリガ回路は、一般に、オペアンプを用いて正帰還を掛けた増幅器で構成され、安定性を考慮してツェナーダイオードを出力段に付加することが多い。

ＷＯ２００８／０９９６６２号公報

しかしながら、上述したブリッジ回路において磁気の有無を検出する場合、外部磁界の極性が＋Ｈに対応するシュミットトリガ回路と、外部磁界の極性が−Ｈに対応するシュミットトリガ回路を設ける必要があり、構成が複雑になっていた。
また、シュミットトリガ回路を低電圧で動作させる場合、シュミットトリガ回路で調整する閾値電圧が微小電圧となり、高い精度が要求されるといった問題があった。

本発明は、このような事情に鑑みてなされたものであり、簡易な構成でヒシテリシス特性を付与することが可能なヒシテリシス装置を提供することを解決課題とする。

上記課題を解決するため、本発明に係るヒシテリシス装置は、入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値に対応するオフセットレベルを前記入力信号に付加した調整信号を出力する入力信号調整部と、前記調整信号に基づいて２値化した第１信号を出力するコンパレータと、前記入力信号調整部を制御して前記複数の閾値ごとに前記オフセットレベルを切り替えるとともに、前記オフセットレベルの切り換えごとに前記第１信号を取得し、前記複数の閾値に対応する第１信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備える。

この発明によれば、複数の閾値で変化するヒシテリシス特性によって入力信号の大きさを判定するのに、一回の計測で判定するのではなく、入力信号を閾値で区分けした複数の範囲のうちどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号とに基づいて、ヒシテリシス特性が付与された今回の出力信号を得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置の動作を安定させることができる。

上述したヒシテリシス装置において、前記入力信号調整部は、前記調整信号を差動形式で生成し、前記コンパレータは差動形式の前記調整信号を比較して前記第１信号を生成することが好ましい。
また、前記判定部は、前記複数の閾値に対応するオフセットレベルを指定する制御信号を出力し、前記入力信号調整部は、差動形式の前記調整信号を出力する第1出力端子及び第２出力端子と、４個のセンサ素子と、前記制御信号に基づいて前記オフセットレベルを切り替える調整部とを備えることが好ましい。このような入力信号調整部としては、例えば、図７に示すブリッジ回路３Ａ及び選択信号生成回路４０Ａが相当し、調整部としては、選択信号生成回路４０Ａ、第１ラダー抵抗Ｒａ、第２ラダー抵抗Ｒｂ、第１選択部Ｘ１及び第２選択部Ｘ２が相当する。

次に、本発明に係る他のヒシテリシス装置は、入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値を選択して出力する閾値選択部と、前記入力信号を前記閾値選択部で選択した閾値と比較して２値化した第１信号を出力するコンパレータと、前記閾値選択部を制御して前記複数の閾値を切り替えるとともに、前記複数の閾値の切り換えごとに前記第１信号を取得し、前記複数の閾値に対応する第１信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備える。

この発明によれば、複数の閾値で変化するヒシテリシス特性によって入力信号の大きさを判定するのに、一回の計測で判定するのではなく、入力信号を閾値で区分けした複数の範囲のうちどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号とに基づいて、ヒシテリシス特性が付与された今回の出力信号を得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置の動作を安定させることができる。

上述したヒシテリシス装置において、前記入力信号は前記複数の閾値で区分けしたとき、複数の範囲に区分けされ、前記出力信号は第1論理値と第２論理値とに２値化され、前記複数の範囲のうち、前記出力信号が前記第１論理値となる範囲を第１論理値範囲、前記出力信号が前記第２論理値となる範囲を第２論理値範囲、前記出力信号が前記第１論理値又は前記第２論理値となる範囲を共通範囲としたとき、前記判定部は、前記複数の閾値に対応する第１信号に基づいて、前記入力信号が前記第１論理値範囲、前記第２論理値範囲、及び前記共通範囲のいずれに属するかを判定し、前記入力信号が前記第１論理範囲に属する場合は、今回の出力信号を前記第１論理値とし、 前記入力信号が前記第２論理範囲に属する場合は、今回の出力信号を前記第２論理値とし、前記入力信号が前記共通範囲に属する場合は、今回の出力信号を前回の出力信号と一致させることが好ましい。

この発明によれば、複数の閾値に対応する第１信号に基づいて、入力信号が第１論理値範囲、第２論理値範囲、及び共通範囲のいずれに属するかを判定するが、全ての閾値について第１信号を得ることは必ずしも必要では無く、３つの範囲のいずれに属するかを判定できれば、その時点で閾値の切り替えを中止することができる。このため、処理速度を向上させることができ、しかも切り替え回数の低減に伴って消費電力を削減することができる。

第１態様に係るヒシテリシス装置の構成を示すブロック図である。 ヒシテリシス特性を示すグラフである。 判定部において出力信号を生成するための真理値表である。 第２態様に係るヒシテリシス装置の構成を示すブロック図である。 第３態様に係る判定部において出力信号を生成するための真理値表である。 第３態様に係る判定部の動作を示すフローチャートである。 第１態様に係る磁気検出装置の構成を示すブロック図である。 第1乃至第４磁気センサの基板上での配置を示す説明図である。 第２態様に係る磁気検出装置の構成を示すブロック図である。 第３態様に係る磁気検出装置の構成を示すブロック図である。

本発明の実施の形態について図面を参照して説明する。
＜１．ヒシテリシス装置＞
＜１−１：第１態様＞
図１は、本発明の実施形態に係るヒシテリシス装置のブロック図である。このヒシテリシス装置１０００は、入力信号Ｖｉｎに対して図２示すヒシテリシス特性に従って出力信号ＤＥＴを生成する。この例のヒシテリシス特性は、第１閾値−Ｖａ、第２閾値−Ｖｂ、第３閾値＋Ｖａ、及び第４閾値＋Ｖｂにおいて、出力信号ＤＥＴが変化する。

出力信号ＤＥＴが「０」の状態において、入力信号Ｖｉｎが次第に小さくなり、第１閾値−Ｖａを下回ると出力信号ＤＥＴは「１」の状態に変化する。一方、出力信号ＤＥＴが「１」の状態において、入力信号Ｖｉｎが次第に大きくなり、第２閾値−Ｖｂを上回ると出力信号ＤＥＴは「０」の状態に変化する。
また、出力信号ＤＥＴが「１」の状態において、入力信号Ｖｉｎが次第に小さくなり、第３閾値＋Ｖａを下回ると出力信号ＤＥＴは「０」の状態に変化する。一方、出力信号ＤＥＴが「０」の状態において、入力信号Ｖｉｎが次第に大きくなり、第４閾値＋Ｖｂを上回ると出力信号ＤＥＴは「１」の状態に変化する。

ヒシテリシス装置１０００は、入力信号調整部３００、コンパレータ１０、及び判定部２００を備える。入力信号調整部３００には、判定部２００から第１乃至第４閾値に対応するオフセット電圧を指定する制御信号ＣＴＬが供給される。入力信号調整部３００には、制御信号ＣＴＬが指定するオフセット電圧を入力信号Ｖｉｎに付加して、調整信号Ｖｘを生成する。言い換えると、入力信号調整部３００は、制御信号ＣＴＬに従ってオフセット電圧を調整し、入力信号Ｖｉｎとオフセット電圧に基づいて、調整信号Ｖｘを生成する。この例では、調整信号Ｖｘは第１出力電圧Ｖ１及び第２出力電圧Ｖ２といった差動形式で与えられる。

ここで、第１乃至第４閾値に各々対応するオフセット電圧がＶoff1〜Ｖoff4であるとする。オフセット電圧Ｖoff1は、Ｖｉｎ＝−Ｖａである場合にΔＶ＝Ｖ２−Ｖ１＝０となるように設定され、さらにＶｉｎ＜−ＶａでΔＶ＞０となるように第１出力電圧Ｖ１及び第２出力電圧Ｖ２の極性が設定される。オフセット電圧Ｖoff2は、Ｖｉｎ＝−Ｖｂである場合にΔＶ＝Ｖ２−Ｖ１＝０となるように設定され、さらにＶｉｎ＜−ＶｂでΔＶ＞０となるように第１出力電圧Ｖ１及び第２出力電圧Ｖ２の極性が設定される。
オフセット電圧Ｖoff3は、Ｖｉｎ＝＋Ｖａである場合にΔＶ＝Ｖ２−Ｖ１＝０となるように設定され、オフセット電圧Ｖoff4は、Ｖｉｎ＝＋Ｖａである場合にΔＶ＝Ｖ２−Ｖ１＝０となるように設定されている。さらにＶｉｎ＞＋ＶａでΔＶ＞０となるように第１出力電圧Ｖ１及び第２出力電圧Ｖ２の極性が設定される。オフセット電圧Ｖoff4は、Ｖｉｎ＝＋Ｖｂである場合にΔＶ＝Ｖ２−Ｖ１＝０となるように設定され、さらにＶｉｎ＞＋ＶｂでΔＶ＞０となるように第１出力電圧Ｖ１及び第２出力電圧Ｖ２の極性が設定される。

コンパレータ１０は、調整信号Ｖｘ（Ｖ１，Ｖ２）を２値化して第1信号１０ａを出力する。この例では、Ｖ２＞Ｖ１のとき第1信号１０ａは「１」となり、Ｖ２＜Ｖ１のとき第1信号１０ａは「０」となる。
判定部２００は、メモリを備え、前回の出力信号ＤＥＴを記憶している。また、判定部２００は、制御信号ＣＴＬを用いて第１乃至第４閾値に対応するオフセット電圧Ｖoff1〜Ｖoff4を切り替えるように入力信号調整部３００を制御するとともに、オフセット電圧Ｖoff1〜Ｖoff4を切り替えごとに第１信号１０ａを取得し、第１乃至第４閾値に対応する第１信号１０ａと前回の出力信号ＤＥＴとに基づいて今回の出力信号ＤＥＴを生成する。

ここで、入力信号Ｖｉｎが第１閾値−Ｖａを下回る範囲を第１範囲Ｗ１、入力信号Ｖｉｎが第１閾値−Ｖａ以上で第２閾値−Ｖｂ未満の範囲を第２範囲Ｗ２、入力信号Ｖｉｎが第２閾値−Ｖｂ以上で第３閾値＋Ｖａ未満の範囲を第３範囲Ｗ３、入力信号Ｖｉｎが第３閾値＋Ｖａ以上で第４閾値＋Ｖｂ未満の範囲を第４範囲Ｗ４、入力信号Ｖｉｎが第４閾値＋Ｖｂ以上の範囲を第５範囲Ｗ５としたとき、判定部２００は、現在の入力信号Ｖｉｎがどの範囲に属するかを判定し、この判定結果と前回の出力信号ＤＥＴとに基づいてヒシテリシス特性を持たせた今回の出力信号ＤＥＴを生成する。

例えば、前回の出力信号ＤＥＴが「０」で、今回の入力信号Ｖｉｎが第２範囲Ｗ２に属する場合は、今回の出力信号ＤＥＴは「０」とする。一方、前回の出力信号ＤＥＴが「１」で、今回の入力信号Ｖｉｎが第２範囲Ｗ２に属する場合は、今回の出力信号ＤＥＴは「１」とする。入力信号Ｖｉｎが第２範囲Ｗ２か第４範囲Ｗ４に属する場合、図２に示すように出力信号ＤＥＴは「０」の場合もあれば「１」の場合もある。どちらになるかは、過去の入力信号Ｖｉｎによる。入力信号Ｖｉｎが第３範囲Ｗ３から第２範囲Ｗ２に変化した場合には、出力信号ＤＥＴを「０」とし、入力信号Ｖｉｎが第１範囲Ｗ１から第２範囲Ｗ２に変化した場合には、出力信号ＤＥＴを「１」とする。また、入力信号Ｖｉｎが第３範囲Ｗ３から第４範囲Ｗ４に変化した場合には、出力信号ＤＥＴを「０」とし、入力信号Ｖｉｎが第５範囲Ｗ５から第４範囲Ｗ４に変化した場合には、出力信号ＤＥＴを「１」とする。

本実施形態では、入力信号Ｖｉｎがどの範囲に属するかを特定するために、入力信号Ｖｉｎが第１乃至第４閾値（−Ｖａ、−Ｖｂ、＋Ｖａ、＋Ｖｂ）を超えるか否かを判定する。具体的には、第１乃至第４閾値に相当するオフセット電圧Ｖoff1〜Ｖoff4を付加するように入力信号調整部３００を制御する。

ここで、前回の出力信号ＤＥＴの値をＤＥＴ’としたとき、入力信号Ｖｉｎと第１乃至第４閾値（−Ｖａ、−Ｖｂ、＋Ｖａ、＋Ｖｂ）との比較結果である第１信号１０ａと第１乃至第５範囲Ｗ１〜Ｗ５との関係、及び今回の出力信号ＤＥＴとの関係を図３に示す。

例えば、第1閾値−Ｖａに対応する第１信号１０ａが「０」、第２閾値−Ｖｂに対応する第１信号１０ａが「０」、第３閾値＋Ｖａに対応する第１信号１０ａが「０」、第４閾値＋Ｖｂに対応する第１信号１０ａが「１」の場合、入力信号Ｖｉｎは第４範囲Ｗ４にある。この場合には、図２に示すように、過去の入力信号Ｖｉｎの状態に応じて、今回の出力信号ＤＥＴは「０」となることもあれば、「１」となることもある。そして、前回の出力信号ＤＥＴ’が「０」であれば今回の出力信号ＤＥＴは「０」であり、前回の出力信号ＤＥＴ’が「１」であれば今回の出力信号ＤＥＴは「１」である。判定部２００は、図３に示す真理値表に従った論理演算を実行して、今回の出力信号ＤＥＴを生成する。

このヒシテリシス装置１０００によれば、入力信号Ｖｉｎの絶対値が小さい場合に「０」となり、入力信号Ｖｉｎの絶対値が大きい場合に「１」となる出力信号ＤＥＴにヒシテリシス特性を付与することができる。
また、ヒシテリシス装置１０００によれば、複数の閾値で変化するヒシテリシス特性によって入力信号Ｖｉｎの大きさを判定するのに、一回の計測で信号の有無を検出するのではなく、第１出力電圧Ｖ１と第２出力電圧Ｖ２との大小関係を判定するコンパレータ１０を用いて、入力信号Ｖｉｎがどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号ＤＥＴ’とに基づいて、ヒシテリシス特性が付与された今回の出力信号ＤＥＴを得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置１０００の動作を安定させることができる。

＜１−２：第２態様＞
図４は、本発明の実施形態に係るヒシテリシス装置のブロック図である。このヒシテリシス装置２０００は、上述したヒシテリシス装置１０００と同様に入力信号Ｖｉｎに対して図２示すヒシテリシス特性を付与した出力信号ＤＥＴを生成する。

ヒシテリシス装置２０００は、閾値選択部４００を備える。閾値選択部４００は、判定部２０１から供給される制御信号ＣＴＬに従って第１乃至第４閾値（−Ｖａ，−Ｖｂ，＋Ｖａ，＋Ｖｂ）のうち一つを選択してコンパレータ１０に出力する。
判定部２０１は、第１閾値−Ｖａ又は第２閾値−Ｖｂを指定した場合には、第1信号１０ａを反転し、第３閾値＋Ｖａ又は第４閾値＋Ｖｂを指定した場合には、第1信号１０ａをそのまま用いて、図３に示す真理値表の論理演算を実行して、出力信号ＤＥＴを生成する。従って、制御信号ＣＴＬが第1閾値−Ｖａを指定する場合、入力信号Ｖｉｎが第１閾値−Ｖａを下回ると、第１信号１０ａは「０」となるが、判定部２０１は、これを反転し第１信号１０ａが「１」として論理演算を実行する。

これによって、ヒシテリシス装置２０００は、ヒシテリシス装置１０００と同様に、入力信号Ｖｉｎの絶対値が小さい場合に「０」となり、入力信号Ｖｉｎの絶対値が大きい場合に「１」となる出力信号ＤＥＴにヒシテリシス特性を付与することができる。
また、入力信号Ｖｉｎの大きさを判定するのに、一回の計測で信号の有無を検出するのではなく、複数の閾値を順次切り替えて入力信号Ｖｉｎがどの範囲に属するかを特定するので、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置２０００の動作を安定させることができる。

＜１−３：変形例＞
上述した第1態様及び第２態様では、入力信号Ｖｉｎがヒシテリシス特性の変化点で区切られるどの範囲に属するかを特定するために、第１乃至第４閾値を順次選択するように制御した。すなわち、４回の切り換えを実行した。しかしながら、図３に示す真理値表において、今回の出力信号ＤＥＴの論理値を決定しているのは、太枠で囲まれた部分であり、その他の部分は、今回の出力信号ＤＥＴに影響を与えていない。この点に着目して図３の真理値表を書き直すと、図５に示す真理値表が得られる。図５において「−」を記載した欄は、「０」「１」のいずれであってもよいことを意味する。

即ち、前回の出力信号ＤＥＴ’によって、今回の出力信号ＤＥＴの論理値が影響を受けるのは、第２範囲Ｗ２及び第４範囲Ｗ４のみであり、第１範囲Ｗ１、第３範囲Ｗ３、及び第５範囲Ｗ５では、前回の出力信号ＤＥＴ’を参照する必要はない。さらに、入力信号Ｖｉｎが第１閾値−Ｖａ未満であれば、第１範囲Ｗ１であることが確定する。この場合は、今回の出力信号ＤＥＴは「１」となる。従って、第２乃至第４閾値（−Ｖｂ、＋Ｖａ、＋Ｖｂ）に対応する切り換えが不要となる。

そこで、判定部２００及び２０１は、図６に示すフローチャートに従って判定動作を実行してもよい。
まず、判定部２００及び２０１は、入力信号Ｖｉｎが第１閾値−Ｖａ未満であるか否かを判定する(ステップＳ１)。具体的には、第１閾値−Ｖａを指定する制御信号ＣＴＬを生成する。この時、第１信号１０ａが「１」であれば、入力信号Ｖｉｎが第１閾値−Ｖａ未満であると判定する。これは、入力信号Ｖｉｎが図２に示す第１範囲Ｗ１に属する場合であり、今回の出力信号ＤＥＴを「１」とする(ステップＳ２)。判定部２００及び２０１は、今回の出力信号ＤＥＴ「１」をメモリに記憶して(ステップＳ３)、処理を終了する。

一方、ステップＳ１の判定処理において、第１信号１０ａが「０」であれば、その判定条件が否定され、入力信号Ｖｉｎが第２閾値−Ｖｂ未満であるか否かを判定する(ステップＳ４)。具体的には、第２閾値−Ｖｂを指定する制御信号ＣＴＬを生成する。この時、第１信号１０ａが「１」であれば、入力信号Ｖｉｎが第２閾値−Ｖｂ未満であると判定し、処理をステップＳ５に進める。これは、入力信号Ｖｉｎが図２に示す第２範囲Ｗ２に属する場合である。ステップＳ５において、判定部２００及び２０１は、メモリから前回の出力信号ＤＥＴ’を読み出して、その論理値を今回の出力信号ＤＥＴの論理値とする。従って、前回の出力信号ＤＥＴ’が「１」であれば今回の出力信号ＤＥＴは「１」となり、前回の出力信号ＤＥＴ’が「０」であれば今回の出力信号ＤＥＴは「０」となる。

次に、ステップＳ４の判定処理において、第１信号１０ａが「０」であれば、その判定条件が否定され、入力信号Ｖｉｎが第３閾値＋Ｖａ未満であるか否かを判定する(ステップＳ６)。具体的には、第３閾値＋Ｖａを指定する制御信号ＣＴＬを生成する。この時、第１信号１０ａが「１」であれば、入力信号Ｖｉｎが第３閾値＋Ｖａ未満であると判定し、処理をステップＳ７に進める。これは、入力信号Ｖｉｎが図２に示す第３範囲Ｗ３に属する場合である。判定部２００及び２０１は、今回の出力信号ＤＥＴを「０」とする。

次に、ステップＳ６の判定処理において、第１信号１０ａが「０」であれば、その判定条件が否定され、入力信号Ｖｉｎが第４閾値＋Ｖｂ未満であるか否かを判定する(ステップＳ８)。具体的には、第４閾値＋Ｖｂを指定する制御信号ＣＴＬを生成する。この時、第１信号１０ａが「１」であれば、入力信号Ｖｉｎが第４閾値＋Ｖｂ未満であると判定し、処理をステップＳ５に進める。これは、入力信号Ｖｉｎが図２に示す第４範囲Ｗ４に属する場合である。ステップＳ５において、判定部２００及び２０１は、メモリから前回の出力信号ＤＥＴ’を読み出して、その論理値を今回の出力信号ＤＥＴの論理値とする。

次に、ステップＳ８の判定処理において、第１信号１０ａが「０」であれば、その判定条件が否定される。この場合、入力信号Ｖｉｎは第４閾値＋Ｖｂ以上であり、図２に示す第５範囲Ｗ５に属する。判定部２００及び２０１は、今回の出力信号ＤＥＴを「１」とする(ステップＳ２)。

ステップＳ５及びステップＳ７の処理が終了すると、判定部２００及び２０１は、今回の出力信号ＤＥＴをメモリに書き込む。なお、ステップＳ５が終了した場合は、前回の出力信号ＤＥＴ’と今回の出力信号ＤＥＴとが一致するので、ステップＳ３のメモリへの書き込みを省略してもよい。

この変形例によれば、入力信号Ｖｉｎの大きさは、第１乃至第４閾値で区分けしたとき、第１乃至第５範囲Ｗ１〜Ｗ５に区分けされる。第１乃至第５範囲Ｗ１〜Ｗ５のうち、出力信号ＤＥＴが「０」となる範囲を第１論理値範囲、出力信号ＤＥＴが「１」となる範囲を第２論理値範囲、出力信号ＤＥＴが「０」又は「１」となる範囲を共通範囲としたとき、図２に示す第３範囲Ｗ３は第１論理値範囲、第１範囲Ｗ１及び第５範囲Ｗ５は第２論理値範囲、第２範囲Ｗ２及び第４範囲Ｗ４は共通範囲となる。

判定部２００及び２０１は、第１乃至第４閾値に対応する第１信号１０ａに基づいて、入力信号Ｖｉｎが第１論理値範囲、第２論理値範囲、及び共通範囲のいずれに属するかを判定する（ステップＳ１、Ｓ４、Ｓ６、Ｓ８）。そして、入力信号Ｖｉｎが第１論理範囲に属する場合（第３範囲Ｗ３）は、今回の出力信号ＤＥＴを「０」とする(ステップＳ７)。また、入力信号Ｖｉｎが第２論理範囲に属する場合（第１範囲Ｗ１又は第５範囲Ｗ５）は、今回の出力信号ＤＥＴを「１」する(ステップＳ２)。さらに、入力信号Ｖｉｎが共通範囲に属する場合は、今回の出力信号ＤＥＴを前回の出力信号ＤＥＴ’と一致させる(ステップＳ５)。

判定部２００及び２０１は、複数の閾値に対応する第１信号１０ａに基づいて、入力信号が第１論理値範囲、第２論理値範囲、及び共通範囲のいずれに属するかを判定するが、全ての閾値について第１信号１０ａを得ることは必ずしも必要では無く、３つの範囲のいずれに属するかを判定できれば、その時点で閾値の切り替えを中止することができる。このため、ヒシテリシス装置の処理速度を向上させることができ、しかも切り替え回数の低減に伴って消費電力を削減することができる。

＜２．磁気検出装置＞
次に、上述したヒシテリシス装置１０００又は２０００を適用した磁気検出装置について説明する。
＜２−１：第１態様＞
本発明の実施の形態について図面を参照して説明する。図７は、本発明の第１態様に係る磁気検出装置１００Ａの構成を示すブロック図である。この図に示すように、磁気検出装置１００Ａは、上述したヒシテリシス装置１０００を用いて構成され、ブリッジ回路３Ａ、コンパレータ１０、判定回路２０、メモリ３０、及び選択信号生成回路４０Ａを備える。
この例において入力信号Ｖｉｎは外部磁界の磁界強度である。また、ブリッジ回路３Ａ及び選択信号生成回路４０Ａは入力信号調整部３００に相当し、判定回路２０及びメモリ３０は判定部２００に相当する。

ブリッジ回路３Ａは、高電源電位Ｖｄｄが供給される第１電源端子Ｔ１ａ、低電源電位Ｖｓｓが供給される第２電源端子Ｔ１ｂ、第１出力電圧Ｖ１と取り出す第１出力端子Ｔ２ａ、及び第２出力電圧Ｖ２を取り出す第２出力端子Ｔ２ｂを備える。

第１電源端子Ｔ１ａから第２電源端子Ｔ１ｂに至る第１経路には、第１磁気センサ素子１Ａ、第１ラダー抵抗Ｒａ、及び第２磁気センサ素子１Ｂが直列に接続されている。また、第１電源端子Ｔ１ａから第２電源端子Ｔ１ｂに至る第２経路には、第３磁気センサ素子２Ｂ、第２ラダー抵抗Ｒｂ、及び第４磁気センサ素子２Ａが直列に接続されている。

第１乃至第４磁気センサ素子１Ａ、１Ｂ、２Ｂ、及び２Ａは、磁気抵抗効果素子で構成され、例えば、ＧＭＲ素子を採用できる。第１及び第４磁気センサ素子１Ａ及び２Ａは正方向（＋）の外部磁界（＋Ｈ）が強くなると抵抗値が増加し、負方向（−）の外部磁界（−Ｈ）が強くなると抵抗値が減少する。一方、第２及び第３磁気センサ素子１Ｂ及び２Ｂは負方向（−）の外部磁界（−Ｈ）が強くなると抵抗値が増加し、正方向（＋）の外部磁界（＋Ｈ）が強くなると抵抗値が減少する。

図８は、第1乃至第４磁気センサ１Ａ、１Ｂ、２Ｂ、及び２Ａの基板上での配置を示したものである。基板５は、トランジスタなどの回路が形成されたシリコン基板、シリコン基板上の配線層、及び配線層上に形成されたシリコン酸化膜（ＳｉＯ_２）の厚膜層からなる。
第１乃至第４磁気センサ素子１Ａ、１Ｂ、２Ｂ、及び２ＡをＧＭＲ素子などの磁気抵抗効果素子で構成した場合、磁気抵抗効果素子は、シリコン基板上の厚膜層に形成することができる。さらに、ＧＭＲ素子を採用した場合には、フリー層、スペーサ層、ピン層、及びギャップ層からなる帯状の複数の素子をリード線で直列につなぐことで一つの磁気センサ素子を形成することができる。
このような磁気抵抗効果素子を、素子の長手方向が基板の向かい合う辺に平行になるように４つ配置し、規則化熱処理を施すことによりピン層の磁化の向きを、基板表面に平行で磁気抵抗効果素子の長手方向と直角の向きに固定することができる。図８ではピン層の磁化の向きは黒色の矢印で示されている。

説明を図７に戻す。第１ラダー抵抗Ｒａはｎ（ｎは２以上の自然数）個の抵抗素子Ｒ１１、Ｒ１２、…Ｒ１ｎを直列に接続して構成される。抵抗素子Ｒ１１、Ｒ１２、…Ｒ１ｎの各々の両端のノードは、スイッチＳＷ１０〜ＳＷ１ｎの一方の端子に接続される。スイッチＳＷ１０〜ＳＷ１ｎの他方の端子は第１出力端子Ｔ２ａに接続されている。スイッチＳＷ１０〜ＳＷ１ｎは、第１ラダー抵抗Ｒａの複数のノードの一つを選択して第１出力端子Ｔ２ａに接続する第１選択部Ｘ１として機能する。

同様に、第２ラダー抵抗Ｒｂは複数の抵抗素子Ｒ２１、Ｒ２２、…Ｒ２ｎを直列に接続して構成される。抵抗素子Ｒ２１、Ｒ２２、…Ｒ２ｎの各々の両端のノードは、スイッチＳＷ２０〜ＳＷ２ｎの一方の端子に接続される。スイッチＳＷ２０〜ＳＷ２ｎの他方の端子は第２出力端子Ｔ２ｂに接続されている。スイッチＳＷ２０〜ＳＷ２ｎは、第２ラダー抵抗Ｒｂの複数のノードの一つを選択して第２出力端子Ｔ２ｂに接続する第２選択部Ｘ２として機能する。

この例では、スイッチＳＷ１０〜ＳＷ１ｎのうちいずれか一つをオン状態にし、他をオフ状態にする選択信号ＳＥＬ１とスイッチＳＷ２０〜ＳＷ２ｎのうちいずれか一つをオン状態にし、他をオフ状態にする選択信号ＳＥＬ２が選択信号生成回路４０Ａから供給される。

ここで、選択信号ＳＥＬ１及びＳＥＬ２が、第１ラダー抵抗Ｒａ及び第２ラダー抵抗Ｒｂの中点を選択することを指定する場合を想定する。この場合、外部磁界の磁界強度がゼロであれば、第１出力電圧Ｖ１と第２出力電圧Ｖ２とは等しい。また、正方向（＋）の外部磁界（＋Ｈ）が強くなると、磁気センサ素子１Ａ及び磁気センサ素子２Ａの抵抗値が増加する一方、磁気センサ素子１Ｂ及び磁気センサ素子２Ｂの抵抗値が減少するので、Ｖ２＞Ｖ１となる。逆に、負方向（−）の外部磁界（−Ｈ）が強くなると、磁気センサ素子１Ｂ及び磁気センサ素子２Ｂの抵抗値が増加する一方、磁気センサ素子１Ａ及び磁気センサ素子２Ａの抵抗値が減少するので、Ｖ２＜Ｖ１となる。

次に、コンパレータ１０は第１出力端子Ｔ２ａから出力される第１出力電圧Ｖ１と第２出力端子Ｔ２ｂから出力される第２出力電圧Ｖ２とを比較して第１信号１０ａを生成する。
判定回路２０は、磁気の有無を示す出力信号ＤＥＴを出力するとともに、第１選択部Ｘ１と第２選択部Ｘ２におけるノードを定められた順序で選択するように選択信号生成回路４０Ａに対して制御信号ＣＴＬを供給する。出力信号ＤＥＴは「１」で磁気有りを示し、「０」で磁気無しを示す。また、判定回路２０は、生成した出力信号ＤＥＴをメモリ３０に記憶し、次回の判定において、前回の出力信号ＤＥＴを用いる。

磁気の有無の判定において、正方向（＋）の外部磁界（＋Ｈ）の磁界強度が上限閾値より大きい場合、又は負方向（−）の外部磁界（−Ｈ）の磁界強度が下限閾値より小さい場合に磁気「有り」と判定し、磁界強度が下限閾値から上限閾値の間にある場合に磁気「無し」と判定する。但し、磁界強度が下限閾値及び上限閾値の近辺で変動すると、チャタリングが発生するため、ヒシテリシス特性を持たせる必要がある。

この例では、入力信号Ｖｉｎは外部磁界の磁界強度である。そして、ヒシテリシス特性は図２に示したものであり、第１乃至第４閾値を−Ｈ１、−Ｈ２、＋Ｈ１、＋Ｈ２とする。この図に示すように、磁気無し「０」の状態から、負方向（−）の外部磁界（−Ｈ）が次第に大きくなり、磁界強度が第１閾値−Ｈ１を下回ると磁気有り「１」の状態に変化する。一方、負方向（−）の外部磁界（−Ｈ）が大きく磁気有り「１」の状態から外部磁界（−Ｈ）の磁界強度が次第にゼロに近づく場合、磁界強度が第２閾値−Ｈ２を上回ると磁気無し「０」の状態に変化する。また、正方向（＋）の外部磁界（＋Ｈ）が次第に大きくなり、磁界強度が第４閾値＋Ｈ２を上回ると磁気有り「１」の状態に変化する。一方、正方向（＋）の外部磁界（＋Ｈ）が大きく磁気有り「１」の状態から外部磁界（＋Ｈ）の磁界強度が次第にゼロに近づく場合、磁界強度が第３閾値＋Ｈ１を下回ると磁気無し「０」の状態に変化する。

ここで、磁界強度が第１閾値−Ｈ１を下回る範囲を第１範囲Ｗ１、磁界強度が第１閾値−Ｈ１以上で第２閾値−Ｈ２未満の範囲を第２範囲Ｗ２、磁界強度が第２閾値−Ｈ２以上で第３閾値＋Ｈ１未満の範囲を第３範囲Ｗ３、磁界強度が第３閾値＋Ｈ１以上で第４閾値＋Ｈ２未満の範囲を第４範囲Ｗ４、磁界強度が第４閾値＋Ｈ２以上の範囲を第５範囲Ｗ５としたとき、判定回路２０は、現在の磁界強度がどの範囲に属するかを判定し、この判定結果と前回の出力信号ＤＥＴとに基づいてヒシテリシス特性を持たせた今回の出力信号ＤＥＴを生成する。

本実施形態では、外部磁界の磁界強度がどの範囲に属するかを特定するために、磁界強度が第１乃至第４閾値（−Ｈ１、−Ｈ２、＋Ｈ１、＋Ｈ２）を超えるか否かを判定する。具体的には、第１乃至第４閾値に相当する外部磁界が印加され場合に、第１出力電圧Ｖ１と第２出力電圧Ｖ２とが等しくなるように、第１選択部Ｘ１と第２選択部Ｘ２におけるノードの選択を切り替える。

第１選択部Ｘ１において、第１ラダー抵抗Ｒａのうち磁気センサ素子１Ａに近いノードを選択する場合には第１出力電圧Ｖ１は高くなる一方、第１ラダー抵抗Ｒａのうち磁気センサ素子１Ｂに近いノードを選択する場合には第１出力電圧Ｖ１は低くなる。この点は、第２選択部Ｘ２におけるノードの選択でも同様である。即ち、どのノードを選択するかによって、第１出力電圧Ｖ１及び第２出力電圧Ｖ２の大きさを調整することができる。また、上述したように正方向（＋）の外部磁界（＋Ｈ）が強くなると、第１出力電圧Ｖ１が大きくなるとともに第２出力電圧Ｖ２が小さくなる一方、負方向（−）の外部磁界（−Ｈ）が強くなると、第２出力電圧Ｖ２が大きくなるとともに第１出力電圧Ｖ１が小さくなる。従って、第１選択部Ｘ１と第２選択部Ｘ２において、ノードを適宜選択すれば、第１乃至第４閾値に相当する外部磁界が印加され場合に、第１出力電圧Ｖ１と第２出力電圧Ｖ２とを等しくすることができる。

より具体的には、判定回路２０は、第１乃至第４閾値の種別を順次指定する制御信号ＣＴＬを選択信号生成回路４０Ａに供給する。例えば、制御信号ＣＴＬは２ビットの信号であり、「００」の場合は第１閾値−Ｈ１に対応する選択を指定し、「０１」の場合は第２閾値−Ｈ２に対応する選択を指定し、「１０」の場合は第３閾値＋Ｈ１に対応する選択を指定し、「１１」の場合は第４閾値＋Ｈ２に対応する選択を指定する。そして、制御信号ＣＴＬを、「００」→「０１」→「１０」→「１１」と切り替えることによって、外部磁界の磁界強度を第１乃至第４閾値の各々と比較した比較結果をコンパレータ１０の第１信号１０ａとして得ることができる。

ここで、外部磁界の磁界強度をＨｘ、前回の出力信号ＤＥＴの値をＤＥＴ’としたとき、第１乃至第４閾値（−Ｈ１、−Ｈ２、＋Ｈ１、＋Ｈ２）との比較結果である第１信号１０ａと第１乃至第５範囲Ｗ１〜Ｗ５との関係、及び今回の出力信号ＤＥＴとの関係は、上述した図３及び図５においてＶｉｎをＨｘ、−Ｖａを−Ｈ１、−Ｖｂを−Ｈ２、＋Ｖａを＋Ｈ１、＋Ｖｂを＋Ｈ２に置き換えればよい。また、図６についても同様である。

即ち、判定回路２０は、図３に示す真理値表に従った論理演算を実行して、今回の出力信号ＤＥＴを生成する。
このように第１実施形態によれば、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、バランス抵抗として機能する第１ラダー抵抗Ｒａ及び第２ラダー抵抗Ｒｂのノードを選択可能としたので、後段の構成を大幅に簡素化することが可能となる。すなわち、第１出力電圧Ｖ１と第２出力電圧Ｖ２との大小関係を判定するコンパレータ１０を用いて、外部磁界の磁界強度がどの範囲に属するかを複数回の判定で判定し、その判定結果と前回の出力信号ＤＥＴ’とに基づいて、ヒシテリシス特性が付与された今回の出力信号ＤＥＴを得ることができる。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置１００Ａの動作を安定させることができる。
また、判定回路２０は、図６に示すフローチャートに従った判定処理を実行することにより、処理速度を向上させることができ、しかも消費電力を低減することができる。

＜２−２：第２態様＞
次に、第２態様に係る磁気検出装置１００Ｂについて説明する。図９は、第２態様に係る磁気検出装置１００Ｂの構成を示すブロック図である。磁気検出装置１００Ｂは、ブリッジ回路３Ａの替わりにブリッジ回路３Ｂを用いる点及び選択信号生成回路４０Ａの替わりに選択信号生成回路４０Ｂを用いる点を除いて、図７に示す磁気検出装置１００Ａと同様に構成されている。なお、図７と同一の構成には同一の符号を付し、その説明を適宜省略する。

ブリッジ回路３Ｂにおいて、磁気センサ素子１Ａは、一方の端子が第１電源端子Ｔ１ａと接続され、他方の端子が第１出力端子Ｔ２ａと接続される。第２磁気センサ素子１Ｂは、一方の端子がラダー抵抗Ｒの一方の端子と接続され、他方の端子が第１出力端子Ｔ２ａと接続される。第３磁気センサ素子２Ｂは、一方の端子が第１電源端子Ｔ１ａと接続され、他方の端子が第２出力端子Ｔ２ｂと接続される。磁気センサ素子２Ａは、一方の端子がラダー抵抗Ｒの他方の端子と接続され、他方の端子が第２出力端子Ｔ２ｂと接続される。

また、選択部Ｘは、ｎ（ｎは２以上の自然数）個のスイッチＳＷ０〜ＳＷｎにより構成され、ラダー抵抗Ｒはｎ個の抵抗素子Ｒ１、Ｒ２、…Ｒｎを直列に接続して構成される。抵抗素子Ｒ１、Ｒ２、…Ｒｎの各々の両端のノードは、スイッチＳＷ０〜ＳＷｎの一方の端子に接続される。スイッチＳＷ０〜ＳＷｎの他方の端子は第２電源端子Ｔ１ｂに接続されている。選択部Ｘは、ラダー抵抗Ｒの複数のノードの一つを選択して第２電源端子Ｔ１ｂに接続する。

また、選択信号生成回路４０Ｂは、制御信号ＣＴＬに基づいて、選択信号ＳＥＬを生成し選択部Ｘに供給する。選択部Ｘにおけるノードの選択によって、第１電源端子Ｔ１ａから磁気センサ素子１Ａ及び１Ｂを経由して第２電源端子Ｔ１ｂに至る第１経路と、第１電源端子Ｔ１ａから磁気センサ素子２Ａ及び２Ｂを経由して第２電源端子Ｔ１ｂに至る第２経路とのバランスを調整することができる。
具体的には、第１態様と同様に、第１乃至第４閾値に相当する外部磁界が印加され場合に、第１出力電圧Ｖ１と第２出力電圧Ｖ２とが等しくなるように、選択部Ｘにおけるノードの選択を切り替える。

この磁気検出装置１００Ｂによれば、第１態様と同様に、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、バランス抵抗として機能するラダー抵抗Ｒのノードを選択可能としたので、後段の構成を大幅に簡素化することが可能となる。すなわち、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置１００Ｂの動作を安定させることができる。
さらに、第１実施形態の磁気検出装置１００Ａと比較すると、ラダー抵抗と選択部の数を減らすことができるので、より一層、構成を簡素化することができる。

＜２−３：第３態様＞
次に、第３態様に係る磁気検出装置１００Ｃについて説明する。図１０は、第３態様に係る磁気検出装置１００Ｃの構成を示すブロック図である。磁気検出装置１００Ｃは、ブリッジ回路３Ｃ、差動増幅器５０、及びヒシテリシス装置２０００を備える。なお、図４及び図９と同一の構成には同一の符号を付し、その説明を適宜省略する。

ブリッジ回路３Ｃは、図９に示すブリッジ回路３Ｂからラダー抵抗Ｒと選択部Ｘとを除いた構成となっている。ブリッジ回路３Ｃから出力される第１出力電圧Ｖ１は差動増幅器５０の負入力端子に供給され、第２出力電圧Ｖ２はその正入力端子に供給される。差動増幅器５０はブリッジ回路３Ｃの出力を増幅して入力信号Ｖｉｎを生成する。ヒシテリシス装置２０００は、図２示すヒシテリス特性を付与した出力信号ＤＥＴを生成する。

この磁気検出装置１００Ｃによれば、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、複数の閾値を切り替えて得た第１信号１０ａと前回の出力信号ＤＥＴに基づいて今回の出力信号ＤＥＴを生成する。これにより、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置１００Ｃの動作を安定させることができる。

＜２−４：変型例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。
（１）上述した第１態様では、磁気センサ素子１Ａ及び１Ｂを含む第１経路と、磁気センサ素子２Ｂ及び２Ａを含む第２経路の各々にラダー抵抗を設けた。また、第２実施形態では、第１経路と第２経路に跨るようにラダー抵抗を設けた。しかしながら、一方の経路にのみラダー抵抗を設け、複数のノードを選択するように制御してもよい。すなわち、ラダー抵抗は、第１経路と第２経路の少なくとも一方に設ければよい。
また、上述した第２実施形態において、ラダー抵抗Ｒを第１電源端子Ｔ１ａ側に設けてもよい。

（２）上述した第１態様及び第２態様において、コンパレータ１０のオフセット電圧をキャンセルするようにラダー抵抗のノードを選択するようにしてもよい。ここで、コンパレータ１０の入力に換算したオフセット電圧がΔＶ（＝Ｖ２−Ｖ１）であれば、Ｖ２−Ｖ１＝-ΔＶとなるようにノードを選択すればよい。例えば、第１閾値−Ｈ２に対応するノードを選択するのであれば、外部磁界の磁界強度Ｈｘが第１閾値−Ｈ２である場合に、Ｖ２−Ｖ１＝-ΔＶとなるように、ノードを選択すればよい。
この変形例によれば、コンパレータ１０のオフセット電圧をキャンセルすることができるので、より正確に磁気の有無を検出することが可能となる。

（３）本願発明に係るラダー抵抗は、一定の厚さを持つ薄い膜の抵抗であってもよい。例えば、ドーピングを行ったシリコンや多結晶シリコンなどの半導体を用いてもよいし、金属配線で形成してもよい。また、ＧＭＲ素子を抵抗として用いてもよい。実施形態に記載された１つの磁気抵抗効果素子は、複数の帯状の感磁部が導電部で直列に接続されて形成されている。ＧＭＲ素子を抵抗して用いる場合には、この導電部にスイッチを設ければよい。スイッチは磁気抵抗効果素子が形成される面内に形成する必要はなく、酸化ケイ素などからなる絶縁層を介してシリコン基板上に形成してもよい。このように形成することで複数のＧＭＲ素子の抵抗値をそれぞれ可変にすることができる。スイッチ（ノード）を適宜選択すれば外部磁界が印加された場合に第１出力電圧Ｖ１と第２出力電圧Ｖ２とを等しくすることができる。また、このように形成すれば、ポリシリコン抵抗を別途設ける場合に比べて回路規模を小さくすることもできる。

１００Ａ，１００Ｂ，１００Ｃ…磁気検出装置、１Ａ，１Ｂ，２Ａ，２Ｂ…磁気センサ素子、１０…コンパレータ、２０…判定回路、３０…メモリ、４０Ａ，４０Ｂ…選択信号生成回路、３Ａ，３Ｂ，３Ｃ…ブリッジ回路、２００…判定部、３００…入力信号調整部、４００…閾値選択部、１０００，２０００…ヒシテリシス装置、ＣＴＬ…制御信号、ＤＥＴ…出力信号。

Claims (5)

1. 入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、
   前記複数の閾値に対応するオフセットレベルを前記入力信号に付加した調整信号を出力する入力信号調整部と、
   前記調整信号に基づいて２値化した第１信号を出力するコンパレータと、
   前記入力信号調整部を制御して前記複数の閾値ごとに前記オフセットレベルを切り替えるとともに、前記オフセットレベルの切り換えごとに前記第１信号を取得し、前記複数の閾値に対応する第１信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、
   備えるヒシテリシス装置。
2. 前記入力信号調整部は、前記調整信号を差動形式で生成し、
   前記コンパレータは差動形式の前記調整信号を比較して前記第１信号を生成する、
   ことを特徴とする請求項１に記載のヒシテリシス装置。
3. 前記判定部は、前記複数の閾値に対応するオフセットレベルを指定する制御信号を出力し、
   前記入力信号調整部は、差動形式の前記調整信号を出力する第1出力端子及び第２出力端子と、４個のセンサ素子と、前記制御信号に基づいて前記オフセットレベルを切り替える調整部とを備える、
   ことを特徴とする請求項２に記載のヒシテリシス装置。
4. 入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、
   前記複数の閾値を選択して出力する閾値選択部と、
   前記入力信号を前記閾値選択部で選択した閾値と比較して２値化した第１信号を出力するコンパレータと、
   前記閾値選択部を制御して前記複数の閾値を切り替えるとともに、前記複数の閾値の切り換えごとに前記第１信号を取得し、前記複数の閾値に対応する第１信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、
   備えるヒシテリシス装置。
5. 前記入力信号は前記複数の閾値で区分けしたとき、複数の範囲に区分けされ、
   前記出力信号は第1論理値と第２論理値とに２値化され、
   前記複数の範囲のうち、前記出力信号が前記第１論理値となる範囲を第１論理値範囲、前記出力信号が前記第２論理値となる範囲を第２論理値範囲、前記出力信号が前記第１論理値又は前記第２論理値となる範囲を共通範囲としたとき、
   前記判定部は、
   前記複数の閾値に対応する第１信号に基づいて、前記入力信号が前記第１論理値範囲、前記第２論理値範囲、及び前記共通範囲のいずれに属するかを判定し、
   前記入力信号が前記第１論理範囲に属する場合は、今回の出力信号を前記第１論理値とし、
   前記入力信号が前記第２論理範囲に属する場合は、今回の出力信号を前記第２論理値とし、
   前記入力信号が前記共通範囲に属する場合は、今回の出力信号を前回の出力信号と一致させる、
   ことを特徴とする請求項１乃至４のうちいずれか１項に記載のヒシテリシス装置。
   

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