JP2680376B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSFETやDRAM等におけるコンタクト構造に関す
る。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。さらにトラ
ンジスタのゲート長が短くなり、トランジスタの信頼性
も問題となっている。

このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。

その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスィッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。

この積層型メモリセルは、第５図（ａ）および第５図
（ｂ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a、104
b間にゲート絶縁膜105を介してゲート電極106とを形成
しスィッチングトランジスタとしてのMOSFETを構成する
と共に、この上層にMOSFETのソース領域104aにコンタク
トするようにMOSFETのゲート電極106および隣接メモリ
セルのMOSFETのゲート電極（ワード線）上に絶縁膜107
を介して形成された下部キャパシタ電極110と、上部キ
ャパシタ電極112によってキャパシタ絶縁膜111を挾みキ
ャパシタを形成してなるものである。

この積層型メモリセルは、次のようにして形成され
る。

すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスィ
ッチングトランジスタとしてのMOSFETを形成する。

次いで、基板表面全体に絶縁膜107としての酸化シリ
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる下
部キャパシタ電極110のパターンを形成する。

そして、この下部キャパシタ電極110上に酸化シリコ
ン膜からなるキャパシタ絶縁膜111および、多結晶シリ
コン層を順次堆積する。

この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。

そして最後に、高濃度にドープされた多結晶シリコン
層をパターニングして、上部キャパシタ電極112と下部
キャパシタ電極110とによってキャパシタ絶縁膜111を挾
んだMOSキャパシタが形成され、MOSFETとMOSキャパシタ
とからなるメモリセルが得られる。

このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。

しかしながら、このような構造では、高集積化に伴い
キャパシタ容量を維持するには限界があった。

ところで、このような積層型キャパシタにおいて、キ
ャパシタの実質面積は、下層側に位置する下部キャパシ
タ電極の上面の面積と、パターン形成後の側面部分から
なり、一定の厚さの下部キャパシタ電極を仮定した場
合、メモリセルの占有面積の低下に伴い、側面部分の実
質面積に占める割合は大きくなる。

本出願人は、この点に着目し、ストレージノード電極
（下部キャパシタ電極）下の絶縁膜に形成されるコンタ
クト孔の外側に導体膜等の下地膜を形成し、ストレージ
ノード電極の側面部分の面積を増大せしめるようにした
構造を提案している（特願昭63-119201号）。

この構造によれば、メモリセルの占有面積の低下によ
るキャパシタ容量の低下を、コンタクト孔の外側に導体
膜等の下地膜を形成し、ストレージノード電極の側面部
分の面積を増大せしめることによって補償することがで
き、高集積化をはかることが可能となる。

しかしながら、このような構造においても、高集積化
に伴うデザインルールからコンタクト孔周辺の面積の低
下への要求は大きく、スィッチングトランジスタのソー
ス・ドレイン領域へのストレージノード電極のコンタク
トのためのコンタクト孔の形成に際し、僅かの位置ずれ
が生じた場合にも、スィッチングトランジスタのゲート
とキャパシタのストレージノード電極の間に短絡が生じ
ることが度々であった。

（発明が解決しようとする課題） このように、積層型メモリセル構造のDRAMにおいて
も、高集積化に伴う素子の微細化が進むにつれて、メモ
リセル占有面積が縮小化され、従来の積層型メモリセル
構造では、ストレージノード電極の平坦部の面積がます
ます縮小化し、十分なキャパシタ容量を確保するのが困
難になってきている。

そして、他方では、メモリセル占有面積の縮小に伴う
スィッチングトランジスタのゲートとキャパシタのスト
レージノード電極の間の短絡が深刻な問題となってい
た。

本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわちず、十分なキャパシ
タ容量を確保することができ、信頼性の高いメモリセル
構造およびその製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） この発明では、半導体基板上に形成されたMOSFETと、
この上層に第１の絶縁膜を介して積層され、この第１の
絶縁膜に形成された第１のコンタクト孔を介して下部キ
ャパシタ電極が前記MOSFETのソースおよびドレイン領域
の一方にコンタクトするように形成されたキャパシタと
からなるメモリセルを構成するとともに、前記キャパシ
タの上層に第２の絶縁膜を形成し、その上層に前記第２
の絶縁膜に形成した第２のコンタクト孔を介して前記MO
SFETのソースおよびドレイン領域の他方にコンタクトす
るビット線を形成するようにした半導体記憶装置におい
て、 前記第１の絶縁膜に形成された第１のコンタクト孔に
側壁に前記下部キャパシタ電極と前記MOSFETのゲート電
極とを絶縁する側壁絶縁膜を配設するとともに、 前記下部キャパシタ電極は、前記第１のコンタクト孔
の周縁であって前記第１の絶縁膜上に位置するように堆
積された第１の導体層と、この第１の導体層および前記
側壁絶縁膜が形成された前記第１のコンタクト孔の側壁
面と底面とを覆うように形成される第２の導体層とを有
するようにしたことを特徴とする。

また、本発明の方法では、スィッチングトランジスタ
表面に層間絶縁膜を形成したのち、ストレージノードコ
ンタクトの形成およびキャパシタの形成に先立ち、導体
層を堆積すると共にストレージノードコンタクト形成後
このコンタクト側壁に側壁絶縁膜を形成するようにして
いる。

（作用） 上記構成によれば、下部キャパシタ電極は、前記第１
のコンタクト孔の周縁であって前記第１の絶縁膜上に位
置するように堆積された第１の導体層と、この第１の導
体層および前記側壁絶縁膜が形成された前記第１のコン
タクト孔の側壁面と底面とを覆うように形成される第２
の導体層との２層構造とするようにしたので、前記第１
の導体層の厚みによって下部キャパシタ電極の側面部分
の面積が増大し、メモリセルの占有面積の低下によるキ
ャパシタ容量の低下を、補償することができる。

また、コンタクト孔の側壁に形成された側壁絶縁膜の
存在により、ゲート電極とストレージノードコンタクト
との間隔が小さい場合にも、ゲート電極とストレージノ
ード電極との短絡を防止することができ、信頼性の向上
をはかることができる。

本発明の方法によれば、スィッチングトランジスタ表
面に層間絶縁膜を形成したのち、ストレージノードコン
タクトの形成およびキャパシタの形成を行うにの形成に
先立ち、導体層を堆積するようにしているため、ストレ
ージノードコンタクト形成のためのエッチング工程で層
間絶縁膜が損傷を受けることなく導体層によって保護さ
れることになる上、側壁絶縁膜の存在により、ゲート電
極とストレージノード電極との短絡を防止することがで
き、信頼性が向上する。

また、側壁絶縁膜は堆積後、異方性エッチングによりマ
スクを要することなく容易に形成でき、また下地導体層
をストレージノード電極と同一材料からなる導体層で構
成するようにすれば、同一のエッチング工程で容易にパ
ターニング可能である。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのA-A′断面図である。

このDRAMは、MOSFETの表面に形成される層間絶縁膜6a
の表面にストレージノードコンタクト11の周りに多結晶
シリコン膜からなる下地導体層7aを形成し、この上層に
下部キャパシタ電極7bすなわちストレージノード電極を
形成するようにすると共に、ストレージノードコンタク
ト11の側壁に窒化シリコン膜からなる側壁絶縁膜を形成
したことを特徴とするもので、他部については従来例の
積層形メモリセル構造のDRAMと同様である。

すなわち、不純物濃度10¹⁵〜10¹⁶cm^-3程度のｐ型のシ
リコン基板１内に形成された素子分離絶縁膜２によって
分離された活性化領域内に、ソース・ドレイン領域を構
成するｎ−形拡散層5₁、5₂と、これらソース・ドレイン
領域間にゲート絶縁膜３を介してゲート電極４を形成
し、MOSFETを構成すると共に、この上層に形成される層
間絶縁膜6a内に形成されたストレージノードコンタクト
11を介して、このｎ−形拡散層5₁にコンタクトし、層間
絶縁膜６上を覆うように（下地導体層7aを介して）下部
キャパシタ電極7bが形成され、さらにこの上層に積層さ
れるキャパシタ絶縁膜８と上部キャパシタ電極９とによ
ってキャパシタを形成してなるものである。

そしてゲート電極４はメモリアレイの一方向に連続的
に配列されてワード線を構成している。

また、さらにこの上層を覆う層間絶縁膜6bとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール12が形成され、高濃度にドープされた多結晶シリ
コン層とアルミニウムシリサイド膜との複合膜からなる
ビット線13が接続されている。

次に、このDRAMの製造方法について図面を参照しつつ
説明する。

まず、第２図（ａ）に示すように、不純物濃度10¹⁵〜
10¹⁶cm^-3程度のｐ型のシリコン基板１内に、通常のLOCO
S法により素子分離絶縁膜２を形成する。

そして、熱酸化法により膜厚10nmの酸化シリコン層お
よび300nmの多結晶シリコン層を堆積し、フォトリソ法
および反応性イオンエッチング法によってこれらをパタ
ーニングし、ゲート絶縁膜３およびゲート電極４を形成
する。

そして、第２図（ｂ）に示すように、このゲート電極
４をマスクとしてAsイオンをイオン注入し、ｎ−形拡散
層5₁、5₂からなるソース・ドレイン領域を形成し、スィ
ッチングトランジスタとしてのMOSFETを形成し、さらに
この上層にCVD法により、層間絶縁膜6aとしての酸化シ
リコン膜、多結晶シリコン膜7aを順次堆積する。

さらに、第２図（ｃ）に示すように、フォトリソ法お
よび反応性イオンエッチングにより、このストレージ・
ノード・コンタクト11上の多結晶シリコン膜を選択的に
除去し下地導体層7aを形成すると共にストレージ・ノー
ド・コンタクト11を形成する。

こののち、第２図（ｄ）に示すように、CVD法によ
り、膜厚1500Åの窒化シリコン膜14を堆積する。

そして、第２図（ｅ）に示すように、反応性イオンエ
ッチング（異方性エッチング）法により、ストレージ・
ノード・コンタクト11の側壁にのみ残留せしめ、側壁絶
縁膜14を形成する。

こののち、第２図（ｆ）に示すように、希フッ酸処理
等によりコンタクト表面の清浄化を行った後、全面に膜
厚3000Åの多結晶シリコン膜を堆積しドーピングを行
う。

さらに、第２図（ｇ）に示すように、フォトリソ法お
よび異方性エッチング法により、ストレージ・ノード電
極としての下部キャパシタ電極7bを形成すると共に、下
地導体層7aをパターニングする。ここでこの下部キャパ
シタ電極7bはコンタクト11の周りに形成された下地導体
層の7aの膜厚の分だけ、側面の面積が増大する。

そして、第２図（ｈ）に示すように、この上層に、CV
D法により窒化シリコン膜を全面に10nm程度堆積し、次
に950℃の水蒸気雰囲気中で30分程度酸化することによ
り酸化シリコン膜と窒化シリコン膜との２層構造のキャ
パシタ絶縁膜８を形成し、さらに全面に膜厚3000Åの多
結晶シリコン膜を堆積しドーピングした後、フォトリソ
法および反応性イオンエッチング法により、パターニン
グし、上部キャパシタ電極９を形成する。

さらに、第２図（ｉ）に示すように、この上部キャパ
シタ電極９をマスクとして不要部のキャパシタ絶縁膜８
を除去し、全面に、酸化シリコン膜からなる層間絶縁膜
6bを堆積する。

こののち、ビット線コンタクト12をフォトリソ法およ
び反応性イオンエッチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエッチング法により、パターニングし、ビット線13を
形成し、第１図（ａ）および第１図（ｂ）に示したよう
な、セル部の基本構造が完成する。

上記構成によれば、スィッチングトランジスタ表面の
層間絶縁膜6aにストレージノードコンタクト11を開口す
る前に下部キャパシタ電極７の一部となる下地導体層7a
としての多結晶シリコン層を形成している。

従って、ストレージノードコンタクト開口後の希フッ
酸処理等により表面の清浄化をおこなっても、この多結
晶シリコン膜がマスクとなって酸化シリコン膜6aのエッ
チングは防止され、ピンホールの発生が防止される。

また、ストレージノードコンタクトの側壁には、酸化
シリコン膜からなる側壁絶縁膜が形成されているため、
コンタクト開口の際の平滑化処理によりゲート電極の一
部が露出しても、この側壁絶縁膜がゲート電極を覆って
おり、ゲート電極とストレージノード電極との短絡を避
けることができる。

さらに、ストレージノード電極としての下部キャパシ
タ電極の下層には下地導体層としての多結晶シリコン膜
が形成されているため、その厚み分だけ、キャパシタ電
極面積を増大することができ、キャパシタ容量を維持す
ることができる。従って、下部キャパシタ電極の側面の
面積が、下地導体層のない場合に比べ、２倍となり、全
体としてのセル容量を1.3〜1.4倍程度に増大することが
できる。

なお、この例では、下部キャパシタ電極の下地に多結
晶シリコンからなる導体層を形成したが、絶縁膜を形成
し、これを覆うように下部キャパシタ電極を形成し、こ
の絶縁膜の側面の分だけ下部キャパシタ電極の側面積を
増大することができるため、キャパシタ容量を増大する
ことが可能となる。

次に、本発明の他の実施例について、図面を参照しつ
つ詳細に説明する。

このDRAMは、前記実施例の構造に加え、第３図（ａ）
および第３図（ｂ）に示すように、ストレージノードコ
ンタクト11の底部に溝Ｖを形成し、この溝の深さ分だ
け、ストレージノード電極としての下部キャパシタ電極
が深く入り込んだ構造とすることにより、さらにキャパ
シタ面積を増大するようにしたものである。なお、同一
部位には同一符号を付した。

このDRAMの形成に際しては、前記第１の実施例におい
て、第２図（ａ）乃至第２図（ｅ）に示したように、下
地導体層としての多結晶シリコン膜を堆積しストレージ
ノードコンタクト11を形成し、側壁絶縁膜14を形成する
工程までは、前記実施例とまったく同様に形成する。

こののち、第４図（ａ）に示すように、エッチングを
行い、ストレージノードコンタクト11内に露呈する基板
表面に溝Ｖを形成し、後は、再び、前記第１の実施例と
同様の工程を続行することにより、形成される。

すなわち、こののち、第４図（ｂ）に示すように、希
フッ酸処理等によりコンタクト表面の清浄化を行った
後、全面に膜厚3000Åの多結晶シリコン膜7bを堆積しド
ーピングを行う。

なお、このとき、ストレージノードコンタクト11の底
部に形成される溝Ｖがソース・ドレイン領域よりも深く
突き抜けて形成されても、ストレージノード電極7bから
の不純物を拡散により不純物領域５′が形成されるた
め、オフセットを形成する必要はない。

さらに、第４図（ｃ）に示すように、フォトリソ法お
よび異方性エッチング法により、ストレージ・ノード電
極としての下部キャパシタ電極7bを形成すると共に、下
地導体層7aをパターニングする。ここでこの下部キャパ
シタ電極7bはコンタクト11の周りに形成された下地導体
層の7aの膜厚の分だけ、側面積が増大する。

そして、第４図（ｄ）に示すように、この上層に、CV
D法により窒化シリコン膜を全面に10nm程度堆積し、次
に950℃の水蒸気雰囲気中で30分程度酸化することによ
り酸化シリコン膜と窒化シリコン膜との２層構造のキャ
パシタ絶縁膜８を形成し、さらに全面に膜厚3000Åの多
結晶シリコン膜を堆積しドーピングした後、フォトリソ
法および反応性イオンエッチング法により、パターニン
グし、上部キャパシタ電極９を形成する。

さらに、第４図（ｅ）に示すように、この上部キャパ
シタ電極９をマスクとして不要部のキャパシタ絶縁膜８
を除去し、全面に、酸化シリコン膜からなる層間絶縁膜
6bを堆積する。

こののち、ビット線コンタクト12をフォトリソ法およ
び反応性イオンエッチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエッチング法により、パターニングし、ビット線13を
形成し、第３図（ａ）および第３図（ｂ）に示したよう
な、セル部の基本構造が完成する。

かかる構造によれば、前記第１の実施例の効果に加
え、トレンチ内に下部キャパシタ電極が入り込んだ分だ
け、キャパシタ面積がさらに増大する。

なお、これら実施例において、キャパシタ絶縁膜とし
ては酸化シリコン膜と窒化シリコン膜の２層構造膜の
他、酸化シリコン膜や五酸化タンタル（Ta₂O₅）等の金
属酸化膜を用いるようにしても良い。

また、下部キャパシタ電極としては多結晶シリコン膜
を用いたが、必ずしも多結晶シリコン膜に限定されるも
のではなく、適宜変更可能である。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置に
よれば、MOSFETの表面に形成される層間膜の表面にスト
レージノードコンタクトのまわりに下地導体層を形成
し、ストレージノード電極の側面積を増大し、セル面積
の低減に伴うキャパシタ面積の減少を補償するようにし
ているため、高集積化に際しても、十分なキャパシタ容
量を維持しつつ、信頼性を高めることができる。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明実施例の積層
形メモリセル構造のDRAMを示す図、第２図（ａ）乃至第
２図（ｉ）は同積層形メモリセル構造のDRAMの製造工程
図、第３図（ａ）および第３図（ｂ）は本発明の他の実
施例の積層形メモリセル構造のDRAMを示す図、第４図
（ａ）乃至第４図（ｅ）は同積層形メモリセル構造のDR
AMの製造工程図、第５図は従来例のDRAMを示す図であ
る。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,6a,6b……層間絶縁膜、7a……下地導体層、7b…
…下部キャパシタ電極、８……キャパシタ絶縁膜、９…
…上部キャパシタ電極、11……ストレージノードコンタ
クト、12……ビット線コンタクト、13……ビット線、14
……側壁絶縁膜、101……ｐ型のシリコン基板、102……
素子分離絶縁膜、103…104a,104b……ｎ−形拡散層、10
5……ゲート絶縁膜、106……ゲート電極、107……絶縁
膜、108……ストレージノードコンタクト、110……下部
キャパシタ電極、111……キャパシタ絶縁膜、112……上
部キャパシタ電極。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されたMOSFETと、この
   上層に第１の絶縁膜を介して積層され、この第１の絶縁
   膜に形成された第１のコンタクト孔を介して下部キャパ
   シタ電極が前記MOSFETのソースおよびドレイン領域の一
   方にコンタクトするように形成されたキャパシタとから
   なるメモリセルを構成するとともに、 前記キャパシタの上層に第２の絶縁膜を形成し、その上
   層に前記第２の絶縁膜に形成した第２のコンタクト孔を
   介して前記MOSFETのソースおよびドレイン領域の他方に
   コンタクトするビット線を形成するようにした半導体記
   憶装置において、 前記第１の絶縁膜に形成された第１のコンタクト孔の側
   壁に前記下部キャパシタ電極と前記MOSFETのゲート電極
   とを絶縁する側壁絶縁膜を配設するとともに、 前記下部キャパシタ電極は、 前記第１のコンタクト孔の周縁であって前記第１の絶縁
   膜上に位置するように堆積された第１の導体層と、 この第１の導体層および前記側壁絶縁膜が形成された前
   記第１のコンタクト孔の側壁面と底面とを覆うように形
   成される第２の導体層と、 を有する ようにしたことを特徴とする半導体記憶装置。
2. 【請求項２】前記第１および第２の導体層は同一材料で
   構成されていることを特徴とする請求項（１）に記載の
   半導体記憶装置。
3. 【請求項３】MOSFETと、キャパシタとによってセルを形
   成すると共に、 前記MOSFETの形成された基板表面を覆う第１の絶縁膜に
   開口されたストレージノードコンタクトを介してこのMO
   SFETのソースまたはドレイン領域にキャパシタのストレ
   ージノード電極が接続するようにこの絶縁膜上にキャパ
   シタを積層した積層型キャパシタ構造の半導体記憶装置
   の製造方法において、 半導体基板上にMOSFETを形成するMOSFET形成工程と、 層間絶縁膜としての第１の絶縁膜を堆積する層間絶縁膜
   堆積工程と、 この層間絶縁膜の表面に下地層となる導体層を堆積する
   下地導体層堆積工程と、 前記層間絶縁膜および前記下地導体層にストレージノー
   ドコンタクトを開口するコンタクト形成工程と、 表面に第２の絶縁膜を堆積し、異方性エッチングにより
   エッチングし、このストレージノードコンタクトの側壁
   に絶縁膜を形成する側壁絶縁膜形成工程と、 該層間絶縁膜及び下地導体層の上層に、下部キャパシタ
   電極を堆積し、パターニングすると共に、下地導体層を
   同様にパターニングする下部キャパシタ電極形成工程
   と、 この下部キャパシタ電極の表面にキャパシタ絶縁膜を形
   成するキャパシタ絶縁膜形成工程と、 このキャパシタ絶縁膜の表面に上部キャパシタ電極を形
   成する上部キャパシタ電極形成工程と、 を具備したことを特徴とする半導体記憶装置の製造方
   法。