JPH0575417A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH0575417A JPH0575417A JP3230620A JP23062091A JPH0575417A JP H0575417 A JPH0575417 A JP H0575417A JP 3230620 A JP3230620 A JP 3230620A JP 23062091 A JP23062091 A JP 23062091A JP H0575417 A JPH0575417 A JP H0575417A
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- Japan
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- gate
- source
- fet
- output fet
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Abstract
(57)【要約】
【目的】出力用ＦＥＴのゲート・ソース間電圧の上昇に
要する時間を短縮して半導体リレー回路の高速化を実現
すると共に、回路素子の定数設定が容易な回路構成を提
供する。 【構成】出力用ＦＥＴ４のゲートに充電電流が流れると
きに低インピーダンス状態になり、前記出力用ＦＥＴ４
のゲート・ソース間蓄積電荷の充電経路を形成するトラ
ンジスタ６を、前記出力用ＦＥＴ４のドレイン・ゲート
間に逆流阻止用の整流素子７を介して接続し、この回路
を出力用ＦＥＴ４のゲート・ソース間に蓄積電荷の放電
経路を形成する制御回路とは別に構成した。 【効果】従来よりも回路定数の設定が容易になり、スイ
ッチング特性は同等以上のものを得ることができる。
要する時間を短縮して半導体リレー回路の高速化を実現
すると共に、回路素子の定数設定が容易な回路構成を提
供する。 【構成】出力用ＦＥＴ４のゲートに充電電流が流れると
きに低インピーダンス状態になり、前記出力用ＦＥＴ４
のゲート・ソース間蓄積電荷の充電経路を形成するトラ
ンジスタ６を、前記出力用ＦＥＴ４のドレイン・ゲート
間に逆流阻止用の整流素子７を介して接続し、この回路
を出力用ＦＥＴ４のゲート・ソース間に蓄積電荷の放電
経路を形成する制御回路とは別に構成した。 【効果】従来よりも回路定数の設定が容易になり、スイ
ッチング特性は同等以上のものを得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、入出力間のアイソレー
ションに光結合方式を用いた半導体リレー回路に関する
ものである。
ションに光結合方式を用いた半導体リレー回路に関する
ものである。
【０００２】
【従来の技術】図３は従来の半導体リレー回路（特願平
１−１６６３２５号）の回路図である。以下、その回路
構成について説明する。リレー入力端子Ｉ１，Ｉ２の間
には発光ダイオード１が接続されている。発光ダイオー
ド１には光起電力ダイオードアレイ２が光学的に結合さ
れている。光起電力ダイオードアレイ２の正極は、抵抗
３を介してＮＭＯＳタイプのエンハンスメントモードの
出力用ＦＥＴ４のゲートに接続されている。また、光起
電力ダイオードアレイ２の負極は、出力用ＦＥＴ４のソ
ースに接続されている。出力用ＦＥＴ４のゲート及びソ
ースには、デプレッションモードの制御用ＦＥＴ５のソ
ース及びドレインがそれぞれ接続されている。この制御
用ＦＥＴ５のゲートは、光起電力ダイオードアレイ２の
正極に接続されている。リレー出力端子Ｏ１，Ｏ２に
は、出力用ＦＥＴ４のドレイン及びソースがそれぞれ接
続されている。また、ＮＰＮトランジスタ６のベースを
光起電力ダイオードアレイ２の正極に接続し、エミッタ
を出力用ＦＥＴ４のゲートに接続し、コレクタを逆流阻
止用の整流素子７を介して出力用ＦＥＴ４のドレインに
接続している。
１−１６６３２５号）の回路図である。以下、その回路
構成について説明する。リレー入力端子Ｉ１，Ｉ２の間
には発光ダイオード１が接続されている。発光ダイオー
ド１には光起電力ダイオードアレイ２が光学的に結合さ
れている。光起電力ダイオードアレイ２の正極は、抵抗
３を介してＮＭＯＳタイプのエンハンスメントモードの
出力用ＦＥＴ４のゲートに接続されている。また、光起
電力ダイオードアレイ２の負極は、出力用ＦＥＴ４のソ
ースに接続されている。出力用ＦＥＴ４のゲート及びソ
ースには、デプレッションモードの制御用ＦＥＴ５のソ
ース及びドレインがそれぞれ接続されている。この制御
用ＦＥＴ５のゲートは、光起電力ダイオードアレイ２の
正極に接続されている。リレー出力端子Ｏ１，Ｏ２に
は、出力用ＦＥＴ４のドレイン及びソースがそれぞれ接
続されている。また、ＮＰＮトランジスタ６のベースを
光起電力ダイオードアレイ２の正極に接続し、エミッタ
を出力用ＦＥＴ４のゲートに接続し、コレクタを逆流阻
止用の整流素子７を介して出力用ＦＥＴ４のドレインに
接続している。
【０００３】リレー入力端子Ｉ１，Ｉ２間には、外部回
路として信号源Ｓが抵抗Ｒを介して接続されている。リ
レー出力端子Ｏ１，Ｏ２間には、外部回路として負荷Ｚ
と直流電源Ｅの直列回路が図示された極性で接続されて
いる。今、信号源Ｓから抵抗Ｒを介して発光ダイオード
１に入力電流が流れると、発光ダイオード１が光信号を
発生する。この光信号を受けて光起電力ダイオードアレ
イ２が電流を発生する。この電流は常時は低インピーダ
ンス状態にある制御用ＦＥＴ５のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が制御用
ＦＥＴ５のスレショルド電圧を越えると、制御用ＦＥＴ
５が高インピーダンス状態となる。これによって、光起
電力ダイオードアレイ２からの電流は、出力用ＦＥＴ４
のゲート・ソース間を充電する。また、抵抗３で発生す
る電圧によりトランジスタ６のベース・エミッタ間が順
バイアスされて、トランジスタ６のコレクタ・エミッタ
間が導通状態となる。これによって、直流電源Ｅから負
荷Ｚ、リレー出力端子Ｏ１、逆流阻止用の整流素子７、
トランジスタ６のコレクタ・エミッタ間を介して、出力
用ＦＥＴ４のゲート・ソース間に充電電流が流れる。し
たがって、出力用ＦＥＴ４のゲート・ソース間電圧は速
やかに上昇する。この電圧が出力用ＦＥＴ４のスレショ
ルド電圧を越えると、出力用ＦＥＴ４がオン状態とな
り、リレー出力端子Ｏ１，Ｏ２間が導通する。これによ
って、負荷Ｚには直流電源Ｅから負荷電流が流れる。そ
の後は、制御用ＦＥＴ５のソース・ドレイン間を介して
僅かな電流が抵抗３に流れ、抵抗３に生じるバイアス電
圧によって制御用ＦＥＴ５が高インピーダンス状態に保
持されるようになっている。なお、出力用ＦＥＴ４が完
全にオン状態となった後は、そのドレイン・ソース間電
圧がほぼゼロとなるので、光起電力ダイオードアレイ２
からの電流が、トランジスタ６のベース・コレクタ間の
ＰＮ接合を介して出力用ＦＥＴ４のドレイン・ソース間
に流れようとするが、この経路には逆流阻止用の整流素
子７が設けられているので、電流は流れない。
路として信号源Ｓが抵抗Ｒを介して接続されている。リ
レー出力端子Ｏ１，Ｏ２間には、外部回路として負荷Ｚ
と直流電源Ｅの直列回路が図示された極性で接続されて
いる。今、信号源Ｓから抵抗Ｒを介して発光ダイオード
１に入力電流が流れると、発光ダイオード１が光信号を
発生する。この光信号を受けて光起電力ダイオードアレ
イ２が電流を発生する。この電流は常時は低インピーダ
ンス状態にある制御用ＦＥＴ５のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が制御用
ＦＥＴ５のスレショルド電圧を越えると、制御用ＦＥＴ
５が高インピーダンス状態となる。これによって、光起
電力ダイオードアレイ２からの電流は、出力用ＦＥＴ４
のゲート・ソース間を充電する。また、抵抗３で発生す
る電圧によりトランジスタ６のベース・エミッタ間が順
バイアスされて、トランジスタ６のコレクタ・エミッタ
間が導通状態となる。これによって、直流電源Ｅから負
荷Ｚ、リレー出力端子Ｏ１、逆流阻止用の整流素子７、
トランジスタ６のコレクタ・エミッタ間を介して、出力
用ＦＥＴ４のゲート・ソース間に充電電流が流れる。し
たがって、出力用ＦＥＴ４のゲート・ソース間電圧は速
やかに上昇する。この電圧が出力用ＦＥＴ４のスレショ
ルド電圧を越えると、出力用ＦＥＴ４がオン状態とな
り、リレー出力端子Ｏ１，Ｏ２間が導通する。これによ
って、負荷Ｚには直流電源Ｅから負荷電流が流れる。そ
の後は、制御用ＦＥＴ５のソース・ドレイン間を介して
僅かな電流が抵抗３に流れ、抵抗３に生じるバイアス電
圧によって制御用ＦＥＴ５が高インピーダンス状態に保
持されるようになっている。なお、出力用ＦＥＴ４が完
全にオン状態となった後は、そのドレイン・ソース間電
圧がほぼゼロとなるので、光起電力ダイオードアレイ２
からの電流が、トランジスタ６のベース・コレクタ間の
ＰＮ接合を介して出力用ＦＥＴ４のドレイン・ソース間
に流れようとするが、この経路には逆流阻止用の整流素
子７が設けられているので、電流は流れない。
【０００４】リレー入力端子Ｉ１，Ｉ２間の入力電流が
遮断されて、発光ダイオード１からの光信号がなくなる
と、光起電力ダイオードアレイ２からの出力電流がなく
なる。このとき、トランジスタ６は出力用ＦＥＴ４のゲ
ート・ソース間電圧によりベース・エミッタ間を逆バイ
アスされるので、そのコレクタ・エミッタ間は非導通状
態となっている。また、光起電力の消失により、制御用
ＦＥＴ５のゲート・ソース間電圧が下がるので、制御用
ＦＥＴ５が低インピーダンス状態となって、出力用ＦＥ
Ｔ４のゲート・ソース間容量に蓄積されていた電荷が制
御用ＦＥＴ５を通って急速に放電される。これによっ
て、出力用ＦＥＴ４はオフ状態となり、リレー出力端子
Ｏ１，Ｏ２間が遮断される。
遮断されて、発光ダイオード１からの光信号がなくなる
と、光起電力ダイオードアレイ２からの出力電流がなく
なる。このとき、トランジスタ６は出力用ＦＥＴ４のゲ
ート・ソース間電圧によりベース・エミッタ間を逆バイ
アスされるので、そのコレクタ・エミッタ間は非導通状
態となっている。また、光起電力の消失により、制御用
ＦＥＴ５のゲート・ソース間電圧が下がるので、制御用
ＦＥＴ５が低インピーダンス状態となって、出力用ＦＥ
Ｔ４のゲート・ソース間容量に蓄積されていた電荷が制
御用ＦＥＴ５を通って急速に放電される。これによっ
て、出力用ＦＥＴ４はオフ状態となり、リレー出力端子
Ｏ１，Ｏ２間が遮断される。
【０００５】
【発明が解決しようとする課題】従来の技術では、制御
用ＦＥＴ５を高インピーダンス状態にバイアスするため
の抵抗３を用いて、トランジスタ６を導通状態にするた
めの順バイアスを得ている。このため、制御用ＦＥＴ５
のスレショルド電圧Ｖｔｈは、トランジスタ６が導通状
態になったときのベース・エミッタ間電圧（約０．５
Ｖ）より高くは設定できない。さもないと、制御用ＦＥ
Ｔ５はいつまでも高インピーダンス状態となることがで
きない。また、制御用ＦＥＴ５のスレショルド電圧Ｖｔ
ｈは、そのＦＥＴ５のゲート・ソース間がバイアスされ
ていないときにドレイン・ソース間に流し得る電流Ｉｄ
ｓと正の相関がある。この電流Ｉｄｓは、出力用ＦＥＴ
４が非導通状態になるとき、そのゲート・ソース間の蓄
積電荷の放電電流となる。したがって、この電流Ｉｄｓ
が大きいほど、出力用ＦＥＴ４のターンオフ時間を短く
できる。ところが、前述のように、従来の回路では、Ｆ
ＥＴ５のスレショルド電圧を約０．５Ｖよりも高く設定
できないため、電流Ｉｄｓも或る値以上は大きくするこ
とができなかった。
用ＦＥＴ５を高インピーダンス状態にバイアスするため
の抵抗３を用いて、トランジスタ６を導通状態にするた
めの順バイアスを得ている。このため、制御用ＦＥＴ５
のスレショルド電圧Ｖｔｈは、トランジスタ６が導通状
態になったときのベース・エミッタ間電圧（約０．５
Ｖ）より高くは設定できない。さもないと、制御用ＦＥ
Ｔ５はいつまでも高インピーダンス状態となることがで
きない。また、制御用ＦＥＴ５のスレショルド電圧Ｖｔ
ｈは、そのＦＥＴ５のゲート・ソース間がバイアスされ
ていないときにドレイン・ソース間に流し得る電流Ｉｄ
ｓと正の相関がある。この電流Ｉｄｓは、出力用ＦＥＴ
４が非導通状態になるとき、そのゲート・ソース間の蓄
積電荷の放電電流となる。したがって、この電流Ｉｄｓ
が大きいほど、出力用ＦＥＴ４のターンオフ時間を短く
できる。ところが、前述のように、従来の回路では、Ｆ
ＥＴ５のスレショルド電圧を約０．５Ｖよりも高く設定
できないため、電流Ｉｄｓも或る値以上は大きくするこ
とができなかった。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、出力用ＦＥＴのゲ
ート・ソース間電圧の上昇に要する時間を短縮して半導
体リレー回路の高速化を実現すると共に、回路素子の定
数設定が容易な回路構成を提供することにある。
のであり、その目的とするところは、出力用ＦＥＴのゲ
ート・ソース間電圧の上昇に要する時間を短縮して半導
体リレー回路の高速化を実現すると共に、回路素子の定
数設定が容易な回路構成を提供することにある。
【０００７】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、入力信号
に応答して光信号を発生する発光ダイオード１と、発光
ダイオード１の光信号を受光するように配置された光起
電力ダイオードアレイ２と、光起電力ダイオードアレイ
２と直列に接続された抵抗３と、光起電力ダイオードア
レイ２の光起電力を前記抵抗３を介してゲート・ソース
間に印加されてドレイン・ソース間の導通状態と非導通
状態とが切り替わる出力用ＦＥＴ４と、該ＦＥＴ４のゲ
ート・ソース間に蓄積電荷の放電経路を形成する制御回
路とを備える半導体リレー回路において、出力用ＦＥＴ
４のゲートに充電電流が流れるときに低インピーダンス
状態になり、前記出力用ＦＥＴ４のゲート・ソース間蓄
積電荷の充電経路を形成するトランジスタ６のような半
導体素子を、前記出力用ＦＥＴ４のドレイン・ゲート間
に逆流阻止用の整流素子７を介して接続したことを特徴
とするものである。
の課題を解決するために、図１に示すように、入力信号
に応答して光信号を発生する発光ダイオード１と、発光
ダイオード１の光信号を受光するように配置された光起
電力ダイオードアレイ２と、光起電力ダイオードアレイ
２と直列に接続された抵抗３と、光起電力ダイオードア
レイ２の光起電力を前記抵抗３を介してゲート・ソース
間に印加されてドレイン・ソース間の導通状態と非導通
状態とが切り替わる出力用ＦＥＴ４と、該ＦＥＴ４のゲ
ート・ソース間に蓄積電荷の放電経路を形成する制御回
路とを備える半導体リレー回路において、出力用ＦＥＴ
４のゲートに充電電流が流れるときに低インピーダンス
状態になり、前記出力用ＦＥＴ４のゲート・ソース間蓄
積電荷の充電経路を形成するトランジスタ６のような半
導体素子を、前記出力用ＦＥＴ４のドレイン・ゲート間
に逆流阻止用の整流素子７を介して接続したことを特徴
とするものである。
【０００８】
【作用】本発明にあっては、出力用ＦＥＴ４のゲートに
充電電流が流れるときに低インピーダンス状態になり、
前記出力用ＦＥＴ４のゲート・ソース間蓄積電荷の充電
経路を形成するトランジスタ６のような半導体素子を、
前記出力用ＦＥＴ４のドレイン・ゲート間に逆流阻止用
の整流素子７を介して接続し、この回路を出力用ＦＥＴ
４のゲート・ソース間に蓄積電荷の放電経路を形成する
制御回路とは別に構成したから、従来よりも回路定数の
設定が容易になり、スイッチング特性は同等以上のもの
を得ることが可能となった。
充電電流が流れるときに低インピーダンス状態になり、
前記出力用ＦＥＴ４のゲート・ソース間蓄積電荷の充電
経路を形成するトランジスタ６のような半導体素子を、
前記出力用ＦＥＴ４のドレイン・ゲート間に逆流阻止用
の整流素子７を介して接続し、この回路を出力用ＦＥＴ
４のゲート・ソース間に蓄積電荷の放電経路を形成する
制御回路とは別に構成したから、従来よりも回路定数の
設定が容易になり、スイッチング特性は同等以上のもの
を得ることが可能となった。
【０００９】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。リレー入力端子Ｉ
１，Ｉ２の間には発光ダイオード１が接続されている。
発光ダイオード１には光起電力ダイオードアレイ２が光
学的に結合されている。光起電力ダイオードアレイ２の
正極は、抵抗３と抵抗８を介してＮＭＯＳタイプのエン
ハンスメントモードの出力用ＦＥＴ４のゲートに接続さ
れている。また、光起電力ダイオードアレイ２の負極
は、出力用ＦＥＴ４のソースに接続されている。出力用
ＦＥＴ４のゲートには、ダイオード９のアノード・カソ
ード間を介してデプレッションモードの制御用ＦＥＴ５
のソースが接続されている。出力用ＦＥＴ４のソースに
は、デプレッションモードの制御用ＦＥＴ５のドレイン
が接続されている。この制御用ＦＥＴ５のゲートは、光
起電力ダイオードアレイ２の正極に接続されている。リ
レー出力端子Ｏ１，Ｏ２には、出力用ＦＥＴ４のドレイ
ン及びソースがそれぞれ接続されている。また、ＮＰＮ
トランジスタ６のベースを抵抗３と抵抗８の接続点に接
続し、エミッタを出力用ＦＥＴ４のゲートに接続し、コ
レクタを逆流阻止用の整流素子７を介して出力用ＦＥＴ
４のドレインに接続している。
下、その回路構成について説明する。リレー入力端子Ｉ
１，Ｉ２の間には発光ダイオード１が接続されている。
発光ダイオード１には光起電力ダイオードアレイ２が光
学的に結合されている。光起電力ダイオードアレイ２の
正極は、抵抗３と抵抗８を介してＮＭＯＳタイプのエン
ハンスメントモードの出力用ＦＥＴ４のゲートに接続さ
れている。また、光起電力ダイオードアレイ２の負極
は、出力用ＦＥＴ４のソースに接続されている。出力用
ＦＥＴ４のゲートには、ダイオード９のアノード・カソ
ード間を介してデプレッションモードの制御用ＦＥＴ５
のソースが接続されている。出力用ＦＥＴ４のソースに
は、デプレッションモードの制御用ＦＥＴ５のドレイン
が接続されている。この制御用ＦＥＴ５のゲートは、光
起電力ダイオードアレイ２の正極に接続されている。リ
レー出力端子Ｏ１，Ｏ２には、出力用ＦＥＴ４のドレイ
ン及びソースがそれぞれ接続されている。また、ＮＰＮ
トランジスタ６のベースを抵抗３と抵抗８の接続点に接
続し、エミッタを出力用ＦＥＴ４のゲートに接続し、コ
レクタを逆流阻止用の整流素子７を介して出力用ＦＥＴ
４のドレインに接続している。
【００１０】リレー入力端子Ｉ１，Ｉ２間には、外部回
路として信号源Ｓが抵抗Ｒを介して接続されている。リ
レー出力端子Ｏ１，Ｏ２間には、外部回路として負荷Ｚ
と直流電源Ｅの直列回路が図示された極性で接続されて
いる。今、信号源Ｓから抵抗Ｒを介して発光ダイオード
１に入力電流が流れると、発光ダイオード１が光信号を
発生する。この光信号を受けて光起電力ダイオードアレ
イ２が電流を発生する。この電流は常時は低インピーダ
ンス状態にある制御用ＦＥＴ５のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が制御用
ＦＥＴ５のスレショルド電圧を越えると、制御用ＦＥＴ
５が高インピーダンス状態となる。これによって、光起
電力ダイオードアレイ２からの電流は、出力用ＦＥＴ４
のゲート・ソース間を充電する。また、抵抗８を介して
出力用ＦＥＴ４のゲート・ソース間に充電電流が流れ
て、抵抗８の両端には電圧が発生する。この抵抗８で発
生する電圧によりトランジスタ６のベース・エミッタ間
が順バイアスされて、トランジスタ６のコレクタ・エミ
ッタ間が導通状態となる。これによって、直流電源Ｅか
ら負荷Ｚ、リレー出力端子Ｏ１、逆流阻止用の整流素子
７、トランジスタ６のコレクタ・エミッタ間を介して、
出力用ＦＥＴ４のゲート・ソース間に充電電流が流れ
る。したがって、出力用ＦＥＴ４のゲート・ソース間電
圧は速やかに上昇する。この電圧が出力用ＦＥＴ４のス
レショルド電圧を越えると、出力用ＦＥＴ４がオン状態
となり、リレー出力端子Ｏ１，Ｏ２間が導通する。これ
によって、負荷Ｚには直流電源Ｅから負荷電流が流れ
る。その後は、制御用ＦＥＴ５のソース・ドレイン間を
介して僅かな電流が抵抗３に流れ、抵抗３に生じるバイ
アス電圧によって制御用ＦＥＴ５が高インピーダンス状
態に保持されるようになっている。なお、出力用ＦＥＴ
４が完全にオン状態となった後は、そのドレイン・ソー
ス間電圧がほぼゼロとなるので、光起電力ダイオードア
レイ２からの電流が、トランジスタ６のベース・コレク
タ間のＰＮ接合を介して出力用ＦＥＴ４のドレイン・ソ
ース間に流れようとするが、この経路には逆流阻止用の
整流素子７が設けられているので、電流は流れない。
路として信号源Ｓが抵抗Ｒを介して接続されている。リ
レー出力端子Ｏ１，Ｏ２間には、外部回路として負荷Ｚ
と直流電源Ｅの直列回路が図示された極性で接続されて
いる。今、信号源Ｓから抵抗Ｒを介して発光ダイオード
１に入力電流が流れると、発光ダイオード１が光信号を
発生する。この光信号を受けて光起電力ダイオードアレ
イ２が電流を発生する。この電流は常時は低インピーダ
ンス状態にある制御用ＦＥＴ５のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が制御用
ＦＥＴ５のスレショルド電圧を越えると、制御用ＦＥＴ
５が高インピーダンス状態となる。これによって、光起
電力ダイオードアレイ２からの電流は、出力用ＦＥＴ４
のゲート・ソース間を充電する。また、抵抗８を介して
出力用ＦＥＴ４のゲート・ソース間に充電電流が流れ
て、抵抗８の両端には電圧が発生する。この抵抗８で発
生する電圧によりトランジスタ６のベース・エミッタ間
が順バイアスされて、トランジスタ６のコレクタ・エミ
ッタ間が導通状態となる。これによって、直流電源Ｅか
ら負荷Ｚ、リレー出力端子Ｏ１、逆流阻止用の整流素子
７、トランジスタ６のコレクタ・エミッタ間を介して、
出力用ＦＥＴ４のゲート・ソース間に充電電流が流れ
る。したがって、出力用ＦＥＴ４のゲート・ソース間電
圧は速やかに上昇する。この電圧が出力用ＦＥＴ４のス
レショルド電圧を越えると、出力用ＦＥＴ４がオン状態
となり、リレー出力端子Ｏ１，Ｏ２間が導通する。これ
によって、負荷Ｚには直流電源Ｅから負荷電流が流れ
る。その後は、制御用ＦＥＴ５のソース・ドレイン間を
介して僅かな電流が抵抗３に流れ、抵抗３に生じるバイ
アス電圧によって制御用ＦＥＴ５が高インピーダンス状
態に保持されるようになっている。なお、出力用ＦＥＴ
４が完全にオン状態となった後は、そのドレイン・ソー
ス間電圧がほぼゼロとなるので、光起電力ダイオードア
レイ２からの電流が、トランジスタ６のベース・コレク
タ間のＰＮ接合を介して出力用ＦＥＴ４のドレイン・ソ
ース間に流れようとするが、この経路には逆流阻止用の
整流素子７が設けられているので、電流は流れない。
【００１１】リレー入力端子Ｉ１，Ｉ２間の入力電流が
遮断されて、発光ダイオード１からの光信号がなくなる
と、光起電力ダイオードアレイ２からの出力電流がなく
なる。このとき、トランジスタ６は出力用ＦＥＴ４のゲ
ート・ソース間電圧によりベース・エミッタ間を逆バイ
アスされるので、そのコレクタ・エミッタ間は非導通状
態となっている。また、光起電力の消失により、制御用
ＦＥＴ５のゲート・ソース間電圧が下がるので、制御用
ＦＥＴ５が低インピーダンス状態となって、出力用ＦＥ
Ｔ４のゲート・ソース間容量に蓄積されていた電荷がダ
イオード９と制御用ＦＥＴ５を通って急速に放電され
る。これによって、出力用ＦＥＴ４はオフ状態となり、
リレー出力端子Ｏ１，Ｏ２間が遮断される。
遮断されて、発光ダイオード１からの光信号がなくなる
と、光起電力ダイオードアレイ２からの出力電流がなく
なる。このとき、トランジスタ６は出力用ＦＥＴ４のゲ
ート・ソース間電圧によりベース・エミッタ間を逆バイ
アスされるので、そのコレクタ・エミッタ間は非導通状
態となっている。また、光起電力の消失により、制御用
ＦＥＴ５のゲート・ソース間電圧が下がるので、制御用
ＦＥＴ５が低インピーダンス状態となって、出力用ＦＥ
Ｔ４のゲート・ソース間容量に蓄積されていた電荷がダ
イオード９と制御用ＦＥＴ５を通って急速に放電され
る。これによって、出力用ＦＥＴ４はオフ状態となり、
リレー出力端子Ｏ１，Ｏ２間が遮断される。
【００１２】図２は本発明の他の実施例の回路図であ
る。本実施例では、バイポーラ型のトランジスタ６に代
えて、エンハンスメント型のＭＯＳＦＥＴ１６を接続し
ている。すなわち、ＭＯＳＦＥＴ１６のゲートを抵抗３
を介して光起電力ダイオードアレイ２の正極に接続し、
ソースを出力用ＦＥＴ４のゲートに接続し、ドレインを
逆流阻止用の整流素子７を介して出力用ＦＥＴ４のドレ
インに接続している。動作については、図１の実施例と
同様である。
る。本実施例では、バイポーラ型のトランジスタ６に代
えて、エンハンスメント型のＭＯＳＦＥＴ１６を接続し
ている。すなわち、ＭＯＳＦＥＴ１６のゲートを抵抗３
を介して光起電力ダイオードアレイ２の正極に接続し、
ソースを出力用ＦＥＴ４のゲートに接続し、ドレインを
逆流阻止用の整流素子７を介して出力用ＦＥＴ４のドレ
インに接続している。動作については、図１の実施例と
同様である。
【００１３】
【発明の効果】本発明によれば、半導体リレーのターン
オンを加速する回路と、ターンオフを加速する回路とを
個別に形成することができ、回路素子の定数設定が容易
で高速動作が可能な半導体リレーを実現できるという効
果がある。
オンを加速する回路と、ターンオフを加速する回路とを
個別に形成することができ、回路素子の定数設定が容易
で高速動作が可能な半導体リレーを実現できるという効
果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例の回路図である。
１ 発光ダイオード ２ 光起電力ダイオードアレイ ３ 抵抗 ４ 出力用ＦＥＴ ５ 制御用ＦＥＴ ６ トランジスタ ７ 整流素子 ８ 抵抗 ９ ダイオード
Claims (1)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置された光起電力ダイオードアレイと、光起電
力ダイオードアレイと直列に接続された抵抗と、光起電
力ダイオードアレイの光起電力を前記抵抗を介してゲー
ト・ソース間に印加されてドレイン・ソース間の導通状
態と非導通状態とが切り替わる出力用ＦＥＴと、該ＦＥ
Ｔのゲート・ソース間に蓄積電荷の放電経路を形成する
制御回路とを備える半導体リレー回路において、出力用
ＦＥＴのゲートに充電電流が流れるときに低インピーダ
ンス状態になり、前記出力用ＦＥＴのゲート・ソース間
蓄積電荷の充電経路を形成するトランジスタのような半
導体素子を、前記出力用ＦＥＴのドレイン・ゲート間に
逆流阻止用の整流素子を介して接続したことを特徴とす
る半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230620A JP2932782B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230620A JP2932782B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575417A true JPH0575417A (ja) | 1993-03-26 |
| JP2932782B2 JP2932782B2 (ja) | 1999-08-09 |
Family
ID=16910629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230620A Expired - Lifetime JP2932782B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072676A (ja) * | 2014-09-26 | 2016-05-09 | パナソニックＩｐマネジメント株式会社 | 半導体リレー |
-
1991
- 1991-09-10 JP JP3230620A patent/JP2932782B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072676A (ja) * | 2014-09-26 | 2016-05-09 | パナソニックＩｐマネジメント株式会社 | 半導体リレー |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932782B2 (ja) | 1999-08-09 |
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