JPH05505496A

JPH05505496A - マンチェスタ符号信号の復号方法及び復号回路

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Publication number: JPH05505496A
Application number: JP90510986A
Authority: JP
Inventors: ジョンスン，ホーク　スティーブンズ，ザ　サード
Original assignee: イーエムシー　コーポレーション
Priority date: 1989-07-25
Filing date: 1990-06-26
Publication date: 1993-08-12
Also published as: EP0484419A1; US5023891A; CA2064240A1; AU634124B2; WO1991001597A1; AU6059690A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】マンチェスタ符号信号の復号方法７び復号回路九哩曵！遣本発明は、マンチェスタ符号化ディジタル通信信号から分離したデータおよびタロツク信号を引き出すための回路に関する。

マンチェスタ符号化はビットシリアルのディジタル通信に一般に使用され、多数のタイプのマンチェスタ復号化回路が先行技術に存在する。これらの回路の多くは、典型的には回路内の構成要素における信号伝播遅延があまりに長い（即ち、回路が遅い）か、或いは充分に制御できないかのどちらかのために、マンチェスタ信号を高速度で正確に復号化することができない、このような回路は、ワンショット論理回路を有するものやＴＴＬロジックを用いて実行されるものを含む、さらに、高速度で信頼性のある動作ができる先行技術のマンチェスタ復号化回路の多くは、複雑で高価である。このような回路は、位相同期ループ回路や高速サンプリング状態マシンを含む。

九匪二１１本発明は、マンチェスタ符号化信号を復号するための信頼性のある方法及び回路である。この回路は、その出力がマンチェスタ信号の復号化データからなる３番目のラッチ回路へ、それぞれセットおよびリセットパルスを供給するために、符号化信号における遷移またはエツジを検出するのに使用される一組のラッチ回路を含む、また、この回路は２個の遅延素子と、入力および遅延整合バッファと、そして１またはそれ以上の論理ゲートとを含む、復号化データと遅延符号化信号との論理結合が復号化クロックを供給する。この回路は、単一集積回路内の高速ＥＣＬ素子を用いて実施することができる。好適な実施例において、−組のラッチ回路は信号伝播遅延がフリップフロップを介して等しくなるよう集積回路上で整合されたフリップフロップ論理回路から構成される。

乳１Δ１見ｌ瀘」本発明の上記および他の諸利益は、添付図面と共に、以下の詳細な説明を考慮することにより明らかとなるであろう、ここで：図１は本発明に係る方法を説明する信号図：図２は本発明に係るマンチェスタ復号化回路の一実施例の配線路図：および図３は図２の回路のタイミング図である。

え豆旦罠亘１１」マンチェスタ符号化は、シリアルデータストリームと同期化クロック信号とを１つの信号に結合する方法である。

それは例えば、ＮＲＺデータのシリアルデータストリームと５０％デユーティサイクルの同期化クロック信号とを排他的ＮＯＲ論理動作で結合することにより実現することができる。この動作結果として、データは２とットコード列として符号化されることになる。論理「１」は、データビットセルの最初の半分に対して信号がハイレベルで、かつ次の半分に対してローレベルにあるときのデータビットセルとして表わされる。従って、論理「１」は２とットコードの１．０として符号化され、各コードビットセルはデータビットセルの１／２である。論理「０」は、データビットセルの最初の半分に対して信号がローレベルで、かつ次の半分に対してハイレベルにあるときのデータビットセルとして表わされる。従って、論理「０」は２とットコードの０．１として符号化される。

代表的なマンチェスタ符号化データストリームの例を調べることによって、原データにおける論理「０」から論理「１」への遷移がマンチェスタ符号化データストリームに１に等しい連続２個のコードビットを含ませることが理解できる。同様に、原データが論理「１」から論理「０」へ遷移する場合、マンチェスタ符号化データストリームは０に等しい連続２個のコードピットを含む、他の全ての時、すなわち、原データが連続する論理「１」又はｒ□、の場合、マンチェスタ符号化データストリームは１と０の交互のコードピットから成る。

図１に、タロツク周期１０２を有するマンチェスタ符号化波形１００の例が示される。各クロック周期１０２は、２個のコードビットセル（例えば、ハイ状態のコードビットセル１０４とロー状態のコードビットセル１０６）を含むデータビットセルを画定する。波形１００は立ち下がりエツジの遷移Ａ、Ｃ，Ｅ、Ｇ、Ｉ、に、ＭおよびＯと、立ち上がりエツジの遷移Ｂ、Ｄ、Ｆ、Ｈ，Ｊ、ＬおよびＮを有する。遷移Ａ、Ｂ、Ｃ，Ｅ、Ｆ、Ｈ，Ｊ、Ｌ、Ｍおよび０の各々は、タロツク周期の中央で発生し、そしてこの場合各々は情報を運ぶ：立ち下がりエツジの遷移は論理「１」を表わし、立ち上がりエツジの遷移は論理「０」を表わす。

遷移り、Ｇ、Ｉ、におよびＮの各々は、クロック周期のエツジで発生し、この場合にはデータを運ばない、マンチェスタ符号化波形からデータ信号を引き出すための本発明の好適な方法を、図１の例示的な波形を参照しながら以下に説明する。

好適な方法における第１ステツプとして、波形内の各遷移が検出されるが、しかしながら、明らかとなるように、それはクロック周期１０２の中央で発生する遷移を検出することが必要なだけである。各検出された遷移に対し、検出された遷移の前の半タロツクと１７０ツク周期との間の波形１００の状態（ハイまたはロー）が決定される。従って、例えば遷移Ｂが検出されたと仮定すると、時点１０１における波形１００の状態（ロー）が決定される。

その時、所望ならば原データを表わすなめにまた逆の関係を使用できるけれども、好適には符号化データにおける論理「０」を表わすロー状態と、論理「１」を表わすハイ状態とからなる第１及び第２の状態を有する出力信号１０３が生成される。波形１００のクロック周期に関してそのタロツク周期が遅延され得る出力信号は、検出された遷移の方向とそれに対応して決定される波形１００の状態に基づいて次のルールにより特徴付けられる。

ａ、検出された遷移が立ち上がり遷移でかつ決定された波形の状態がロー状態〈例えば、矢印１０８により示される状態）の場合、出力信号（この例では論理「１」がら始まると仮定する）は、ハイ状態からロー状態へ変化し：ｂ、検出された遷移が立ち上がり遷移でかつ決定された波形の状態がハイ状態（例えば、矢印１１０により示される状態）の場合、出力信号はその前の状態を維持し；Ｃ１検出された遷移が立ち下がり遷移でかつ決定された波形の状態がロー状態（例えば、矢印１１２により示される状態）の場合、出力信号は再びその前の状態を維持し：そしてｄ、検出された遷移が立ち下がり遷移でかつ決定された波形の８：態がハイ状態（例えば、矢印１１４により示される状態）の場合、出力信号はロー状態からハイ状態へ変化する。

理解できるように、クロック周期のエツジにおいて発生する遷移（例えば、１１６と１１８）は、上記のルールの（ｂ）及び（ｃ）により制御され、従って出力信号１０３において変化を生じない。

本発明に係るマンチェスタ復号化回路の一実施例２００が図２に示される。説明のために、図２の回路２００のタイミング図が、各図に指示した対応する信号時点と共に図３に示される０図２および図３によれば、マンチェスタ符号化信号３００はバッファ回路２０２を介してフリップフロラ１ＦＦ２のクロック入力および遅延素子回路２０４の入力へ接続される。また、バフフッ回路２０２は符号化信号３００を反転し、そして反転信号３０２をフリップフロップＦＦＩのクロック入力へ供給する。

遅延素子回路２０４は、遅延符号化信号３０４と３０６を生成する。信号３０４は信号３００内で符号化された原クロックのクロック周期の１／２だけ遅延され、信号３０６はクロック周期の３／４だけ遅延される。この遅延の長さは、データが回路２００へ転送されるときの速度に依存する０例えば、１００メガビット／秒のデータ転送速度において、遅延素子回路２０４は信号３０４を５．０ナノ秒＜ｎｓ＞、および信号３０６を７．５ｎｓだけ遅延するよう実行する。遅延素子回路２０４は、固定またはプログラマブルな遅延線回路を用いて実行することが可能である。

代わりに、回路２００が完全に集積回路で実行されることを所望ならば、遅延素子回路２０４は遅延信号３０４と３０６を生成するための高速クロック回路およびマルチ出力シフトレジスタ回路として実行され得る。

遅延符号化信号３０６は、各フリップフロップＦＦＩ。

ＦＦ２のデータ人力りへ供給される。フリップフロップＦＦ１およびＦＦ２は、立ち上がりエツジによりトリガされるフリップフロップ回路である。ＦＦＩは、そのクロック入力における反転された符号化信号３０２がローレベルからハイレベルへ遷移する場合に（すなわち、反転信号３０２の立ち上がりエツジで）、遅延符号化信号３０６をサンプルする。このように、要するに、ＦＦＩは符号化信号３００の各立ち下がりエツジに対し一回クロックされる。ＦＦ２は、そのタロツク入力における原符号化信号３００がローレベルからハイレベルへ遷移する場合に（すなわち、符号化信号３００の立ち上がりエツジで）、遅延符号化信号３０６をサンプルする。上記したように、遷移が符号化クロック信号により毎データセルの中間点で発生するということは、マンチェスタ符号化信号の特性である。符号化データはその遷移の方向により表される。従って、符号化信号の各データセル内で表されたデータに依存するので、ＦＦＩまたはＦＦ２のいずれも各データセルの中間点におけるエツジまたは遷移によりクロックされる。また、エツジはデータセルの境界においても存在するけれども、これらの遷移はフリップフロップの入力におけるデータが前にラッチされたデータと同じであるので、フリップフロップＦＦＩまたはＦＦ２どちらのラッチされたデータ出力も変化させることはない。

ＦＦＩのＤ入力におけるデータ信号（遅延信号３０６）は、データセルの３７４だけ遅延された原符号化信号３００を表わし、それは１−１／２コードビツトセルと等価である。もし、反転信号３０２における立ち上がりエツジの遷移によりＦＦＩがＤ入力におけるデータをサンプルする場合、そのサンプルされたデータは１であり、その時には原符号化信号３００が２個の連続コードピットの１を有していることおよび復号化データは論理「０」から論理「１」へ変化するに違いないことは周知である。よって、フワッブフロノブＦＦＩはＳＲフリップフロップＦＦ３のセント制御入力に接続されるＱ出力上へ１を出力する。この遷移は、例えば信号３１０上の時点３０８により示されるが、これによりＦＦ３のＱ出力を「１」にセットする。フリップフロップＦＦ３のＱ出力における信号３１２はＦＦＩのリセット制御入力へ戻るよう接続されることにより、ＦＦ３が旨くセットされた後のＦＦＩのＱ出力における信号３１０を０に戻す、これによりフリップフロップＦＦ２がフリップフロラ１ＦＦ３をリセットしようとすると同時に、フリップフロップＦＦＩがフリップフロップＦＦ３をセットしようとすることを阻止する（この動作は後の方で説明される）。

これに対して、フリップフロップＦＦＩのＤ入力におけるデータがサンプルされた時に０である場合、符号化データは論理「０」から論理「１」へ変化しないことを示すので、原符号化信号３００は２個の連続するコードビットセルに対し１を有しないということは知られている。従って、フリップフロラ１ＦＦ１は０状態を維持（すなわち、ＦＦ１のＱ出力における信号は０を維持）し、ＦＦ３はセットされない０例えば、フリップフロップＦＦＩがデータセルの境界におけるエツジによりクロックされるときには必ず、この結果となる。

同様にまた、フリップフロラ１ＦＦ２が信号３００における立ち上がりエツジによりクロックされる場合に、そのＤ入力におけるデータ（遅延信号３０６）が０であるときには必ず、フリップフロラ１ＦＦ２はＦＦ３をリセットするよう動作する。ＦＦ１の場合と同じように、ＦＦ２のＤ入力におけるデータ信号（遅延信号３０６）はデータセルの３／４だけ遅延された原符号化信号３００を表わし、それは１．−１．　／　２コードビツトセルと等価である。非反転信号３００での立ち上がりエツジの遷移によりＦＦ２がＤ入力におけるデータをサンプルする場合、そのサンプルされたデータが０であるならば、その時には原符号化信号３００が２個の連続コードピットに対し０を有していることおよび復号化データは論理「１」から論理「０」へ変化するに違いないことは知られている。従って、フリップフロップＦＦ２は、ＳＲフリップフロップＦＦ３のリセット制御入力に接続される反転Ｑ出力上に１を出力する。この遷移は、例えば信号３１６上の時点３１４により示されるが、これによりＦＦ３のＱ出力を「０」にセットする。

フリップフロップＦＦ３の反転Ｑ出力における信号はＦＦ２のセット制御入力へ戻るよう接続されることにより、ＦＦ３が旨くリセットされた後のＦＦ２の反転Ｑ出力における信号３１６を０に戻す、この戻るようにした接続によりフリップフロップＦＦＩがフリップフロップＦＦ３をセットしようとすると同時に、フリップフロップＦＦ２がフリップフロップＦＦ３をリセットしようとすることを阻止する。

これに対して、フリップフロップＦＦ２のＤ入力におけるデータがサンプルされた時に１である場合には、原符号化信号３００は２個の連続するコードビットセルに対して０を有しないということが知られており、符号化データは論理「１」から論理「０」へ変化しなかったことを示す。

従って、フリップフロップＦＦ２は１状態を維持（すなわち、ＦＦ２の反転Ｑ出力における信号はＯを維持）し、ＦＦ３はリセットされない、フリップフロップＦＦ２がデータセルの境界におけるエツジによりクロックされる場合にはいつもこの結果となる。

フリップフロップＦＦ３のＱ出力は、排他的ＯＲ論理ゲ−）−２０６および２０８の各々の入力に接続される。論理ゲート２０６のもう一つの入力は複数の遅延整合バッファ回路２１０を介して遅延素子回路２０４の１／２クロック周期遅延回路へ接続される。１／２クロック周期だけ遅延されたマンチェスタ符号化データ信号（信号３０４）は、符号化信号からクロックを再生するためにＦＦ３のＱ出力における復号化データ（信号３１２）と接続される。

信号３００において符号化された原データに関して、信号３１２の復号化データには遅延がある。この遅延は、クロック信号を再生する際に信号３０４での１／２クロック周期の遅延によって補償される１／２データセルの遅延を含む、さらに、復号化データにはフリップフロップＦＦ１／ＦＦ２およびＦＦ３を介する信号伝播遅延による遅延がある。遅延整合バッファ回路２１０はこの遅延（信号３１７を見よ）を補償する。好適には、フリップフロップＦＦ１、ＦＦ２およびＦＦ３と、遅延整合バッファ２１０は、回路を製造するのに使用される半導体プロセスでの変動により生じるであろう別の要素回路の信号伝播遅延における変化を最小とするよう単一の集積回路内に実現される。ＥＣＬ素子はその速度のために好適であるけれども、他の技術もまた使用し得る。遅延整合バッファ２１０は動作中のフリップフロップの信号伝播遅延をエミュレートして所望のように実現することができる。この回路か個別部品を使用して実現される場合には、遅延整合バッファは従来の固定又はプログラマブルな遅延素子を使用して実施することができる。

排他的ＯＲゲート２０６の出力でのクロック信号（信号３１８）は、原クロツク信号３２０に関して反転される。

反転クロックの立ち上がりエツジは復号化データ（信号３１２）の各データセルの中央で発生し、従って復号化データをクロックするために等しいセットアツプおよびホールドタイムを付加回路に与えるので、この配置はその後の回路に有益である。復号化データ信号３１２は再生されたタロツク３１８を生成するために排他的ＯＲゲート２０６を介して接続されるので、再生されたクロックは排他的ＯＲゲート２０６の伝播遅延によって復号化データのデータセルの中央から遅れる。排他的ＯＲゲート２０６の伝播遅延をキャンセルすることを所望する場合、復号化データ信号３１２は、整合された遅延を有するデータ信号出力を提供するなめに、好適には同じ集積回路内で図２に示される排他的ＯＲゲート２０８のような選択可能な遅延素子を介して接続することができる。

このように、マンチェスタ符号化ディジタル通信信号を復号するための新規な回路が記載されている。当業者ならば本発明か記載された実施例以外により実行することができるということは認めるであろう０例えば、フリップフロップＦＦＩとＦＦ２は、二つのフリップ７０ツブへ供給されるクロック入力が反転される場合には、立ち下がりエツジによりトリガされるフリップフロップに置き換えられることができる。更に、各フリップフロップは交差結合された論理ゲートを有する他のランチ回路により置き換えられることかでき、そして衝突を避けるようフリップフロップＦＦ３をセット及びリセットするために供給される制御信号を規定するのに代替回路を使用することができる。記載された実施例は説明のために呈示されるのであって制限するためのものではなく、本発明は次の請求の範囲によってのみ限定される。

補正書の写しく狙沢幻提出書（特許法第１８４条の８）１、特許出願の表示ＰＣＴ／ＵＳ９０１０３６２９２、発明の名称マンチェスタ符号信号の復号方法及び復号回路３、特許出願人住　所　アメリカ合衆国、カリフォルニア　９４０８６、サニーベイル、キファー　コート　１４０名　称　ニスエフ２　コーポレイション（国　籍）（アメリカ合衆国）有する。遷移Ａ、Ｂ、Ｃ，Ｅ、Ｆ、Ｈ，Ｊ、Ｌ、Ｍおよび０の各々は、タロツク周期の中央で発生し、そしてこの場合各々は情報を運ぶ：立ち下がりエツジの遷移は論理「１」を表わし、立ち上がりエツジの遷移は論理「０」を表わす。

遷移り、Ｇ、１．におよびＮの各々は、クロック周期のエツジで発生し、この場合にはデータを運ばない、マンチェスタ符号化波形からデータ信号を引き出すための本発明の好適な方法を、図１の例示的な波形を参照しながら以下に説明する。

好適な方法における第１ステツプとして、波形内の各遷移が検出されるが、しかしながら、明らかとなるように、それはクロック周期１０２の中央で発生する遷移を検出することが必要なだけである。各検出された遷移に対し、検出された遷移の前の半クロックと１タロツク周期との間の波形１００の状態（ハイまたはロー）が決定される。従って、例えば遷移Ｂが検出されたと仮定すると、時点１０１における波形１００の状態（ロー）が決定される。

その時、所望ならば原データを表わすためにまた逆の関係を使用できるけれども、好適には符号化データにおける論理「０」を表わすロー状態と、論理「１」を表わすハイ状態とからそれぞれなる第１及び第２の状態を有する出力信号１０３が生成される。波形１００のクロック周期に関してそのクロック周期が遅延され得る出力信号は、検出された遷移の方向とそれに対応して決定される波形１００の状態に基づいて次のルールにより特徴付けられる。

請　求　の　範　囲１、マンチェスタ符号信号からデータ信号を引き出すための方法であって、マンチェスタ符号信号は、ローおよびハイ状態と、ローおよびハイ状態の間の立ち上がつおよび立ち下がり遷移と、およびデータセルを画定するクロック周期とを有し：マンチェスタ符号信号における遷移を検出するステップと；各検出された遷移に対し、検出された遷移の前の１／２クロツクと１クロック周期との間のマンチェスタ符号信号における時点のマンチェスタ符号信号の状態を決定するステップと；かつローとハイ状態にそれぞれ対応する第１と第２の状態を有する出力信号を生成するステップとからなり、この出力信号は各検出された遷移とそれに対応して決定されるマンチェスタ符号信号の状態とに関して：ａ、検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号は第２の状態から第１の状態へ変化し：ｂ、検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号はその前の状態を維持し：Ｃ３検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号はその前の状態を維持し：そしてｄ、検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号は第１の状態から第２の状態へ変化する；ことを特徴とするマンチェスタ符号信号からデータ信号を引き出すための方法。

２、さらにマンチェスタ符号信号からクロック信号を抽出する方法からなり、このクロック信号抽出方法は：マンチェスタ符号信号を遅延させるステップと、および排他的ＯＲ論理動作で生成された出力信号とこの遅延化マンチェスタ符号信号とを結合するステップとからなる請求項１記載の方法。

３、マンチェスタ符号信号からデータ信号を引き出すための装置であって、マンチェスタ符号信号は、ローおよびハイ状態と、ローおよびハイ状態の間の立ち上がりおよび立ち下がり遷移と、およびデータセルを画定するクロック周期とを有し：マンチェスタ符号信号における遷移を検出する手段と：各検出された遷移に対し、検出された遷移の前の１７２タロツクと１クロック周期との間のマンチェスタ符号信号における時点のマンチェスタ符号信号の状態を決定する手段と：かつローとハイ状態にそれぞれ対応する第１と第２の状態を有する出力信号を生成する手段とからなり、この出力信号は各検出された遷移とそれに対応して決定されるマンチェスタ符号信号の状態とに関して：ａ、検出された遷移が立ち上がり遷移でがっマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号は第２の状態から第１の状態へ変化し；ｂ、検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号はその前の状態を維持し；Ｃ０検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号はその前の状態を維持し：そしてｄ、検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号は第１の状態から第２の状態へ変化する：ことを特徴とするマンチェスタ符号信号からデータ信号を引き出すための装置。

４、さらにマンチェスタ符号信号からタロツク信号を抽出する手段からなり、このクロック信号抽出手段は：マンチェスタ符号信号を遅延させる手段と、および排他的ＯＲ論理動作で生成された出力信号とこの遅延化マンチェスタ符号信号とを結合する手段とからなる請求項３記載の装置。

５、ハイ状態とロー状態の一組のコードビットセルと、このコードビットセル間の立ち上がりまたは立ち下がり状態の遷移とによりそれぞれ画定されるデータセルを有するマンチェスタ符号信号を復号するための装置であって：クロツクのエツジがタロツク入力に表れた場合にデータ入力からデータ出力へのデータ信号をラッチするなめに、データ入力、タロツク入力、およびデータ出力をそれぞれ有する第１および第２の手段と：１および２コ一ドビツトセル間のマンチェスタ符号信号を遅延すると共に、前記第１および第２のラッチ手段のデータ入力の各々に前記遅延化符号信号を供給する手段と：マンチェスタ符号信号の各立ち下がり遷移に従ってタロツクのエツジを第１ラッチ手段のクロック入力へ供給することにより第１ラッチ手段をクロックする手段と：マンチェスタ符号信号の各立ち上がり遷移に従ってタロツクのエツジを第２ラツ千手段のクロック入力へ供給することにより第２ラッチ手段をクロックする手段と；データ出力においてデータ出力信号を生成する手段であって、ローとハイ状態にそれぞれ対応する第１および第２の出力状態と第１および第２の制御入力を有するデータ出力信号生成手段と：第１ラッチ手段によりラッチされる時にデータ出力信号生成手段を第１出力状態で動作させる第１制御信号を、第１ラッチ手段のデータ入力に供給される遅延化マンチェスタ符号信号がハイ状態である場合にデータ出力信号生成手段の第１制御入力に供給するために第１ラッチ手段とデータ出力信号生成手段とに接続される第１回路手段と；かっ第２ラッチ手段によりラッチされる時にデータ出力信号生成手段を第２出力状態で動作させる第２制御信号を、第２ラッチ手段のデータ入力に供給される遅延化マンチェスタ符号信号がロー状態である場合にデータ出力信号生成手段の第２制御入力に供給するために第２うｙチ手段とデータ出力信号生成手段とに接続される第２回路手段と：からなり、これにより、データ出力信号生成手段はマンチェスタ符号信号で符号化されたデータを表わすデータ出力信号を生成する、マンチェスタ符号信号を復号するための装置。

６、さらに符号化データ信号からタロツク信号を復号するための手段からなる請求項５記載の装置。

７、第１および第２ラッチ手段は、それぞれ第１および第２エツジでトリガされるフリップフロップ回路からなる請求項５記載の装置。

８、第１および第２フリップフロップ回路は、各々制禦入力を有し：　・データ出力信号生成手段は、反転データ出力信号を生成するための手段を含み：第１回路手段は、データ出力信号と反転データ出力信号の一方を第１フリップフロップ回路の制御入力へ供給する手段を含み：かつ第２回路手段は、データ出力信号と反転データ出力信号の他方を第２フリンプフロツブ回路の制御入力へ供給する手段を含む、請求項７記載の装置。

９、遅延手段は、１と１／２コードビブトセルに対して符号化データ信号を遅らせる請求項５記載の装置。

１０、クロック信号復号手段は：マンチェスタ符号信号を少なくとも１コードビツトセルだけ遅延するための第２手段と；かつ少なくとも１コードピツト遅延された符号信号を、他方の入力かデータ信号生成手段のデータ出力に接続される排他的ＯＲ論理ゲートの一方の入力へ接続する手段と；からなる請求項６記載の装置。

１１、第１および第２７リツプフロンブ回路は単一集積回路の構成要素である請求項７記載の装置。

１２、タロツク周期を有するマンチェスタ符号信号で符号化されたデータを表わす出力信号をデータ出力において生成するための復号化回路であって：マンチェスタ符号信号を受信するためのデータ入力と、反転データ出力および非反転データ出力とを有する入力バッファ回路と：クロック周期の３７４の遅延を有する遅延素子であって、入力バッファ回路の非反転データ出力に接続される入力と、出力を有する遅延素子と：遅延素子の出力に接続されたデータ入力と、入カバ・ツファ回路の反転データ出力に接続されたクロ・ツク入力と、非反転データ出力と、およびリセヅト入力とを有する第１フリップフロップ回路と；遅延素子の出力に接続されたデータ入力と、入カッくツファ回路の非反転データ出力に接続されたクロック入力と、反転データ出力と、およびセット入力とを有する第２フリップフロップ回路と；かつ第１フリップフロップ回路の非反転データ出力に接続されるセット入力と、第１フリツプフロツ１回路のリセット入力および復号化回路のデータ出力に接続される非反転データ出力と、第２フリップフロップ回路の反転データ出力に接続されるリセット入力と、および第２フリップフロップ回路のセット入力に接続される反転データ出力とを有する第３フリツプフロツ１回路と：からなる復号化回路。

１３、マンチェスタ符号信号で符号化されたタロツクを表わすタロツク信号を、復号化回路のタロツク出力において生成し、かつ復号化回路のデータ出力において同期化データ信号を生成する手段からなり、この手段が：第３フリップフロップ回路の非反転データ出力に接続される第１データ入力と、第２データ入力と、および復号化回路のタロツク出力に接続されるデータ出力とを有する排他的ＯＲ論理ゲートと：入力バッファ回路の非反転データ出力に接続される入力と、データ出力と、およびクロック周期の半分の遅延とを有する第２遅延素子と：第２遅延素子のデータ出力と排他的ＯＲ論理ゲートの第２データ入力との間に直列に接続された少なくとも１つの遅延整合バッファ回路と；かつ第３フリンプフロツプ回路の非反転データ出力と復号化回路のデータ出力との間に接続された第３遅延素子と：からさらに構成される請求項１２記載の復号化回路。

１、、−１−−１゜−１，−−−−１ＰＣＴ／ＵＳ　９０１０３６２９国際調査報告

Claims

【特許請求の範囲】

１．マンチェスタ符号信号からデータ信号を引き出すための方法であって、マンチェスタ符号信号は、ローおよびハイ状態と、ローおよびハイ状態の間の立ち上がりおよび立ち下がり遷移と、およびデータセルを画定するクロック周期とを有し：マンチェスタ符号信号における遷移を検出するステップと；各検出された遷移に対し、検出された遷移の前の１／２クロックと１クロック周期との間のマンチェスタ符号信号における時点のマンチェスタ符号信号の状態を決定するステップと；かつ第１と第２の状態を有する出力信号を生成するステップとからなり、この出力信号は各検出された遷移とそれに対応して決定されるマンチェスタ符号信号の状態とに関して：ａ．検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号は第２の状感から第１の状態へ変化し；ｂ．検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号はその前の状態を維持し；ｃ．検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号はその前の状態を維持し；そしてｄ．検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号は第１の状態から第２の状態へ変化する；ことを特徴とするマンチェスタ符号信号からデータ信号を引き出すための方法。
２．さらにマンチェスタ符号信号からクロック信号を抽出する方法からなり、このクロック信号抽出方法は：マンチェスタ符号信号を遅延させるステップと、および排他的ＯＲ論理動作で生成された出力信号とこの遅延化マンチェスタ符号信号とを結合するステップとからなる請求項１記載の方法。
３．マンチェスタ符号信号からデータ信号を引き出すための装置であって、マンチェスタ符号信号は、ローおよびハイ状態と、ローおよびハイ状態の間の立ち上がりおよび立ち下がり遷移と、およびデータセルを画定するクロック周期とを有し：マンチェスタ符号信号における遷移を検出する手段と；各検出された遷移に対し、検出された遷移の前の１／２クロックと１クロック周期との間のマンチェスタ符号信号における時点のマンチェスタ符号信号の状態を決定する手段と；かつ第１と第２の状態を有する出力信号を生成する手段とからなり、この出力信号は各検出された遷移とそれに対応して決定されるマンチェスタ符号信号の状態とに関して：ａ．検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号は第２の状態から第１の状態へ変化し；ｂ．検出された遷移が立ち上がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号はその前の状態を維持し；ｃ．検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がロー状態である場合には、前記出力信号はその前の状態を維持し；そしてｄ．検出された遷移が立ち下がり遷移でかつマンチェスタ符号信号の決定された状態がハイ状態である場合には、前記出力信号は第１の状態から第２の状態へ変化する；ことを特徴とするマンチェスタ符号信号からデータ信号を引き出すための装置。
４．さらにマンチェスタ符号信号からクロック信号を抽出する手段からなり、このクロック信号抽出手段は：マンチェスタ符号信号を遅延させる手段と、および排他的ＯＲ論理動作で生成された出力信号とこの遅延化マンチェスタ符号信号とを結合する手段とからなる請求項３記載の装置。
５．ハイ状態とロー状態の一組のコードビットセルと、このコードビットセル間の立ち上がりまたは立ち下がり状態の遷移とによりそれぞれ画定されるデータセルを有するマンチェスタ符号信号を復号するための装置であって：クロックのエッジがクロック入力に表れた場合にデータ入力からデータ出力へのデータ信号をラッチするために、データ入力、クロック入力、およびデータ出力をそれぞれ有する第１および第２の手段と；１および２コードビットセル間のマンチェスタ符号信号を遅延化すると共に、前記第１および第２のラッチ手段のデータ入力の各々に前記遅延化符号信号を供給する手段と；マンチェスタ符号信号の各立ち下がり遷移に従ってクロックのエッジを第１ラッチ手段のクロック入力へ供給することにより第１ラッチ手段をクロックする手段と；マンチェスタ符号信号の各立ち上がり遷移に従ってクロックのエッジを第２ラッチ手段のクロック入力へ供給することにより第２ラッチ手段をクロックする手段と；データ出力においてデータ出力信号を生成する手段であって、第１および第２の出力状態と第１および第２の制御入力を有するデータ出力信号生成手段と；第１ラッチ手段によりラッチされる時にデータ出力信号生成手段を第１出力状態で動作させる第１制御信号を、第１ラッチ手段のデータ入力に供給される遅延化マンチェスタ符号信号がハイ状態である場合にデータ出力信号生成手段の第１制御入力に供給するために第１ラッチ手段とデータ出力信号生成手段とに接続される第１回路手段と；かつ第２ラッチ手段によりラッチされる時にデータ出力信号生成手段を第２出力状態で動作させる第２制御信号を、第２ラッチ手段のデータ入力に供給される遅延化マンチェスタ符号信号がロー状態である場合にデータ出力信号生成手段の第２制御入力に供給するために第２ラッチ手段とデータ出力信号生成手段とに接続される第２回路手段と；からなり、これにより、データ出力信号生成手段はマンチェスタ符号信号で符号化されたデータを表わすデータ出力信号を生成する、マンチェスタ符号信号を復号するための装置。
６．さらに符号化データ信号からクロック信号を復号するための手段からなる請求項５記載の装置。
７．第１および第２ラッチ手段は、それぞれ第１および第２エッジでトリガされるフリップフロップ回路からなる請求項５記載の装置。
８．第１および第２フリップフロップ回路は、各々制御入力を有し；データ出力信号生成手段は、反転データ出力信号を生成するための手段を含み；第１回路手段は、データ出力信号と反転データ出力信号の一方を第１フリップフロップ回路の制御入力へ供給する手段を含み；かつ第２回路手段は、データ出力信号と反転データ出力信号の他方を第２フリップフロップ回路の制御入力へ供給する手段を含む、請求項７記載の装置。
９．遅延手段は、１−１／２コードビットセルに対して符号化データ信号を遅らせる請求項５記載の装置。
１０．クロック信号復号手段は：マンチェスタ符号信号を少なくとも１コードビットセルだけ遅延するための第２手段と；かつ少なくとも１コードビット遅延された符号信号を、他方の入力が第３ラッチ手段のデータ出力に接続される排他的ＯＲ論理ゲートの一方の入力へ接続する手段と；からなる請求項６記載の装置。
１１．第１および第２フリップフロップ回路は単一集積回路の構成要素である請求項７記載の装置。
１２．クロック周期を有するマンチェスタ符号信号で符号化されたデータを表わす出力信号をデータ出力において生成するための復号化回路であって：マンチェスタ符号信号を受信するためのデータ入力と、反転データ出力および非反転データ出力とを有する入力バッファ回路と；クロック周期の３／４の遅延を有する遅延素子であって、入力バッファ回路の非反転データ出力に接続される入力と、出力を有する遅延素子と；遅延素子の出力に接続されたデータ入力と、入力バッファ回路の反転データ出力に接続されたクロック入力と、非反転データ出力と、およびリセット入力とを有する第１フリップフロップ回路と；遅延素子の出力に接続されたデータ入力と、入力バッファ回路の非反転データ出力に接続されたクロック入力と、反転データ出力と、およびセット入力とを有する第２フリップフロップ回路と；かつ第１フリップフロップ回路の非反転データ出力に接続されるセット入力と、第１フリップフロップ回路のリセット入力および復号化回路のデータ出力に接続される非反転データ出力と、第２フリップフロップ回路の反転データ出力に接続されるリセット入力と、および第２フリップフロップ回路のセット入力に接続される反転データ出力とを有する第３フリップフロップ回路と；からなる復号化回路。
１３．マンチェスタ符号信号で符号化されたクロックを表わすクロック信号を、復号化回路のクロック出力において生成し、かつ復号化回路のデータ出力において同期化データ信号を生成する手段からなり、この手段が：第３フリップフロップ回路の非反転データ出力に接続される第１データ入力と、第２データ入力と、および復号化回路のクロック出力に接続されるデータ出力とを有する排他的ＯＲ論理ゲートと；入力バッファ回路の非反転データ出力に接続される入力と、データ出力と、およびクロック周期の半分の遅延とを有する第２遅延素子と；第２遅延素子のデータ出力と排他的ＯＲ論理ゲートの第２データ入力との間に直列に接続された少なくとも１つの遅延整合バッファ回路と；かつ第３フリップフロップ回路の非反転データ出力と復号化回路のデータ出力との間に接続された第３遅延素子と；からさらに構成される請求項１２記載の復号化回路。