JPH0547979B2 - - Google Patents
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- JPH0547979B2 JPH0547979B2 JP58052300A JP5230083A JPH0547979B2 JP H0547979 B2 JPH0547979 B2 JP H0547979B2 JP 58052300 A JP58052300 A JP 58052300A JP 5230083 A JP5230083 A JP 5230083A JP H0547979 B2 JPH0547979 B2 JP H0547979B2
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Description
【発明の詳細な説明】
この発明はシリコンゲート技術による集積
MOS電界効果トランジスタ回路の製造方法に関
する。この方法では拡散領域が高融点金属ケイ化
物層によつて低抵抗にされて導体路として使用さ
れるようになり、この金属ケイ化物層はポリシリ
コン層が作られ又ソース・ドレン領域となる区域
が形成された後にMOS構造が作られている半導
体基板表面に直接析出させる。
MOS電界効果トランジスタ回路の製造方法に関
する。この方法では拡散領域が高融点金属ケイ化
物層によつて低抵抗にされて導体路として使用さ
れるようになり、この金属ケイ化物層はポリシリ
コン層が作られ又ソース・ドレン領域となる区域
が形成された後にMOS構造が作られている半導
体基板表面に直接析出させる。
集積回路の構造寸法を縮小するには拡散領域の
深さの低減も必要となる。これによつて層抵抗が
著しく増大し、n+型シリコン導体の場合遅延時
間が長くなり又ソース・ドレン直列抵抗が過大と
なり短チヤネルトランジスタの機能を阻害する。
深さの低減も必要となる。これによつて層抵抗が
著しく増大し、n+型シリコン導体の場合遅延時
間が長くなり又ソース・ドレン直列抵抗が過大と
なり短チヤネルトランジスタの機能を阻害する。
これらの難点は拡散領域の自己整合形ケイ化物
化によつて避けることができる。この工程段階に
おいて同時にポリシリコン・ゲートにもケイ化物
が作られポリジツド・ゲートとなる。これに対し
てケイ化白金を使用することは文献（Proceedi
−ngs of IEMD 81，paper No.28.2，p.647−
650）に記載されている。このケイ化白金は蒸着
した白金とシリコン基板の間に反応によつて作ら
れる。この方法の欠点は次の４点である： (a) ケイ化物化する際シリコンが消費され、扁平
な拡散領域では基板への短絡が生ずる。
化によつて避けることができる。この工程段階に
おいて同時にポリシリコン・ゲートにもケイ化物
が作られポリジツド・ゲートとなる。これに対し
てケイ化白金を使用することは文献（Proceedi
−ngs of IEMD 81，paper No.28.2，p.647−
650）に記載されている。このケイ化白金は蒸着
した白金とシリコン基板の間に反応によつて作ら
れる。この方法の欠点は次の４点である： (a) ケイ化物化する際シリコンが消費され、扁平
な拡散領域では基板への短絡が生ずる。
(b) 耐熱性が800℃以下の温度に限定される。
(c) 拡散障壁を持つ高価な金属化装置が必要とな
り、又多重層に対するエツチングの問題が起
る。
り、又多重層に対するエツチングの問題が起
る。
(d) フツ化水素酸を含む化学薬品を使用する過程
とコンパチブルでない。
とコンパチブルでない。
短絡の危険は白金とシリコンの混合物又は白金
とタングステンの混合物の析出によつて避けるこ
とができる。これによつて基板シリコンの消費を
少くすることができる（ただし白金・タングステ
ンの場合は低温においてだけ）。しかしこの場合
は自己整合性が失われ、フオトリソグラフイ過程
が必要となる。
とタングステンの混合物の析出によつて避けるこ
とができる。これによつて基板シリコンの消費を
少くすることができる（ただし白金・タングステ
ンの場合は低温においてだけ）。しかしこの場合
は自己整合性が失われ、フオトリソグラフイ過程
が必要となる。
自己整合性の別法として選択的のタングステン
析出法が提案されているがこの場合続く過程が
500℃以下の温度に限定され、これを越すとケイ
化タングステンがシリコン消費を伴つて形成され
る。これによつて扁平な拡散領域では基板短絡が
起る。
析出法が提案されているがこの場合続く過程が
500℃以下の温度に限定され、これを越すとケイ
化タングステンがシリコン消費を伴つて形成され
る。これによつて扁平な拡散領域では基板短絡が
起る。
この発明の目的は基板内に極めて扁平な拡散領
域を持つ超大規模集積回路において拡散領域の層
抵抗の低減に金属ケイ化物を使用する問題を解決
しようとするものであつて外部接触導体路面とケ
イ化金属面の間の絶縁分離酸化膜の形成前に、熱
分解に際してハロゲン化水素を分離する反応ガス
を使用してガス相からの選択析出によつてケイ化
金属層構造を作ることを提案する。ケイ化金属と
してタンタル、タングステン、チタンおよびモリ
ブデンのケイ化物を使用することもこの発明の枠
内にある。
域を持つ超大規模集積回路において拡散領域の層
抵抗の低減に金属ケイ化物を使用する問題を解決
しようとするものであつて外部接触導体路面とケ
イ化金属面の間の絶縁分離酸化膜の形成前に、熱
分解に際してハロゲン化水素を分離する反応ガス
を使用してガス相からの選択析出によつてケイ化
金属層構造を作ることを提案する。ケイ化金属と
してタンタル、タングステン、チタンおよびモリ
ブデンのケイ化物を使用することもこの発明の枠
内にある。
この発明の方法では基板内の拡散領域とポリシ
リコンゲート区域が高融点ケイ化物例えばケイ化
タングステンの選択析出によつて自己整合式にケ
イ化物で覆われ、それによつて抵抵抗（3Ω／□）
となるためソース・ドレン直列抵抗の低いMOS
電界効果トランジスタの製作が可能となる。
リコンゲート区域が高融点ケイ化物例えばケイ化
タングステンの選択析出によつて自己整合式にケ
イ化物で覆われ、それによつて抵抵抗（3Ω／□）
となるためソース・ドレン直列抵抗の低いMOS
電界効果トランジスタの製作が可能となる。
更にケイ化物の選択析出によりフオトリソグラ
フ過程が不必要となる。ケイ化タンタルを使用す
ると接着性が良くなりケイ化タンタル・シリコン
系は1000℃の温度においても安定である。これに
よつてこの発明の方法はシリコンゲート技術にお
ける通常の金属化処理過程とコンパチブルとな
る。
フ過程が不必要となる。ケイ化タンタルを使用す
ると接着性が良くなりケイ化タンタル・シリコン
系は1000℃の温度においても安定である。これに
よつてこの発明の方法はシリコンゲート技術にお
ける通常の金属化処理過程とコンパチブルとな
る。
次に第１図乃至第６図についてこの発明の特に
有利な二つの実施例を説明する。これらの図面は
この発明の特に重要な工程段階においての処理物
の断面構造を示すもので対応部分には同じ番号が
つけてある。
有利な二つの実施例を説明する。これらの図面は
この発明の特に重要な工程段階においての処理物
の断面構造を示すもので対応部分には同じ番号が
つけてある。
第１図乃至第４図はポリシリコン表面の酸化防
止に窒化物層が使用されているMOS電界効果ト
ランジスタの製作工程を示し、第５図と第６図は
ポリシリコンゲート電極の形成後CVD酸化膜析
出と異方性エツチングが行なわれる場合に第１図
と第２図の構造が変化する情況を示す。
止に窒化物層が使用されているMOS電界効果ト
ランジスタの製作工程を示し、第５図と第６図は
ポリシリコンゲート電極の形成後CVD酸化膜析
出と異方性エツチングが行なわれる場合に第１図
と第２図の構造が変化する情況を示す。
第１図：１００表面を持つ比抵抗２乃至50Ωcm
のｐドープシリコン単結晶基板１の表面に
LOCOS法によつてフイールド酸化膜区域２
（厚さdpx＝700nm）と能動領域が区画される。
窒化物マスクを除去した後能動領域を酸化して
厚さ40nmのゲート酸化膜３を作る。その上に
CVD法により厚さ500nmのポリシリコン層４
を全面的に析出させリンをドープしてn+型と
する。ポリシリコン層４の表面に窒化シリコン
層５を例えば100nmの厚さに全面的に析出させ
る。
のｐドープシリコン単結晶基板１の表面に
LOCOS法によつてフイールド酸化膜区域２
（厚さdpx＝700nm）と能動領域が区画される。
窒化物マスクを除去した後能動領域を酸化して
厚さ40nmのゲート酸化膜３を作る。その上に
CVD法により厚さ500nmのポリシリコン層４
を全面的に析出させリンをドープしてn+型と
する。ポリシリコン層４の表面に窒化シリコン
層５を例えば100nmの厚さに全面的に析出させ
る。
第２図：窒化シリコン層５とその下のポリシリ
コン層４にポリシリコンゲート電極６に対応す
る構造を作り、続いて構造形成に際して露出し
た単結晶基板表面とポリシリコン層側面に熱酸
化によつて新に酸化膜を形成させ、高濃度ドー
プのポリシリコン領域６の側面では厚さが
200nmでありその他の単結晶領域８では60nm
であるように調節する。続いてヒ素イオンを注
入してn+ドープのソース・ドレン領域９を作
る。
コン層４にポリシリコンゲート電極６に対応す
る構造を作り、続いて構造形成に際して露出し
た単結晶基板表面とポリシリコン層側面に熱酸
化によつて新に酸化膜を形成させ、高濃度ドー
プのポリシリコン領域６の側面では厚さが
200nmでありその他の単結晶領域８では60nm
であるように調節する。続いてヒ素イオンを注
入してn+ドープのソース・ドレン領域９を作
る。
第３図：マスクとして使用された窒化物層５を
除去し、全面的の酸化物エツチングを行つて酸
化膜８を全部除去する。続いてこの発明の重要
な段階である選択析出によりシリコンから成る
表面区域６と９の上にケイ化タンタル層１０を
析出させる。その際ケイ化タンタルは塩化水素
を分離する反応混合ガスから気相析出により析
出する。その時の圧力、析出温度および反応ガ
スの組成は、熱分解に際してハロゲン化水素が
存在することにより基板のシリコンから成る表
面区域６，９を除いてその他の区域２、７では
結晶核が形成されないように選ぶ。塩化タンタ
ルと水素とハロゲン化シラン例えばジクロルシ
ラン（SiH2Ｃ2）の混合比率は１：10：２
に、圧力は133Paに、基板温度は850℃に調整
する。ケイ化タンタル層１０の成長速度は
100nm／mm、層の厚さは300nm、比面積抵抗は
1.5乃至3Ω／□である。
除去し、全面的の酸化物エツチングを行つて酸
化膜８を全部除去する。続いてこの発明の重要
な段階である選択析出によりシリコンから成る
表面区域６と９の上にケイ化タンタル層１０を
析出させる。その際ケイ化タンタルは塩化水素
を分離する反応混合ガスから気相析出により析
出する。その時の圧力、析出温度および反応ガ
スの組成は、熱分解に際してハロゲン化水素が
存在することにより基板のシリコンから成る表
面区域６，９を除いてその他の区域２、７では
結晶核が形成されないように選ぶ。塩化タンタ
ルと水素とハロゲン化シラン例えばジクロルシ
ラン（SiH2Ｃ2）の混合比率は１：10：２
に、圧力は133Paに、基板温度は850℃に調整
する。ケイ化タンタル層１０の成長速度は
100nm／mm、層の厚さは300nm、比面積抵抗は
1.5乃至3Ω／□である。
第４図：ケイ化物の選択析出に続いてケイ化タ
ンタル面１０と金属化面１２の間の絶縁分離酸
化膜として作用する中間酸化膜１１を析出させ
る。これは例えばCVD法により層ん厚さは
1000nmとする。ケイ化タンタル１０で覆われ
たn+型領域９ｂに対する接触孔を食刻しＡ
／Si構成の導体路１２を公知の方法で作る。
ンタル面１０と金属化面１２の間の絶縁分離酸
化膜として作用する中間酸化膜１１を析出させ
る。これは例えばCVD法により層ん厚さは
1000nmとする。ケイ化タンタル１０で覆われ
たn+型領域９ｂに対する接触孔を食刻しＡ
／Si構成の導体路１２を公知の方法で作る。
第５図：この発明の方法の一つの変形として第
１図のLOCOS過程（フイールド酸化膜区域２
の形成と能動領域の区画）とゲート酸化膜３の
形成が終つた後CVD過程により厚さ500nmの
ポリシリコン層を析出させ、リンをドープして
ポリシリコンゲート電極としての構造を作る。
ゲート電極６で覆われていない基板表面部分の
ゲート酸化膜を除去した後CVD法により酸化
膜を全面的に析出させSiO2層１３を作る。
１図のLOCOS過程（フイールド酸化膜区域２
の形成と能動領域の区画）とゲート酸化膜３の
形成が終つた後CVD過程により厚さ500nmの
ポリシリコン層を析出させ、リンをドープして
ポリシリコンゲート電極としての構造を作る。
ゲート電極６で覆われていない基板表面部分の
ゲート酸化膜を除去した後CVD法により酸化
膜を全面的に析出させSiO2層１３を作る。
第６図：続いてSiO2層１３に異方性エツチン
グを施し、その際高濃度にドープされたポリシ
リコンゲート電極６の側面は酸化膜７で覆われ
たままにしておく。この処理は例えば反応性の
イオンエツチングによる。続いて行なわれる
n+ドープ単結晶ソース・ドレン領域９を作る
ためのヒ素イオン注入は第２図の場合と同じで
ある。ケイ化タンタル層１０の選択析出から金
属化処理に至るまでの工程段階は第３図と第４
図について説明した通りに実施される。
グを施し、その際高濃度にドープされたポリシ
リコンゲート電極６の側面は酸化膜７で覆われ
たままにしておく。この処理は例えば反応性の
イオンエツチングによる。続いて行なわれる
n+ドープ単結晶ソース・ドレン領域９を作る
ためのヒ素イオン注入は第２図の場合と同じで
ある。ケイ化タンタル層１０の選択析出から金
属化処理に至るまでの工程段階は第３図と第４
図について説明した通りに実施される。
第１図乃至第４図はこの発明の一つの実施例の
種々の段階においての処理物の断面構造を示し、
第５図と第６図は別の実施例において第１図と第
２図に対応する断面構造を示す。 １……基板、２……フイールド酸化膜区域、３
……ゲート酸化膜、４……ポリシリコン層、５…
…窒化シリコン層、６……ポリシリコンゲート電
極、９……ソース・ドレン領域。
種々の段階においての処理物の断面構造を示し、
第５図と第６図は別の実施例において第１図と第
２図に対応する断面構造を示す。 １……基板、２……フイールド酸化膜区域、３
……ゲート酸化膜、４……ポリシリコン層、５…
…窒化シリコン層、６……ポリシリコンゲート電
極、９……ソース・ドレン領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板中にシリコンゲート技術により集
積MOS電界効果トランジスタ回路を製造する方
法であつて、 拡散領域が高融点金属ケイ化物から成る層を有
し、拡散領域を低抵抗にしたがつて導体路として
使用可能なようにし、 ポリシリコン平面を作成し回路のソース／ドレ
イン領域として用いられる領域を生成した後、
MOS構造を備えた半導体基板の上に直接析出す
ることにより金属ケイ化物を生成するようになつ
た方法において、 金属ケイ化物層構造はハロゲン化水素の熱分解
の際分裂する反応ガスを使用してシリコンから成
る半導体基板の表面領域の上にガス相からの選択
的析出により生成され、 金属ケイ化物構造の析出は外部接触導体路面と
金属ケイ化物面の間の絶縁酸化物の形成前に行わ
れる、 ことを特徴とする集積MOS電界効果トランジス
タ回路の製造方法。 ２ 金属ケイ化物としてタンタル、タングステ
ン、チタンおよびモリブデンのケイ化物が使用さ
れることを特徴とする特許請求の範囲第１項の方
法。 ３ ケイ化物層の厚さが200乃至500nmであり、
その層抵抗がケイ化タンタルの場合１cm2当たり
1.5乃至3Ωに調製されることを特徴とする特許請
求の範囲第１項又は第２項記載の方法。 ４ 次の工程： (a) 能動トランジスタ領域を絶縁分離のための
SiO2構造層２をLOCOS法又はイソプレーナ法
と呼ばれる方法によつてｐドープされた半導体
基板表面に作る、 (b) 露出した基板表面を酸化してゲート酸化膜３
を作る、 (c) 全面的にポリシリコン層４を析出させ、この
層にｎ型ドーパントをドープしてn+型とし、
これにポリシリコンゲート電極６としての構造
を作る、 (d) ゲート電極で覆われない基板表面８のゲート
酸化膜３を除去する、 (e) ガス相からSiO2層１３を析出させる（CVD
法）、 (f) この酸化物層に異方性エツチングを施し、そ
の際シリコンゲート電極の側面７が酸化物で覆
われたままにしておく、 (g) トランジスタ領域にヒ素イオンを注入しｐド
ープ基板内にn+型にドープされた単結晶ソー
ス・ドレン領域９を作る、 (h) 反応に際して塩化水素を分離する反応ガスを
使用してガス相からケイ化タンタルを析出さ
せ、その際基板のシリコンから成る表面区域
６，９だけにケイ化タンタルが沈積するように
する、 (i) 中間酸化膜として作用する絶縁層を析出させ
る、 (j) 基板のケイ化物化された部分に対する外部接
触導体路のための接触孔区域を腐食する、 (k) 金属層を形成させ外部接触導体路構造を作
る、 によることを特徴とする特許請求の範囲第１項乃
至第３項のいずれかに記載の集積MOS電界効果
トランジスタ回路の製造方法。 ５ 次の工程： (a) ｐドープ半導体基板表面に能動トランジスタ
領域を分離するためのSiO2構造層をLOCOS法
又はイソプレーナ法と呼ばれる方法で作る、 (b) ｐ基板の露出表面を酸化してゲート酸化膜と
する、 (c) 全面的にポリシリコン層を析出させ、この層
にｎドーパントをドープしてn+型とする、 (d) 窒化シリコン層５を析出させ、この窒化シリ
コン層とポリシリコン層から成る二重層に構造
を作る、 (e) 熱酸化を行い、露出したシリコン表面に酸化
膜を形成させ、高濃度ドープのポリシリコン層
の側面に基板の単結晶部分８の酸化膜よりも厚
い酸化膜を形成させる、 (f) トランジスタ領域にヒ素イオン注入を実施し
たｐドープ基板内にn+型にドープされたソー
ス・ドレン領域９を作る、 (g) 窒化物層５を除去する、 (h) 基板上の酸化膜を全面的に腐食除去して基板
の単結晶区域表面を露出させる、 (i) 反応に際して塩化水素を分離する反応ガスを
使用してガス相からケイ化タンタル層を析出さ
せ、その際基板のシリコンから成る表面部分だ
けにケイ化タンタルが沈積するようにする、 (j) 中間酸化膜として作用する絶縁分離層を析出
させる、 (k) 基板ケイ化物化されたシリコン区域に接触導
体路のための接触孔区域を腐食する、 (l) 外部接触導体路としての金属化面を設けこれ
に構造を作る、 によることを特徴とする特許請求の範囲第１項乃
至第３項のいずれかに記載の集積MOS電界効果
トランジスタ回路の製造方法。 ６ 基板として１００表面を持ち比抵抗２乃至
50Ωcmにｐドープされたシリコン単結晶板を使用
することを特徴とする特許請求の範囲第４項記載
の方法。 ７ 工程段階(e)においてCVD法による酸化膜の
厚さが100乃至1000nmに調整されることを特徴と
する特許請求の範囲第４項記載の方法。 ８ 工程段階(e)において酸化膜の厚さが200nmに
調整されることを特徴とする特許請求の範囲第５
項記載の方法。 ９ 工程段階(h)において酸化膜の腐食が60nmの
厚さとなるまで行われることを特徴とする特許請
求の範囲第５項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3211761.2 | 1982-03-30 | ||
| DE19823211761 DE3211761A1 (de) | 1982-03-30 | 1982-03-30 | Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176975A JPS58176975A (ja) | 1983-10-17 |
| JPH0547979B2 true JPH0547979B2 (ja) | 1993-07-20 |
Family
ID=6159750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052300A Granted JPS58176975A (ja) | 1982-03-30 | 1983-03-28 | 集積ｍｏｓ電界効果トランジスタ回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4510670A (ja) |
| EP (1) | EP0090318B1 (ja) |
| JP (1) | JPS58176975A (ja) |
| AT (1) | ATE44115T1 (ja) |
| CA (1) | CA1203642A (ja) |
| DE (1) | DE3211761A1 (ja) |
Families Citing this family (188)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| JPS6063926A (ja) * | 1983-08-31 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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| JPS60132353A (ja) * | 1983-12-20 | 1985-07-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176975A (ja) | 1983-10-17 |
| EP0090318B1 (de) | 1989-06-14 |
| CA1203642A (en) | 1986-04-22 |
| ATE44115T1 (de) | 1989-06-15 |
| EP0090318A3 (en) | 1986-01-15 |
| DE3211761C2 (ja) | 1991-03-14 |
| US4510670A (en) | 1985-04-16 |
| EP0090318A2 (de) | 1983-10-05 |
| DE3211761A1 (de) | 1983-10-06 |
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