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JPH08111527A - 自己整合シリサイド領域を有する半導体デバイスの製造方法 - Google Patents

自己整合シリサイド領域を有する半導体デバイスの製造方法

Info

Publication number
JPH08111527A
JPH08111527A JP7222263A JP22226395A JPH08111527A JP H08111527 A JPH08111527 A JP H08111527A JP 7222263 A JP7222263 A JP 7222263A JP 22226395 A JP22226395 A JP 22226395A JP H08111527 A JPH08111527 A JP H08111527A
Authority
JP
Japan
Prior art keywords
region
source
gate structure
layer
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7222263A
Other languages
English (en)
Inventor
M Moslehi Mehrdad
エム．モスレヒ メールダッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH08111527A publication Critical patent/JPH08111527A/ja
Pending legal-status Critical Current

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    • H01L29/66575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H01L29/41783—
    • H01L29/665—
    • H01L29/66545—

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  • Physics & Mathematics (AREA)
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  • Manufacturing & Machinery (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 自己整合シリサイド領域を有する半導体デバ
イスの製造方法を提供する。 【解決手段】 該方法は、表面を有する第１の導電型の
半導体基板２６を設け、基板表面にフィールド絶縁領域
１２を形成し、基板上のフィールド絶縁領域間に絶縁配
置されたゲート電極を含むゲート構造１０を形成し、第
２の導電型のソース／ドレーン接合領域１４を基板内に
ゲート構造に隣接しフィールド絶縁領域へ延在して形成
するステップと、基板内のゲート構造の下でソース／ド
レーン領域間に配置されたチャネル領域２２と、金属層
を堆積し反応工程を実施し任意の非反応金属を除去する
ことによりソース／ドレーン接合領域上に形成される自
己整合シリサイド領域１６と、非選択導電層堆積工程に
より各々がソース／ドレーン領域の一つと接触する別々
の導電領域３６を形成し同時に同じ導電材料からゲート
構造上にもう一つの導電領域３４を形成するステップと
からなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は微細電子技術及び半導体
プロセス技術に関し、特に集積回路用自己整合シリサイ
ド領域を有する半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】（高性能マイクロプロセッサやＳＲＡＭ
デバイスに使用するｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅ
ｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｃ
ＭＯＳ，技術等の）高性能半導体技術では自己整合シリ
サイド領域（“サリサイド”）を利用してソース／ドレ
ーン接合及びゲート寄生抵抗素子を低減することがあ
る。半導体技術がサブハーフミクロンの最小フィーチュ
アサイズの尺度となると、接合リーク条件により（例え
ば、チタンやコバルト等の）耐火金属の最大初期厚に重
大な制約が課される。これは接合リーク問題を防止する
ためにソース／ドレーン領域上のシリコン消費量を低減
しなければならないという要求によるものである。しか
しながら、これによりシリサイドのシート抵抗が増大し
また寄生ソース／ドレーン及びゲート抵抗素子が増大す
るためサリサイドを形成する有利性が損なわれる。
【０００３】前記した制約を克服してサブハーフミクロ
ン絶縁ゲート電界効果型トランジスタ（ＩＧＦＥＴ）デ
バイス用低シート抵抗サリサイドを得るためのいくつか
の方法が提案されている。一つの方法は高いソース／ド
レーン接合構造を使用してシリサイドを厚くししかも電
気的に浅い接合とすることに基づいている。しかしなが
ら、この方法は選択的にシリコンを成長する必要がある
ため（堆積の選択度条件による）プロセスの複雑さが増
しコストが増大するため望ましくない。したがって、Ｉ
Ｃの製造では高いソース／ドレーン接合構造を回避した
いという機運がある。
【０００４】
【発明が解決しようとする課題】近年、ソース／ドレー
ン接合を低くしゲートのシート抵抗値を低減する別の方
法が提案されている。この方法は自己整合シリサイドと
選択ｃｈｅｍｉｃａｌ−ｖａｐｏｒ ｄｅｐｏｓｉｔｅ
ｄタングステン（“ＣＶＤ−Ｗ”）プロセスの組合せに
基づいている。この方法では比較的薄い初期耐火金属層
（例えば、チタン層は５００Åよりも薄い）を利用して
シリコンを過度に消費することなくサリサイド構造が形
成される。サリサイドプロセスに続いてタングステンの
選択ＣＶＤ（“ＣＶＤ−Ｗ”）が行われこれらの領域上
のＣＶＤ−Ｗ／ＴｉＳｉ2 スタック構造によるソース／
ドレーン接合高さ及びゲートのシート抵抗値がさらに低
減される。しかしながら、この方法にはいくつかの欠点
がある。第１に、選択ＣＶＤ−Ｗプロセスを必要とする
ため（厳密な堆積プロセスの選択度条件による）比較的
複雑で高価なプロセスとなる。第２に、ＣＶＤ−Ｗプロ
セス中のフッ素の作用によりＣＶＤ−ＷとＴｉＳｉ2 の
接触抵抗が比較的高くなってＣＶＤ−Ｗ／ＴｉＳｉ2 界
面に非揮発性絶縁ＴｉＦX 化合物を形成することがあ
る。選択ＣＶＤ−Ｗプロセスでは通常ＷＦ6 、Ｓｉ
Ｈ4 、及びＨ2 からなるプロセス媒体が利用される。タ
ングステンはシリコン及び／もしくは金属コーティング
が露出された領域上に（代表的には３００℃の基板温度
で）選択的に堆積される。ＴｉＦX 形成プロセスはＷＦ
6 によるフッ素の存在により発生することがある。第３
に、この方法ではＣＶＤ−Ｗによるワームホールがシリ
コン中に形成されて、過度の接合リークを生じることが
ある。したがって、選択ＣＶＤ−Ｗを必要とせずにシー
ト抵抗値の低いサリサイドを製造できるプロセスを利用
することが望ましい。
【０００５】
【課題を解決するための手段】本発明によりシリコンの
消費が３００Å以下と非常に少なくかつソース／ドレー
ン接合高さ及びゲートのシート抵抗値が非常に低い（Ｉ
ＧＦＥＴを含む）サブハーフミクロンサリサイドデバイ
スの完全自己整合プロセス技術が提供される。本発明の
一実施例は選択堆積プロセスを必要としない標準シリコ
ン処理リソースを利用した方法である。
【０００６】本発明の一実施例は自己整合シリサイド領
域を有する半導体デバイスを製造する方法であり、該方
法は表面を有する第１の導電型の半導体基板を設けるス
テップと、半導体基板の表面にフィールド絶縁領域を形
成するステップと、基板上のフィールド絶縁領域間に絶
縁配置されたゲート電極を含むゲート構造を形成するス
テップと、第１の導電型とは反対の第２の導電型のソー
ス／ドレーン接合領域を基板内にゲート構造に隣接しか
つゲート構造からフィールド絶縁領域へ延在して形成す
るステップと、基板内のゲート構造の下でソース／ドレ
ーン領域間に配置されたチャネル領域と、（好ましくは
チタンである）金属層を堆積し反応プロセスを実施して
任意の非反応金属を除去することによりソース／ドレー
ン接合領域上に形成される自己接合シリサイド領域と、
非選択導電層堆積プロセスを使用して各々が一つのソー
ス／ドレーン領域と接触する（好ましくはＣＶＤ−ＷＳ
ｉ x ，ｘは２と３の間、からなる）別々の導電領域を形
成し同時にゲート構造上に同じ導電材料のもう一つの導
電領域を形成するステップと、からなっている。
【０００７】本発明のもう一つの実施例は自己整合シリ
サイド領域を有する半導体デバイスの製造方法であり、
該方法は表面を有する第１の導電型の半導体基板を設け
るステップと、半導体基板の表面にフィールド絶縁領域
を形成するステップと、基板上のフィールド絶縁領域間
に絶縁配置された頂面及び側面を有しゲート電極を含む
ゲート構造を形成するステップと、（好ましくは窒化シ
リコンからなる）頂面及び側面を有する使い捨てにでき
る構造をゲート電極に重畳して形成するステップと、ゲ
ート構造及び使い捨てにできる構造に隣接しゲート構造
及び使い捨てにできる構造の側面に沿って延在するサイ
ドウォール絶縁体を形成するステップと、第１の導電型
とは反対の第２の導電型のソース／ドレーン接合領域を
基板内にゲート構造に隣接しかつゲート構造からフィー
ルド絶縁領域へ延在して形成するステップと、基板内の
ゲート構造の下でソース／ドレーン接合領域間に配置さ
れたチャネル領域を設けるステップと、使い捨てにでき
る構造を選択的に除去するステップと、（好ましくはチ
タンからなる）金属層を堆積し反応プロセスを実施して
任意の非反応金属及び金属複合体を除去することにより
ソース／ドレーン接合領域上に形成されるシリサイド領
域を設けるステップと、非選択導電材層堆積プロセスに
より各々が一つのソース／ドレーン接合領域と接触する
別々の導電領域を形成し（好ましくはＣＶＤ−ＷＳ
ｉX ，ｘは２と３の間、からなる）同じ導電材料の導電
領域を同時にゲート構造上に形成する（好ましくはゲー
ト構造上の導電領域は使い捨てにできる構造と実質的に
同じ厚さである）ステップと、からなり、ゲート構造上
に形成される導電領域は使い捨てにできる構造と実質的
に同じ位置に配置される。別の実施例ではシリサイド領
域は使い捨てにできる層を除去した後で形成されシリサ
イド層はゲート構造上及びゲート構造とその上の導電領
域間に形成される。別の実施例ではシリサイド領域は使
い捨てにできる層を除去する前に形成されシリサイド領
域はソース／ドレーン接合領域上にのみ設けられる。
【０００８】
【実施例】本発明のプロセスフローをＮＭＯＳデバイス
に関して示す。しかしながら、本発明のプロセスフロー
を使用して同時にＰＭＯＳデバイスを製造することもで
きる。さらに、図１−図５のデバイスにより示されるプ
ロセスフローは非ＬＤＤデバイス（すなわち、低濃度で
ドープされたソース／ドレーン接合領域の無いデバイ
ス）に対するものである。しかしながら、サリサイドプ
ロセスに対する本発明のプロセスフローを使用してＬＤ
Ｄを有するデバイスを製造することもできる。さらに、
本発明のプロセスフローは自己整合バイポーラ接合トラ
ンジスタの製造に使用することもできる。
【０００９】図１を参照して、半導体ウエーハを準備し
てその上に（好ましくはドープされたエピタキシャルシ
リコン層である）半導体層を堆積させて高濃度ドープ領
域上に低濃度ドープエピタキシャル層を有する基板が得
られる。半導体ウエーハ／半導体層は領域２６として図
示され明細書全体にわたって一般的に“半導体層２６”
と呼ばれる。半導体層２６は堆積時に本来の位置でドー
プするか、後にドープするかもしくは半導体ウエーハも
しくは半導体層の任意他の標準ドーピング方法とするこ
とができる。図１−図５に示すＮＭＯＳデバイスに対し
て、半導体層２６はＣＭＯＳｐ−ウェル領域のようにｐ
−型ドーパントでドープされる。半導体層２６を形成し
た後で、（図示せぬ）アライメントマークが半導体層２
６中にエッチングされる。アライメントマークを半導体
ウエーハ中にエッチングして半導体層上にエピタキシャ
ル層を形成することができあるいはそれらをドープされ
たエピタキシャル層中にエッチングすることができる。
いずれの場合にも、アライメントマークは後のマイクロ
リソグラフィアライメントのために視認することができ
る。次にｎ−ウェル及びｐ−ウェル領域の正確な位置決
めのためのアライメントマークを使用してＣＭＯＳウェ
ル領域１５が形成される。ＮＭＯＳデバイスに対して
は、一般的にｐ−ウェル領域と呼ばれるものを生成する
ために、ウェル領域１５はホウ素等のｐ−型ドーパント
でドープされる。次に、ｌｏｃａｌ ｏｘｉｄａｔｉｏ
ｎ ｏｆ ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）を使用してフ
ィールド酸化膜領域１２が形成される。フィールド酸化
膜領域１２はマイクロリソグラフィアライメントマーク
に対して整合される。フィールド酸化膜１２を形成した
後で、好ましくは二酸化シリコン等の、絶縁材料の薄層
が熱酸化等のプロセスにより形成される。次に、好まし
くはポリシリコンの、導電材層がＣＭＯＳゲート電極と
して使用される絶縁層上に堆積される。次に導電層をパ
ターン化しエッチングしてゲート誘電層２４上にトラン
ジスタゲート領域１０が形成される。次に、誘電材料の
等角層を堆積し異方性反応性イオンエッチングプロセス
により異方性エッチングを行ってサイドウォールスペー
サ領域１８が形成される。
【００１０】イオン打込プロセスとそれに続く熱アニー
ルプロセスにより高濃度ドープソース／ドレーン接合領
域１４が形成される。それによりＮＭＯＳトランジスタ
のｎ＋ソース／ドレーン接合が形成される。独立したイ
オン打込ステップを使用してＰＭＯＳトランジスタのｐ
＋ソース／ドレーン接合が形成される。
【００１１】次のプロセスステップはｐｈｙｓｉｃａｌ
−ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ（ＰＶＤ）等の適
切な堆積プロセスを使用して（好ましくはチタンであ
る）耐火金属の（好ましくは２００Å程度の）薄層を堆
積することである。耐火金属を堆積させた後でシリサイ
ド反応プロセスが実施される。例えば、チタンシリサイ
ド反応プロセスは６５０−７００℃の窒素雰囲気の急速
熱処理（ＲＴＰ）リアクタ内で実施することができる。
続いて選択エッチングプロセスを行って非反応耐火金属
及び／もしくは（窒化チタン等の）金属窒化物を全て除
去することができる。トランジスタソース／ドレーン接
合及びゲート領域上に残される唯一の耐火金属材料は、
それぞれ、耐火金属シリサイド領域１６及び２０とな
る。
【００１２】次に図２を参照して、サリサイド領域６及
び２０を形成した後で、（好ましくはＷＳｉX である）
層２７が（好ましくは４００℃以下の低温ＳｉＨ4 ／Ｈ
2 ／ＷＦ6 ベースＣＶＤプロセスにより）堆積される。
好ましくは、市販の装置を使用してＸ値が２．０−２．
７のＷＳｉx 層が堆積される。これは層の大部分に対し
てＸ値が２の化学量論値であり頂部近くの層の（５０−
１００Å程度の）薄い部分に対しては２．４−２．７間
の値である二層ＷＳｉX を堆積するプロセスを使用して
達成される。ＷＳｉx 層全体を通して一定のＸ値を使用
することもできる。ＷＳｉx 層の全体厚は５００−１５
００Å程度とすることができる。グレーデッド化学量論
が好ましいが必要条件ではない。それは市販のＣＶＤ−
ＷＳｉx装置で容易に処理することができる。ＣＶＤ−
ＷＳｉx 堆積プロセスパラメータを選定して非等角堆積
プロセスを促進することができる（すなわちサイドウォ
ール上のより薄いＷＳｉx 層）。
【００１３】次に、好ましくは窒化シリコン酸化マスク
層である、絶縁材料の（好ましくは１００−３００Å程
度の）薄い等角層が減圧ＣＶＤ（ＬＰＣＶＤ）により堆
積される。ＬＰＣＶＤを使用する場合、（好ましくは８
００−８５０℃の）ＬＰＣＶＤ窒化シリコンプロセス温
度は（好ましくはＴｉＳｉ2 である）耐火金属サリサイ
ド領域１６、２０及び（好ましくはＣＶＤ−ＷＳｉx で
ある）導電層２７の抵抗率を低減するアニールプロセス
としても働く。次に、層２７をエッチストップ層として
使用して短い異方性窒化シリコンエッチングが行われ
る。この異方性窒化物エッチングプロセスは誘導結合プ
ラズマ（ＩＣＰ）リアクタ等の高密度プラズマソース内
で実施することができる。その結果ゲートサイドウォー
ルスペーサ１８に沿った層２７部分をマスクする薄い絶
縁フィラメントスペーサ２８が形成される。好ましく
は、薄い絶縁フィラメントスペーサ２８は酸化マスク特
性が優れているため窒化シリコンにより形成される。
【００１４】図３を参照して、層２７の露出領域上に
（およそ５０−１００Åの）薄いＳｉＯ2 層を成長させ
るように短い（好ましくは７５０−８５０℃程度の）低
温熱酸化が実施される。ゲートサイドウォール上の層２
７部分は薄い窒化シリコンスペーサ２８の酸化マスキン
グ効果により酸化されない。次に、薄い窒化シリコンス
ペーサ２８しかエッチングしない選択等方性エッチング
（プラズマもしくはウェット）により薄い窒化シリコン
スペーサ２８が剥離される。次に（等方性ＳＦ6プラズ
マエッチング等の）タイミングとられた選択エッチング
を実施してゲートサイドウォールスペーサ領域１８に沿
った（好ましくはＣＶＤ ＷＳｉx 層である）層２７の
部分が除去される。ゲート、ソース／ドレーン及びフィ
ールド酸化膜領域上の層２７の部分は（好ましくは５０
−１００Å程度の）薄く成長させた（それぞれ、３２及
び３０として示す）酸化膜キャップにより保護されるこ
とを理解されたい。層２７のゲート１０を重畳する部分
は領域３４として示されソース／ドレーン接合領域１４
及びフィールド酸化膜領域１２を重畳する部分は領域３
６として示されていることも理解されたい。さらに、ソ
ース／ドレーン接合領域１４及びゲート領域１０は（好
ましくはＴｉＳｉ2 である）薄い耐火金属シリサイド層
１６、２０により、それぞれ、完全に封止されるため層
２７のサイドウォールスペーサ領域１８に沿った部分を
除去する間にオーバーエッチングがなされてもこれらの
領域からシリコンがエッチングされることはない。さら
に、層２７上の薄いＳｉリッチなＷＳｉx （ｘ≒２．４
−２．７）領域を使用して短い低温ＣＶＤ−ＷＳｉx 熱
酸化プロセス中に満足なＳｉＯ2 の成長が保証される。
【００１５】次のステップは図１−図４Ａには図示され
ていないが、図６に示すようなＣＭＯＳデバイス構造と
して実現することができる。次に、局所配線マスクを使
用してリソグラフィ及びＣＶＤ−ＷＳｉx エッチングス
テップによりＣＶＤ−ＷＳｉ x 局所配線が形成される。
これは従来のＴｉＮ局所配線技術と較べた場合の主要な
利点である。ＣＶＤ−ＷＳｉx 局所配線は本発明の自由
な副産物である。ＣＶＤ−ＷＳｉx 局所配線はＳＦ6 プ
ラズマ等の環境上比較的安全なプラズマ化学作用により
容易にパターン化することができる。次に、デバイスコ
ンタクト及び多層配線構造を形成するように後続するデ
バイス製造プロセスステップが実施される。本発明によ
り提示される技術の重要な特徴はソース／ドレーン接合
及びゲート領域上のＣＶＤ−ＷＳｉx 層が後続するコン
タクトエッチングプロセス中に優れたエッチストップ層
としても働くことである。これにより任意の接合シリコ
ンのオーバーエッチングや接合破損が防止される。これ
は製造歩留りを向上させる非常に重要な特徴である。し
たがって、ＴｉＳｉ2 封止接合上の有効なＣＶＤ−ＷＳ
ｉx エッチストップ領域による接合リークやデバイス信
頼性問題を生じることなくコンタクトエッチングプロセ
スは（５０−１００％程度の）オーバーエッチングを使
用することができる。さらに、ＣＶＤ−ＷＳｉx 接合ス
トラップによりコンタクトエッチング後のコリメートさ
れたＴｉスパッター堆積を不要とすることができる。
【００１６】本発明のプロセスフローにより代表的に３
０００−４０００Åのポリシリコンゲート高さに対して
１０００−１５００Åの厚さのＣＶＤ−ＷＳｉx 段差を
形成することができる。終局的なポリシリコンゲート厚
が３０００Å以下であり（例えば、０．２５−０．３５
μｍ技術に対して２５００Å）でありかつ／もしくはソ
ース／ドレーン接合及びゲート構造上に厚いＣＶＤ−Ｗ
Ｓｉx ストラップが所望される場合には、図４Ａ及び図
５に示すプロセスフローを使用しなければならない。
【００１７】図４Ａ及び図５を参照して、本発明のこの
実施例のプロセスフローはゲートが形成される点までは
図１に示すプロセスフローと同じである。図１のプロセ
スフローのように、好ましくはポリシリコンである、
（図示せぬ）導電層が既存の構造上に堆積される。次
に、好ましくは窒化シリコンである、使い捨てにできる
層が導電層上に堆積される。次に導電層及び窒化シリコ
ン層に異方性エッチングを行って、それぞれ、導電性ゲ
ート構造４０及びパターン化された使い捨てにできる層
５８が形成される。図２と同様に、サイドウォール誘電
スペーサ４８及びシリサイド領域５６が形成され、余分
な耐火金属及び／もしくは金属窒化物が除去される。こ
れによりソース／ドレーン接合４４上にシリサイド領域
５６が形成される。使い捨てにできる窒化シリコン層５
８が存在するため、ゲート電極ポリシリコン領域４０上
にシリサイドは形成されない。サイドウォールスペーサ
４８及びシリサイド領域５６を形成した後で、好ましく
はプラズマエッチング（あるいはウェットエッチング）
により、使い捨てにできる窒化シリコン層５８が選択的
に除去される。
【００１８】この実施例では自己整合シリサイド領域は
使い捨てにできる窒化シリコン層５８を除去する前もし
くは後に形成することができる。窒化シリコン層５８を
除去する前に形成したシリサイド領域を図４Ａに示す。
窒化シリコン層５８を除去した後で形成したシリサイド
領域を図４Ｂに示す。これら２つのデバイス間の主な違
いは図４Ｂの導電性ゲート構造４０上にシリサイド領域
４１があり窒化シリコン層５８が無いことである。この
ような違いにもかかわらず、導電性ゲート構造４０と導
電領域６２との間にシリサイド領域４１が存在する点を
除けば図４Ｂのデバイスは（付加処理を行った）図５の
デバイスに似ている。
【００１９】図５を参照して、図２及び図３に示すよう
な（ＣＶＤ−ＷＳｉx 等の）導電層が堆積されており、
使い捨てにできる窒化シリコン層５８を除去して生成さ
れたトレンチがそれにより埋め込まれて導電領域６２が
形成される。次に、薄い酸化マスク層が堆積される（好
ましくは窒化シリコン）。薄い酸化マスク層に異方性エ
ッチングを行ってサイドウォールスペーサに沿った（好
ましくはＣＶＤ−ＷＳｉx である）導電層部分を被覆す
る領域が残される。次に、ウエーハを酸化性雰囲気に曝
して導電層表面の露出領域上に熱酸化膜を成長させる。
このようにして窒化シリコンサイドウォールスペーサの
酸化マスキング効果によりＣＶＤ−ＷＳｉx 酸化が防止
されるサイドウォール領域を除いてＣＶＤ−ＷＳｉx の
全面に酸化膜が形成される。続いて選択エッチングが実
施される。このプロセスステップ中に残りのサイドウォ
ール窒化シリコンスペーサがエッチングされ、サイドウ
ォールスペーサに沿った、（好ましくはＣＶＤ−ＷＳｉ
x である）導電層領域が露出される。続いて、選択エッ
チングプロセスにより、導電層の露出部分がエッチング
されその残りの部分は図５に領域６０及び６２として示
されている。図５には、さらに、酸化膜の残りの部分が
領域６４及び６６として示されている。標準集積回路製
造プロセスを使用した残りのデバイス製造プロセスフロ
ーを進めて局所配線及び多層配線構造が形成される。
【００２０】本発明の製造プロセスを利用できるＣＭＯ
Ｓ型デバイスの略図を図６に示す。図６のデバイスは特
定導電型のドーパントに対するものであるが、反対型の
ドーパントを使用してしかも本発明のプロセスステップ
を利用してこれらのデバイスを製造することができる。
基板１００はｐ型ドーパントを使用して製造され（好ま
しくは、基板にはホウ素が高濃度でドープされる）、エ
ピタキシャル層１０２もｐ型である（好ましくは、エピ
タキシャル層にはホウ素が低濃度でドープされる）。そ
れぞれ、ホウ素及びリンイオンを打ち込み続いて熱アニ
ールプロセスを行ってＣＭＯＳｐ−ウェル領域１０４及
びｎ−ウェル領域１０６がホウ素ドープエピタキシャル
層１０２内に形成される。領域１１４及び１１６はｎ＋
ソース／ドレーン接合領域であり領域１０８及び１１２
はｐ＋ソース／ドレーン接合領域である。フィールド酸
化膜分離領域１１０がデバイス間に形成され、サイドウ
ォールスペーサ領域１２８がＮＭＯＳ及びＰＭＯＳトラ
ンジスタゲート構造１３０及び１３１に隣接して形成さ
れる。ＴＥＯＳ酸化膜１２０が、好ましくは減圧ＣＶＤ
（ＬＰＣＶＤ）により、両デバイス上に堆積される。上
層ＴＥＯＳ１２０は好ましくはプラズマＣＶＤ（ＰＥＣ
ＶＤ）により堆積され続いて熱ＢＰＳＧリフロー技術に
よりリフローされるＴＥＯＳホウリンケイ酸ガラス（Ｂ
ＰＳＧ）である。さらに、第１のパターン化された配線
層を形成した後で第１のＢＰＳＧ層１１８上に第２のＢ
ＰＳＧ層１２２が配置される。
【００２１】ＣＭＯＳゲート１３０、１３１だけでなく
ソース／ドレーン接合領域１０８、１１２、１１４、１
１６を他のデバイスへ接続する配線１３４、１３５がＣ
ＶＤ−Ｗもしくはリフローアルミニウムを使用して形成
される。配線１３４及び１３５の下側に形成される領域
１３６はコリメートスパッタリングにより形成される二
層Ｔｉ／ＴｉＮである。ＰＥＣＶＤ ＴＥＯＳ酸化膜
（すなわち領域１２４及び１３８）がＢＰＳＧ層１１８
及び１２２上に形成される。ＰＥＣＶＤ ＴＥＯＳ酸化
膜１３８とＰＥＣＶＤ窒化シリコン層１４０の積層が保
護オーバコートとして形成される。低抵抗ソース／ドレ
ーン接合及びＣＭＯＳゲート電極を形成する本発明の製
造プロセスフローは前記デバイスを含む任意のＣＭＯＳ
もしくはＢｉＣＭＯＳ技術に容易に一体化することがで
きる。
【００２２】図６に示すようなＣＭＯＳデバイスの製造
に使用できるプロセスフローを図７に示す。図７のプロ
セスフローには（サリサイドプロセスモジュール２１２
に含まれる）本発明のプロセスフローが含まれている。
図７のプロセスフローの最初のステップはアライメント
マークの形成である。最初のステップをブロック２００
に示し、最初のマスク及び半導体エッチングを含んでい
る。第２のステップ２０２はＣＭＯＳウェル領域の形成
である。ステップ２０２には半導体層（すなわち基板）
の表面に薄い酸化膜を形成し、（それぞれ、ｐ−ウェル
及びｎ−ウェル領域に対するホウ素及びリンの）マスク
ウェル打込みを実施し、ＣＭＯＳウェル形成熱アニール
を実施し、薄い酸化膜を剥離することが含まれる。次
に、ステップ２０４を実施してＰＢＬ分離が行われる。
ポリバッファＬＯＣＯＳ（ＰＢＬ）分離プロセスモジュ
ールは窒化シリコン／ポリシリコン／二酸化シリコンの
パターン化されたスタック構造を形成し、フィールド酸
化プロセスを実施し、ＰＢＬ酸化マスクスタックを除去
することからなっている。これによりパターン化された
フィールド酸化膜領域が形成される。ステップ２０６に
おいてパターン化されたＣＭＯＳゲート構造が形成され
ステップ２０８においてＣＭＯＳゲート構造に隣接する
サイドウォール誘電スペーサが形成される。続いて、ス
テップ２１０においてソース／ドレーン接合領域が形成
される。ステップ２１０には打込みスクリーン酸化膜の
形成、（好ましくはヒ素もしくはリンである）パターン
化されたＮＭＯＳ打込み、（好ましくはホウ素である）
パターン化されたＰＭＯＳ打込み、及びソース／ドレー
ン接合領域を形成する急速熱アニールステップが含まれ
る。プロセスモジュール２１０の完了後、サリサイドプ
ロセスモジュール２１２が実施される。ステップ２１２
には（好ましくはチタンである）耐火金属の堆積、急速
熱シリサイド形成プロセス、非反応チタン及び窒化チタ
ンの剥離、及びシリサイド領域の急速熱アニールが含ま
れる。本発明のプロセスステップはサリサイドモジュー
ル２１２に含まれる。次に、ステップ２１４においてコ
ンタクトが形成される。続いて第１層金属が形成され
（ステップ２１６）、ビアが形成され（ステップ２１
８）、第２層金属が形成され（ステップ２２０）、保護
オーバコートが堆積される（ステップ２２２）。
【００２３】実施例について本発明を説明してきたが、
明細書は制約的意味合いを有するものではない。当業者
であれば明細書を読めば本発明の他の実施例だけでな
く、実施例のさまざまな修正や組合せが自明であると思
われる。このような修正や実施例は全て特許請求の範囲
に入るものとする。
【００２４】以上の説明に関して更に以下の項を開示す
る。 （１）自己整合シリサイド領域を有する半導体デバイス
の製造方法であって、該方法は、表面を有する第１の導
電型の半導体基板を設けるステップと、前記半導体基板
の前記表面にフィールド絶縁領域を形成するステップ
と、前記基板上の前記フィールド絶縁領域間に絶縁配置
されたゲート電極を含むゲート構造を形成するステップ
と、前記第１の導電型とは反対の第２の導電型のソース
／ドレーン接合領域を前記基板内に前記ゲート構造に隣
接しかつ前記ゲート構造から前記フィールド絶縁領域へ
延在して形成するステップと、前記基板内の前記ゲート
構造の下で前記ソース／ドレーン領域間に配置されたチ
ャネル領域と、金属層を堆積させ反応工程を実施し任意
の非反応金属を除去することにより前記ソース／ドレー
ン接合領域上に形成される自己整合シリサイド領域と、
非選択導電層堆積工程を使用して各々が前記ソース／ド
レーン領域の一つと接触する別々の導電領域を形成し、
同時にゲート構造上に同じ導電材料のもう一つの導電領
域を形成するステップと、からなる半導体デバイスの製
造方法。
【００２５】（２）第１項記載の方法であって、前記シ
リサイドは前記ゲート構造上にも形成され前記ゲート構
造とその上の前記導電領域間に配置される、半導体デバ
イスの製造方法。
【００２６】（３）第１項記載の方法であって、前記金
属層がチタン層である、半導体デバイスの製造方法。
【００２７】（４）第１項記載の方法であって、前記導
電領域がＣＶＤ−ＷＳｉx を含む、半導体デバイスの製
造方法。
【００２８】（５）第４項記載の方法であって、前記ｘ
値が２．０と３．０の間である、半導体デバイスの製造
方法。
【００２９】（６）自己整合シリサイド領域を有する半
導体デバイスの製造方法であって、該方法は、表面を有
する第１の導電型の半導体基板を設けるステップと、前
記半導体基板の前記表面にフィールド絶縁領域を形成す
るステップと、前記基板上の前記フィールド絶縁領域間
に絶縁配置され頂面及び側面を有しゲート電極を含むゲ
ート構造を形成するステップと、頂面及び側面を有する
使い捨てにできる構造を前記ゲート構造に重畳して形成
するステップと、前記ゲート構造及び前記使い捨てにで
きる構造に隣接しそれらの側面に沿って延在するサイド
ウォール絶縁体を形成するステップと、前記第１の導電
型とは反対の第２の導電型のソース／ドレーン接合領域
を前記基板内に前記ゲート構造に隣接しかつ前記ゲート
構造から前記フィールド絶縁領域へ延在して形成するス
テップと、前記基板内の前記ゲート構造の下で前記ソー
ス／ドレーン領域間に配置されたチャネル領域を設ける
ステップと、前記使い捨てにできる構造を選択的に除去
するステップと、金属層を堆積させ反応工程を実施し任
意の非反応金属及び金属複合体を除去することにより前
ソース／ドレーン接合領域上に形成されるシリサイド領
域を設けるステップと、非選択導電材層堆積工程により
各々が前記ソース／ドレーン領域の一つと接触する別々
の導電領域を形成し、同時にゲート構造上に同じ導電材
料の導電領域を形成するステップと、からなり、前記ゲ
ート構造上に形成される前記導電領域は使い捨てにでき
る構造と実質的に同じ位置に配置される、半導体デバイ
スの製造方法。
【００３０】（７）第６項記載の方法であって、前記シ
リサイド領域は前記使い捨てにできる層を除去した後で
形成され前記シリサイド層が前記ゲート構造上の前記ゲ
ート構造とその上の前記導電領域との間に形成される、
半導体デバイスの製造方法。
【００３１】（８）第６項記載の方法であって、前記シ
リサイド領域は前記使い捨てにできる層を除去する前に
形成され前記ソース／ドレーン接合領域上にのみ前記シ
リサイド領域が形成される、半導体デバイスの製造方
法。
【００３２】（９）第６項記載の方法であって、前記ゲ
ート構造上の前記導電領域は前記使い捨てにできる構造
と実質的に同じ厚さである、半導体デバイスの製造方
法。
【００３３】（１０）第６項記載の方法であって、前記
使い捨てにできる構造が窒化シリコン層である、半導体
デバイスの製造方法。
【００３４】（１１）第６項記載の方法であって、前記
金属の堆積層がチタン層である、半導体デバイスの製造
方法。
【００３５】（１２）第６項記載の方法であって、前記
導電領域がＣＶＤ−ＷＳｉx により形成される、半導体
デバイスの製造方法。
【００３６】（１３）第１２項記載の方法であって、ｘ
の値が２．０と３．０の間である、半導体デバイスの製
造方法。
【００３７】（１４）本発明の一実施例は自己整合シリ
サイド領域を有する半導体デバイスの製造方法であり、
該方法は、表面を有する第１の導電型の半導体基板２６
を設けるステップと、半導体基板の表面にフィールド絶
縁領域１２を形成するステップと、基板上のフィールド
絶縁領域間に絶縁配置されたゲート電極を含むゲート構
造１０を形成するステップと、第１の導電型とは反対の
第２の導電型のソース／ドレーン接合領域１４を基板内
にゲート構造に隣接しかつゲート構造からフィールド絶
縁領域へ延在して形成するステップと、基板内のゲート
構造の下でソース／ドレーン領域間に配置されたチャネ
ル領域２２と、（好ましくはチタンである）金属の層を
堆積し反応工程を実施し任意の非反応金属を除去するこ
とによりソース／ドレーン接合領域上に形成される自己
整合シリサイド領域１６と、非選択導電層堆積工程によ
り各々がソース／ドレーン領域の一つと接触する（好ま
しくはＣＶＤ−ＷＳｉx 、ｘは２と３の間、からなる）
別々の導電領域３６を形成し同時に同じ導電材料からゲ
ート構造上にもう一つの導電領域３４を形成するステッ
プと、からなっている。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造を示す断面図。
【図２】本発明の第１の実施例の製造を示す断面図。
【図３】本発明の第１の実施例の製造を示す断面図。
【図４】Ａは本発明のもう一つの実施例を示す断面図。
Ｂは本発明の第３の実施例を示す断面図。
【図５】本発明のもう一つの実施例を示す断面図。
【図６】本発明の実施例を利用できるＣＭＯＳデバイス
構造の断面図。
【図７】本発明の実施例をサリサイドの形成に組み込む
ことができるＣＭＯＳプロセスフローを示す図。
【符号の説明】
１０ トランジスタゲート領域 １２ フィールド酸化膜領域 １４ ソース／ドレーン接合領域 １５ ＣＭＯＳウェル領域 １６ サリサイド領域 １８ サイドウォールスペーサ領域 ２０ サリサイド領域 ２４ ゲート誘電層 ２６ 半導体層 ２７ 導電層 ２８ 絶縁フィラメントスペーサ ４０ 導電ゲート構造 ４１ シリサイド領域 ４４ ソース／ドレーン接合 ４８ サイドウォール誘電スペーサ ５６ シリサイド領域 ５８ 使い捨てにできる層 ６０ 導電領域 ６２ 導電領域 １００ 基板 １０２ エピタキシャル層 １０４ ＣＭＯＳ ｐウェル領域 １０６ ＣＭＯＳ ｎウェル領域 １０８ ｐ＋ ソース／ドレーン接合領域 １１０ フィールド酸化膜分離領域 １１２ ｐ＋ ソース／ドレーン接合領域 １１４ ｎ＋ ソース／ドレーン接合領域 １１６ ｎ＋ ソース／ドレーン接合領域 １１８ ＢＰＳＧ層 １２０ ＴＥＯＳ酸化膜 １２２ ＢＰＳＧ層 １２４ ＰＥＣＶＤ ＴＥＯＳ酸化膜 １２８ サイドウォールスペーサ領域 １３０ ＮＭＯＳトランジスタゲート構造 １３１ ＰＭＯＳトランジスタゲート構造 １３４ 配線 １３５ 配線 １３６ Ｔｉ／ＴｉＮ層 １３８ ＰＥＣＶＤ ＴＥＯＳ酸化膜 １４０ ＰＥＣＶＤ窒化シリコン層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 自己整合シリサイド領域を有する半導体
    デバイスの製造方法であって、該方法は、表面を有する
    第１の導電型の半導体基板を設けるステップと、前記半
    導体基板の前記表面にフィールド絶縁領域を形成するス
    テップと、前記基板上の前記フィールド絶縁領域間に絶
    縁配置されたゲート電極を含むゲート構造を形成するス
    テップと、前記第１の導電型とは反対の第２の導電型の
    ソース／ドレーン接合領域を前記基板内にゲート構造に
    隣接しかつ前記ゲート構造から前記フィールド絶縁領域
    へ延在して形成するステップと、前記基板内の前記ゲー
    ト構造の下で前記ソース／ドレーン領域間に配置された
    チャネル領域と、金属層を堆積させ反応工程を実施し任
    意の非反応金属を除去することにより前記ソース／ドレ
    ーン接合領域上に形成される自己整合シリサイド領域
    と、非選択導電層堆積工程を使用して各々が前記ソース
    ／ドレーン領域の一つと接触する別々の導電領域を形成
    し、同時にゲート構造上に同じ導電材料のもう一つの導
    電領域を形成するステップと、からなる半導体デバイス
    の製造方法。
JP7222263A 1994-08-30 1995-08-30 自己整合シリサイド領域を有する半導体デバイスの製造方法 Pending JPH08111527A (ja)

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