JPH05291513A

JPH05291513A - 半導体装置およびその製造方法

Info

Publication number: JPH05291513A
Application number: JP779793A
Authority: JP
Inventors: Yasukazu Mukogawa; 泰和向川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-02-14
Filing date: 1993-01-20
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】半導体装置の微細化と生産性の向上に対応す
るウエハの大径化とに対処するために、ゲート酸化膜の
耐圧劣化を防止することができ、かつ所定の機械的強度
を有する半導体基板を提供するとともに、バイポーラト
ランジスタと電界効果トランジスタのいずれにおいても
電気的特性を維持することが可能なＢｉ−ＣＭＯＳ型半
導体装置を提供する。【構成】ＣＺ法によるシリコンウエハ１００の上にエ
ピタキシャル層２００を形成する。エピタキシャル層２
００の上にＦＺ法によるシリコンウエハ３００を貼り合
わせる。エピタキシャル層２００にｎｐｎバイポーラト
ランジスタ２５０を形成する。シリコンウエハ３００に
ｎチャネルＭＯＳトランジスタ３５０とｐチャネルＭＯ
Ｓトランジスタ３６０を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板、たとえ
ばシリコンウエハを２枚直接貼り合わせてなる基板を用
いた半導体装置およびその製造方法に関し、より特定的
には、酸素濃度の異なる２種類の半導体基板を用いてバ
イポーラトランジスタと電界効果トランジスタが形成さ
れた、いわゆるＢｉ−ＣＭＯＳ型半導体装置およびその
製造方法に関するものである。

【０００２】

【従来の技術】現在、半導体装置を製造する場合、半導
体基板としてシリコンウエハを用いることが多い。シリ
コンウエハの製造方法には、大きく分けてＣＺ法（Ｃｚ
ｏｃｈｒａｌｓｋｉｍｅｔｈｏｄ）、ＦＺ法（ｆｌｏ
ａｔｉｎｇｚｏｎｅｍｅｔｈｏｄ）、ＭＣＺ法（ｍ
ａｇｎｅｔｉｃ−ｆｉｅｌｄ−ａｐｐｌｉｅｄＣｚｏ
ｃｈｒａｌｓｋｉｍｅｔｈｏｄ）に分類される。これ
らの３つの製造方法によるシリコンウエハのそれぞれの
特徴は以下のように示される。

【０００３】（ｉ）ＣＺシリコンウエハ酸素濃度：１．０〜１．８×１０¹⁸／ｃｍ³ 機械的強度が強い。

【０００４】（ｉｉ）ＭＣＺシリコンウエハ酸素濃度：２〜８×１０¹⁷／ｃｍ³ 機械的強度が中ぐらいである。

【０００５】（ｉｉｉ）ＦＺシリコンウエハ酸素濃度：＜１×１０¹⁶／ｃｍ³ 機械的強度が弱い。

【０００６】上記の３種類のシリコンウエハの中で、現
在、大規模集積回路装置（ＬＳＩ）の半導体基板の大半
がＣＺ法によって製造されたシリコンウエハである。特
にシリコンウエハの直径が８インチ以上の大きさになっ
てくると、製造工程においてウエハを破損しないために
はその強度上、ＣＺ法によって製造されたシリコンウエ
ハを用いざるを得ない状況にある。

【０００７】ＣＺ法によってウエハを製造する場合、石
英るつぼを用いるのが一般的である。そのため、この石
英るつぼより酸素が製造中のシリコン単結晶に供給さ
れ、１．０〜１．８×１０¹⁸／ｃｍ³レベルの酸素濃度
が高いシリコンウエハが製造される。しかしながら、酸
素を高濃度に含むことにより、ウエハそのものの機械的
強度が強くなる。このことから、生産性の向上のために
直径を大きくしたウエハにもＣＺウエハを用いることが
できる。

【０００８】しかしながら、ＣＺシリコンウエハの酸素
濃度は１．０〜１．８×１０¹⁸／ｃｍ³と高い。そのた
め、ＣＺシリコンウエハの上にシリコン酸化膜を形成し
た場合、そのシリコン酸化膜は多くの欠陥を有する。こ
れにより、たとえばシリコン酸化膜が電界効果トランジ
スタのゲート酸化膜として用いられる場合、シリコンウ
エハに形成される半導体装置の微細化に伴って、そのゲ
ート酸化膜の耐圧が劣化するという問題点があった。

【０００９】また、ＦＺ法によれば、酸素濃度の低いシ
リコンウエハを製造することができる。しかしながら、
ＦＺシリコンウエハの機械的強度は、その低い酸素濃度
のためにＣＺシリコンウエハに比べて弱い。そのため、
ＦＺシリコンウエハに対する複数回の熱履歴を伴った処
理あるいはハンドリングにより、そのシリコンウエハは
破損しやすいという問題点があった。一方、低い酸素濃
度のために欠陥の少ない高品質のシリコン酸化膜をＦＺ
シリコンウエハの上に形成することができる。

【００１０】そこで、特開平２−４６７７０号公報に示
されるように、酸素濃度の低いＦＺシリコンウエハが酸
素濃度の高いＣＺシリコンウエハの上に貼り合わせられ
た基板を用いたＳＯＩ構造の半導体装置が提案されてい
る。この半導体装置によれば、微細化が進んでも、酸素
濃度の低いＦＺシリコンウエハの上にシリコン酸化膜を
形成することにより、ゲート酸化膜の特性を向上させる
ことができる。また、ＣＺシリコンウエハにより、高い
機械的強度を得ることができ、生産性の向上を図るため
のウエハの大径化に対処することができる。

【００１１】なお、２枚のシリコンウエハ同士を直接貼
り合わせる半導体装置用基板の製造方法は、たとえば特
開平２−１８３５１０号公報に開示されている。

【００１２】

【発明が解決しようとする課題】上述のように、ＣＺシ
リコンウエハの上に貼り合わせられたＦＺシリコンウエ
ハを基板として電界効果トランジスタを含むＭＯＳ型半
導体装置を形成すると、ゲート酸化膜の耐圧の向上等に
より、微細化が進んだ場合にも電気的特性が劣化しない
半導体装置を得ることができる。ところが、バイポーラ
トランジスタと電界効果トランジスタとが１つの基板内
に構成される、いわゆるＢｉ−ＣＭＯＳ型半導体装置を
上記の貼り合わせられたＦＺシリコンウエハに構成する
と、以下のような問題点が発生する。以下、Ｂｉ−ＣＭ
ＯＳ型半導体装置の製造方法を工程順に説明しながら、
その問題点について検討してみる。

【００１３】図２２〜図３３は、ＣＺシリコンウエハの
上に貼り合わせられたＦＺシリコンウエハにＢｉ−ＣＭ
ＯＳ型半導体装置を形成する製造工程を順に示す部分断
面図である。

【００１４】まず、ＣＺ法を用いてシリコンウエハを製
造する。また、ＦＺ法を用いてシリコンウエハを製造す
る。各シリコンウエハの表面を洗浄することにより高度
に清浄化するとともに、親水化処理を施す。このように
処理されたＣＺシリコンウエハとＦＺシリコンウエハの
表面同士を機械的に貼り合わせる。その後、５００〜１
０００℃の温度で熱処理することにより、ＣＺシリコン
ウエハとＦＺシリコンウエハの貼り合わせられた表面間
で脱水縮合反応が起こる。熱処理をコントロールするこ
とにより、ＣＺシリコンウエハとＦＺシリコンウエハの
貼り合わせが強化される。このようにして、図２２に示
されるように、ｐ型のＣＺシリコンウエハ１００の上に
ｐ型のＦＺシリコンウエハ３００ａが貼り合わせられた
シリコン基板が作製される。

【００１５】次に図２３を参照して、イオン注入法を用
いて１０¹⁵〜１０¹⁶／ｃｍ²程度のドーズ量でｐ型とｎ
型の不純物イオンがそれぞれ、ＦＺシリコンウエハ３０
０ａの所定の領域に導入される。その後、７００〜１１
００℃の温度で熱処理が施されることにより、ｎ⁺埋込
拡散層３７１，３７４とｐ⁺埋込拡散層３７２，３７３
が形成される。

【００１６】図２４を参照して、ＦＺシリコンウエハ３
００ａの表面上にｎ^-エピタキシャル層４００が６５０
〜１１００℃の温度で２〜１０μｍの厚みで形成され
る。

【００１７】図２５に示すように、ｎ型とｐ型の不純物
が、ｎ^-エピタキシャル層４００の所定の領域にそれぞ
れ、１０¹²〜１０¹³／ｃｍ²程度のドーズ量でイオン注
入される。その後、６００〜１０００℃の温度でランプ
アニール処理が施されることにより、ｎ型ウェル領域４
０１，４０３，４０５とｐ型ウェル領域４０２，４０４
とが形成される。このようにして、ＣＭＯＳトランジス
タ形成領域としてウェル領域が形成される。

【００１８】図２６に示すように、ｐ型ウェル領域４０
２にｐ型の不純物が１０¹²〜１０¹⁴／ｃｍ²程度のドー
ズ量でイオン注入される。その後、６００〜１０００℃
の温度でランプアニール処理が施されることにより、ｐ
⁺領域４０２とｐ^-領域４０６とｐ⁺埋込拡散層３７２
とから構成されるｐ型分離領域が形成される。

【００１９】図２７を参照して、ｎ^-エピタキシャル層
４００の所定の素子形成領域を分離するように、分離酸
化膜４０７，４０８，４０９が形成される。このとき、
ｎ領域４１０，４１１，４１３とｐ領域４１２が形成さ
れる。

【００２０】図２８を参照して、ｎ領域４１０の一部領
域にｎ型の不純物が１０¹⁴〜１０¹⁷／ｃｍ²程度のドー
ズ量でイオン注入される。その後、６００〜１０００℃
の温度でランプアニール処理が施されることにより、ｎ
⁺コレクタウォール４１４が形成される。

【００２１】図２９に示すように、ｐ領域４１２にゲー
ト酸化膜４１５、ｎ領域４１３にゲート酸化膜４１６が
形成される。ゲート酸化膜４１５と４１６のそれぞれの
上にはポリサイド構造を有するゲート電極４１７と４１
８が形成される。各ゲート電極４１７または４１８をマ
スクとして用いて、ｎ型とｐ型の不純物が、それぞれ１
０¹⁵〜１０¹⁶／ｃｍ²程度のドーズ量でイオン注入され
る。その後、６００〜１０００℃の温度でランプアニー
ル処理が施されることにより、ｎ型ソース・ドレイン領
域４１９とｐ型ソース・ドレイン領域４２０が形成され
る。このようにして、ｎチャネルＭＯＳトランジスタ４
５０とｐチャネルＭＯＳトランジスタ４６０とが形成さ
れる。

【００２２】図３０に示すように、ｎ領域４１０にｐ型
の不純物が１０¹³〜１０¹⁵／ｃｍ²のドーズ量でイオン
注入される。その後、６００〜１０００℃の温度でラン
プアニール処理が施されることにより、ｐ⁺ベース領域
４２１が形成される。

【００２３】図３１に示すように、ｐ⁺ベース領域４２
１の一部領域にｎ型の不純物が１０ ¹⁵〜１０¹⁶／ｃｍ²
程度のドーズ量でイオン注入される。その後、６００〜
１０００℃の温度でランプアニール処理が施されること
により、ｎ⁺エミッタ領域４２２が形成される。

【００２４】このようにして、ｎｐｎバイポーラトラン
ジスタ４７０が形成される。図３２に示すように、バイ
ポーラトランジスタ４７０とｎチャネルＭＯＳトランジ
スタ４５０とｐチャネルＭＯＳトランジスタ４６０を被
覆するように酸化膜からなる層間絶縁膜４２３がＦＺシ
リコンウエハ３００ａの全面上に形成される。

【００２５】最後に図３３に示すように、層間絶縁膜４
２３にコンタクトホールが開けられる。各コンタクトホ
ールを通じてコレクタ領域、エミッタ領域、ベース領
域、ソース領域およびドレイン領域の表面にそれぞれ接
触するように、アルミニウム配線層４２４，４２５，４
２６，４２７，４２８，４２９，４３０が形成される。
以上のようにして、ＣＺシリコンウエハ１００の上に貼
り合わせられたＦＺシリコンウエハ３００ａにＢｉ−Ｃ
ＭＯＳ型半導体装置が形成される。

【００２６】上述の製造工程においては、バイポーラト
ランジスタを形成するためにエピタキシャル層４００が
ＦＺシリコンウエハ３００ａの上に形成される。このと
き、シリコンウエハにスリップラインが発生する。図３
４はＦＺシリコンウエハ３００ａの上にエピタキシャル
層を形成したときに発生するスリップラインを示す平面
図である。図３４の（Ａ）はシリコンウエハの（１０
０）面に発生するスリップラインを示す。図３４の
（Ｂ）はシリコンウエハの（１１１）面に発生するスリ
ップラインを示す。３８０はオリエンテーションフラッ
トを示す。（Ａ）を参照して、ＦＺシリコンウエハ３０
０ａの周辺部にスリップライン５０１が発生しているこ
とがわかる。また、（Ｂ）を参照して、ＦＺシリコンウ
エハ３００ａの周辺部にスリップライン５０２が所定の
角度をなして形成されているのがわかる。このようなス
リップラインは結晶の格子欠陥の１つとしての転位の集
合であると考えられる。

【００２７】図３５は上記のようなスリップラインを含
むエピタキシャル層に形成されたバイポーラトランジス
タの拡大断面図である。この図を参照して、ｎ^-エピタ
キシャル層４００にｐ⁺ベース領域４２１が形成されて
いる。ｐ⁺ベース領域４２１にはｎ⁺エミッタ領域４２
２が形成されている。ｐ⁺ベース領域４２１とｎ⁺エミ
ッタ領域４２２の間には空乏層４３１が形成されてい
る。この場合、スリップライン５００はｐ⁺ベース領域
４２１からｎ⁺エミッタ領域４２２に延びるように存在
している。このように、ｐｎ接合部にスリップライン５
００が存在していると、リーク電流が発生しやすくな
る。その結果、バイポーラトランジスタの電気的特性が
劣化し、トランジスタの誤動作が生ずる。そのため、Ｂ
ｉ−ＣＭＯＳ型半導体装置の不良品が発生することにな
る。すなわち、スリップライン５０１または５０２が発
生したＦＺシリコンウエハ３００ａの周辺部（図３４）
にＢｉ−ＣＭＯＳ型半導体装置の不良品が発生する。し
たがって、不良品が発生したシリコンウエハの周辺部は
切り捨てられる。このことは、Ｂｉ−ＣＭＯＳ型半導体
装置の製造歩留まりの低下をもたらす。

【００２８】そこで、この発明の目的は、生産性向上に
伴うウエハの大径化に対応することができ、素子の微細
化に伴う酸化膜の耐圧劣化を防止することができ、ＭＯ
Ｓトランジスタの特性を向上させることができるととも
に、バイポーラトランジスタの電気的特性を向上させる
ことが可能なＢｉ−ＣＭＯＳ型半導体装置およびその製
造方法を提供することである。

【００２９】

【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、第１の半導体基板と、半導体層
と、第２の半導体基板と、バイポーラトランジスタと、
電界効果トランジスタとを備える。第１の半導体基板は
主表面を有し、第１の濃度で酸素を含有する。半導体層
は第１の半導体基板の主表面の上にエピタキシャル成長
させられたものである。第２の半導体基板は半導体層の
上に接合され、第１の濃度よりも低い第２の濃度で酸素
を含有する。バイポーラトランジスタは半導体層に形成
されている。電界効果トランジスタは第２の半導体基板
に形成されている。

【００３０】この発明のもう１つの局面に従った半導体
装置の製造方法によれば、第１の濃度で酸素を含有する
第１の半導体基板の主表面の上にエピタキシャル成長さ
せることにより、半導体層が形成される。この半導体層
にバイポーラトランジスタが形成される。第１の濃度よ
りも低い第２の濃度で酸素を含有する第２の半導体基板
が半導体層の上に接合される。この第２の半導体基板に
電界効果トランジスタか形成される。

【００３１】

【作用】この発明の半導体装置においては、１つの基板
として比較的高い濃度で酸素を含有する第１の半導体基
板が用いられる。この第１の半導体基板の上にエピタキ
シャル成長させることにより、半導体層が形成される。
そのため、この半導体層にスリップラインが発生するこ
とはない。また、第１の半導体基板は比較的高い酸素を
含有しているので、その機械的強度は強くなっている。
これにより、生産性の向上に伴うシリコンウエハの大径
化に対応することができる。

【００３２】また、酸素濃度の比較的低い第２の半導体
基板に電界効果トランジスタが形成される。これによ
り、第２の半導体基板の表面に形成される酸化膜の耐圧
が微細化とともに劣化することはない。そのため、素子
の微細化が進んだとしても、電界効果トランジスタの電
気的特性を維持することができる。

【００３３】

【実施例】図１は、この発明の一実施例によるＢｉ−Ｃ
ＭＯＳ型半導体装置を示す部分断面図である。図１を参
照して、ｐ型ＣＺシリコンウエハ１００の表面上にｎ⁺
埋込拡散層１０１，１０４とｐ⁺埋込拡散層１０２，１
０３が形成されている。ＣＺシリコンウエハ１００の上
にｎ^-エピタキシャル層２００が形成されている。ｎ^-
エピタキシャル層２００にはｎ⁺コレクタウォール層２
０１とｎ^-領域２０４が形成されている。ｎ^-領域２０
４にはｐ⁺ベース領域２０７が形成されている。ｐ⁺ベ
ース領域２０７内にはｎ⁺エミッタ領域２０８が形成さ
れている。このようにして、ｎｐｎバイポーラトランジ
スタ２５０がｎ^-エピタキシャル層２００に形成されて
いる。また、ｐ⁺分離領域２０２，２０３がｎ^-エピタ
キシャル層２００に形成されている。これにより、ｎ^-
領域２０４，２０５，２０６が電気的に分離されてい
る。ｎ^-エピタキシャル層２００の上にｎ型のＦＺシリ
コンウエハ３００が貼り合わせられている。

【００３４】ＦＺシリコンウエハ３００にはｐ⁺分離領
域３０５とｎ⁺領域３０６とｐ⁺領域３０７とｎ^-領域
３０８が形成されている。ｐ⁺領域３０７にはｎチャネ
ルＭＯＳトランジスタ３５０が形成されている。ｎ^-領
域３０８にはｐチャネルＭＯＳトランジスタ３６０が形
成されている。ｎチャネルＭＯＳトランジスタ３５０
は、１対のｎ型ソース・ドレイン領域３１５と、それら
の間に形成されたゲート酸化膜３１１とゲート電極３１
３とを含む。ｐチャネルＭＯＳトランジスタ３６０は、
１対のｐ型ソース・ドレイン領域３１６と、それらの間
に形成されたゲート酸化膜３１２とゲート電極３１４と
を含む。

【００３５】バイポーラトランジスタ２５０とｎチャネ
ルＭＯＳトランジスタ３５０とｐチャネルＭＯＳトラン
ジスタ３６０とを相互に分離するために、ＦＺシリコン
ウエハ３００の表面には分離酸化膜３０９，３１０が形
成されている。バイポーラトランジスタ２５０とＭＯＳ
トランジスタ３５０，３６０を被覆するようにＦＺシリ
コンウエハ３００の上には層間絶縁膜３２４が形成され
ている。この層間絶縁膜３２４にはコレクタ領域、エミ
ッタ領域、ベース領域およびソース・ドレイン領域のそ
れぞれの表面を露出するようにコンタクトホールが形成
されている。各コンタクトホールを通じてそれぞれの領
域に接触するようにアルミニウム配線層３２５、３２
６、３２７、３２８、３２９、３３０、３３１が形成さ
れている。なお、ｎｐｎバイポーラトランジスタ２５０
のｎ⁺コレクタウォール層２０１、ｐ⁺ベース領域２０
７、ｎ⁺エミッタ領域２０８のそれぞれとアルミニウム
配線層３２５，３２７，３２６は、ＦＺシリコンウエハ
３００に形成されたプラグ電極３２１，３２３，３２２
のそれぞれを通じて接続されている。

【００３６】以上のように構成されるＢｉ−ＣＭＯＳ型
半導体装置の製造方法について説明する。図２〜図１８
は、図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造工程
を順に示す部分断面図である。

【００３７】まず、図２を参照して、ｐ型のＣＺシリコ
ンウエハ１００の所定領域にｐ型とｎ型の不純物が、そ
れぞれ１０¹⁵〜１０¹⁶／ｃｍ²のドーズ量でイオン注入
される。その後、７００〜１１００℃の温度で熱処理が
施されることにより、ｎ⁺埋込拡散層１０１，１０４と
ｐ⁺埋込拡散層１０２，１０３が形成される。

【００３８】図３に示すように、ＣＺシリコンウエハ１
００の上にｎ^-エピタキシャル層２００が６５０〜１１
００℃の温度で２〜１０μｍの厚みで形成される。この
とき、ＣＺシリコンウエハ１００の酸素濃度は１．０〜
１．８×１０¹⁸／ｃｍ³程度の比較的高い値であるの
で、そのＣＺシリコンウエハ１００の上にエピタキシャ
ル成長を行なっても、エピタキシャル層２００にスリッ
プラインが発生することはない。

【００３９】図４を参照して、ｎ^-エピタキシャル層２
００の所定の領域にｎ型の不純物が１０¹⁴〜１０¹⁷／ｃ
ｍ²程度のドーズ量でイオン注入される。その後、６０
０〜１０００℃の温度でランプアニール処理が施される
ことにより、ｎ⁺コレクタウォール層２０１が形成され
る。

【００４０】図５に示すように、ｐ⁺埋込拡散層１０
２，１０３のそれぞれの上のｎ^-エピタキシャル層２０
０の領域にｐ型の不純物が１０¹²〜１０¹⁴／ｃｍ²程度
のドーズ量でイオン注入される。その後、６００〜１０
００℃の温度でランプアニール処理が施されることによ
り、ｐ⁺分離領域２０２，２０３が形成される。これに
より、ｎ^-領域２０４，２０５，２０６が相互に電気的
に分離されるように形成される。

【００４１】図６に示すように、ｎ^-領域２０４の一部
領域にｐ型の不純物が１０¹³〜１０ ¹⁵／ｃｍ²程度のド
ーズ量でイオン注入される。その後、６００〜１０００
℃の温度でランプアニール処理が施されることにより、
ｐ⁺ベース領域２０７が形成される。

【００４２】図７に示すように、ｐ⁺ベース領域２０７
の一部領域にｎ型の不純物が１０¹⁵〜１０¹⁶／ｃｍ²程
度のドーズ量でイオン注入される。その後、６００〜１
０００℃の温度でランプアニール処理が施されることに
より、ｎ⁺エミッタ領域２０８が形成される。このよう
にして、ｎｐｎバイポーラトランジスタ２５０が形成さ
れる。

【００４３】次に、ＦＺ法を用いて、比較的低い酸素濃
度、たとえば１×１０¹⁶／ｃｍ³程度未満の濃度を有す
るシリコンウエハが製造される。バイポーラトランジス
タ２５０が形成されたＣＺシリコンウエハ１００の表
面、正確にはエピタキシャル層２００の表面と、ＦＺシ
リコンウエハの表面が洗浄されることにより、清浄化さ
れ、親水化される。このように処理されたＣＺシリコン
ウエハ１００とＦＺシリコンウエハとが機械的に貼り合
わせられる。その後、５００〜１０００℃の温度で熱処
理が施されることにより、ＣＺシリコンウエハ１００と
ＦＺシリコンウエハの貼り合わせ面において脱水縮合反
応が起こる。

【００４４】この脱水縮合反応の模式図は図２１に示さ
れる。図２１の（ａ）を参照して、ＣＺシリコンウエハ
１００の上に形成されたエピタキシャル層２００の表面
とＦＺシリコンウエハ３００の表面とが水素結合によっ
て接合されている。このように接合されたエピタキシャ
ル層２００とＦＺシリコンウエハ３００との間の界面に
おいて脱水縮合反応が起こる。その結果、図２１の
（ｂ）に示すように水が放出され、エピタキシャル層２
００とＦＺシリコンウエハ３００とが酸素を介在して接
合するようになる。

【００４５】その後、熱処理を制御することにより、２
つのシリコンウエハの貼り合わせ面が強化させられる。
このようにして得られた半導体基板の断面は図８に示さ
れる。ｎ型のＦＺシリコンウエハ３００がｎ^-エピタキ
シャル層２００の上に接合されている。

【００４６】図９を参照して、ＦＺシリコンウエハ３０
０を機械的に研磨することにより、ＦＺシリコンウエハ
３００の厚みを１０μｍ程度までにする。その後、ＦＺ
シリコンウエハ３００の表面を鏡面研磨処理する。

【００４７】図１０に示すようにＦＺシリコンウエハ３
００の所定領域にｐ型とｎ型の不純物がそれぞれ、１０
¹²〜１０¹³／ｃｍ²程度のドーズ量でイオン注入され
る。その後、６００〜１０００℃の温度でランプアニー
ル処理が施されることにより、ｐ⁺ウェル領域３０１，
３０３とｎ⁺ウェル領域３０２，３０４が形成される。

【００４８】図１１に示すように、ｐ⁺ウェル領域３０
１，３０３にｐ型の不純物が１０¹²〜１０¹⁴／ｃｍ²程
度のドーズ量でイオン注入される。その後、６００〜１
０００℃の温度でランプアニール処理が施されることに
より、ＦＺシリコンウエハ３００上においてｐ⁺分離領
域が形成される。

【００４９】図１２に示すように、ＦＺシリコンウエハ
３００の所定領域に分離酸化膜３０９，３１０が形成さ
れる。このようにして、ｐ⁺分離領域３０５とｎ⁺領域
３０６とｐ⁺領域３０７とｎ^-領域３０８が形成され
る。

【００５０】図１３を参照して、ｐ⁺領域３０７とｎ^-
領域３０８のそれぞれに９００〜１１５０℃の熱処理に
よって酸化膜が形成され、パターニングされることによ
り、ゲート酸化膜３１１，３１２が５０〜３００Åの膜
厚で形成される。ゲート酸化膜３１１と３１２のそれぞ
れの上にはポリサイド構造を有するゲート電極３１３，
３１４が形成される。ゲート電極３１３，３１４は多結
晶シリコンのような他の材料から形成されてもよい。

【００５１】図１４に示すように、ゲート電極３１３と
３１４のそれぞれをマスクとして用いてｎ型とｐ型の不
純物のそれぞれが１０¹⁵〜１０¹⁶／ｃｍ²程度のドーズ
量でイオン注入される。その後、６００〜１０００℃の
温度でランプアニール処理が施されることにより、ｎ型
ソース・ドレイン領域３１５とｐ型ソース・ドレイン領
域３１６が形成される。このようにして、ｎチャネルＭ
ＯＳトランジスタ３５０とｐチャネルＭＯＳトランジス
タ３６０とが形成される。

【００５２】図１５に示すように、ＦＺシリコンウエハ
３００の全面上にフォトレジスト膜３１７が形成され
る。フォトリソグラフィ技術によりフォトレジスト膜３
１７が選択的に除去される。これにより、ＣＺシリコン
ウエハ１００上のエピタキシャル層２００に形成された
バイポーラトランジスタ２５０の各領域の表面を露出さ
せるためにパターニングが行なわれる。

【００５３】図１６に示すように、上記のようにパター
ニングされたフォトレジスト膜３１７をマスクとして用
いて、ＦＺシリコンウエハ３００がエッチングされる。
ウェットエッチングの場合には、ＫＯＨなどのアルカリ
溶液が用いられ、ドライエッチングの場合にはＮＦ₃ガ
ス等が用いられる。ＫＯＨ溶液によるウェットエッチン
グの場合には、エッチング速度は０．２〜３μｍ／ｍｉ
ｎ．程度である。これにより、ｎ⁺コレクタウォール層
２０１、ｎ⁺エミッタ領域２０８、ｐ⁺ベース領域２０
７のそれぞれの表面を露出するようにコンタクトホール
３１８，３１９，３２０がＦＺシリコンウエハ３００に
形成される。図示されていないが、コンタクトホール３
１８，３１９，３２０の側壁には絶縁膜が形成される。

【００５４】図１７に示すように、ＣＶＤ法を用いてタ
ングステン等の導電層が全面上に形成される。その後、
エッチバックにより、導電層がコンタクトホール３１
８，３１９，３２０の領域のみに残存させられる。これ
により、プラグ電極３２１，３２２，３２３が形成され
る。

【００５５】図１８に示すように、ＦＺシリコンウエハ
３００の全面上に層間絶縁膜３２４が形成される。

【００５６】最後に図１に示すように、プラグ電極３２
１，３２２，３２３のそれぞれの表面を露出するように
コンタクトホールが層間絶縁膜３２４に形成される。ま
た、ｎ型ソース・ドレイン領域３１５とｐ型ソース・ド
レイン領域３１６のそれぞれの表面を露出するようにコ
ンタクトホールが層間絶縁膜３２４に形成される。各コ
ンタクトホールを通じて各領域に接触するようにアルミ
ニウムまたはタングステン配線層３２５，３２６，３２
７，３２８，３２９，３３０，３３１が形成される。こ
のようにして、本発明のＢｉ−ＣＭＯＳ型半導体装置が
形成される。

【００５７】また、上記実施例では、ＦＺシリコンウエ
ハ３００を機械的に研磨することにより、ＦＺシリコン
ウエハ３００の厚みを１０μｍ程度までにしている。こ
うすることにより、図１６で示される工程においてコン
タクトホールを形成するためのＦＺシリコンウエハ３０
０のエッチング時間を短くすることができる。しかしな
がら、ＦＺシリコンウエハ３００をＣＺシリコンウエハ
１００に貼り合わせた後、ＦＺシリコンウエハ３００の
厚みを薄くするためには、グラインダ（約２００μｍの
厚みを削る）とポリッシング（約３０μｍの厚みを削
る）の２つの工程が必要になる。

【００５８】現在、標準のウエハの厚みはその直径が５
インチ、６インチのもので６２５±１５μｍ、その直径
が８インチのもので７２５±１５μｍである。この厚み
のままで、ＦＺシリコンウエハ３００を用いてもよい。
その場合、機械的研磨工程が不要になる。しかしなが
ら、図１６で示される工程においてコンタクトホールを
形成するためのＦＺシリコンウエハ３００のエッチング
時間が長くなる。たとえば、ＨＦ／ＨＮＯ₃／ＣＨ₃Ｃ
ＯＯＨやＫＯＨをエッチング溶液に用いるケミカルエッ
チングの場合、エッチング速度は２０〜３０μｍ／ｍｉ
ｎ．（ＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ）、０．２〜３
μｍ／ｍｉｎ．（ＫＯＨ）である。ＦＺシリコンウエハ
３００の厚みを６２５μｍとすると、エッチング時間は
３０ｍｉｎ．程度以上となる。以上の点を考慮して、Ｆ
Ｚシリコンウエハの厚みは１０〜７５０μｍの範囲で選
ばれる。なお、ＦＺシリコンウエハの最小厚みを１０μ
ｍとしているのは、ＭＯＳトランジスタの能動領域と分
離領域を考慮しているためである。

【００５９】さらに、上記実施例では、図８に示すよう
にｎ^-エピタキシャル層２００の上に直接ＦＺシリコン
ウエハ３００が形成されるが、図１９に示すようにｎ^-
エピタキシャル層２００の上に厚み１０００〜２０００
Åの酸化膜２０９を形成した後、図８に示すように、そ
の上にＦＺシリコンウエハ３００を貼り合わせてもよ
い。このようにＣＺシリコンウエハとＦＺシリコンウエ
ハの貼り合わせ面に酸化膜を介在させることにより、図
１６で示される工程において酸化膜が、コンタクトホー
ルを形成するためのＦＺシリコンウエハ３００のエッチ
ングストッパとなる。そのため、ＦＺシリコンウエハの
面内均一性がよくなり、ＣＺシリコンウエハ側へのオー
バーエッチングが防止される。なお、酸化膜２０９が形
成された場合のＢｉ−ＣＭＯＳ型半導体装置の断面は図
２０に示される。

【００６０】上記実施例ではｎチャネルＭＯＳトランジ
スタ３５０とｐチャネルＭＯＳトランジスタ３６０から
なるＣＭＯＳ領域が示されているが、少なくともＭＯＳ
トランジスタを含むフラッシュ・メモリ（一括消去型Ｅ
ＥＰＲＯＭ）、ＥＰＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等をＣ
ＭＯＳ領域に形成してもよい。

【００６１】

【発明の効果】以上のように、この発明によれば、比較
的酸素濃度の高い第１の半導体基板の上にエピタキシャ
ル成長させられた半導体層にバイポーラトランジスタが
形成されるので、スリップラインが半導体層に発生する
ことなく、バイポーラトランジスタの電気的特性が劣化
することはない。また、比較的酸素濃度の低い第２の半
導体基板に電界効果トランジスタが形成されるので、微
細化が進んでも、ゲート酸化膜の耐圧の劣化等の欠陥が
抑制される。その結果、電界効果トランジスタとバイポ
ーラトランジスタの両者において優れた電気的特性を得
ることが可能なＢｉ−ＣＭＯＳ型半導体装置を得ること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＢｉ−ＣＭＯＳ型半
導体装置を示す部分断面図である。

【図２】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第１工程を示す部分断面図である。

【図３】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第２工程を示す部分断面図である。

【図４】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第３工程を示す部分断面図である。

【図５】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第４工程を示す部分断面図である。

【図６】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第５工程を示す部分断面図である。

【図７】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第６工程を示す部分断面図である。

【図８】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第７工程を示す部分断面図である。

【図９】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製造
方法の第８工程を示す部分断面図である。

【図１０】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第９工程を示す部分断面図である。

【図１１】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１０工程を示す部分断面図である。

【図１２】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１１工程を示す部分断面図である。

【図１３】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１２工程を示す部分断面図である。

【図１４】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１３工程を示す部分断面図である。

【図１５】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１４工程を示す部分断面図である。

【図１６】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１５工程を示す部分断面図である。

【図１７】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１６工程を示す部分断面図である。

【図１８】図１に示すＢｉ−ＣＭＯＳ型半導体装置の製
造方法の第１７工程を示す部分断面図である。

【図１９】Ｂｉ−ＣＭＯＳ型半導体装置の別の製造方法
における工程を示す部分断面図である。

【図２０】図１９で示される工程に従って製造されるＢ
ｉ−ＣＭＯＳ型半導体装置を示す部分断面図である。

【図２１】ＣＺシリコンウエハとＦＺシリコンウエハの
貼り合わせ工程において行なわれる脱水縮合反応を示す
模式図（ａ），（ｂ）である。

【図２２】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第１工程を示す部分断面図である。

【図２３】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第２工程を示す部分断面図である。

【図２４】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第３工程を示す部分断面図である。

【図２５】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第４工程を示す部分断面図である。

【図２６】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第５工程を示す部分断面図である。

【図２７】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第６工程を示す部分断面図である。

【図２８】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第７工程を示す部分断面図である。

【図２９】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第８工程を示す部分断面図である。

【図３０】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第９工程を示す部分断面図である。

【図３１】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第１０工程を示す部分断面図である。

【図３２】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第１１工程を示す部分断面図である。

【図３３】従来のＢｉ−ＣＭＯＳ型半導体装置の製造方
法の第１２工程を示す部分断面図である。

【図３４】ＦＺシリコンウエハの上にシリコンをエピタ
キシャル成長させた場合に発生するスリップラインを示
す模式図（Ａ），（Ｂ）である。

【図３５】スリップラインが発生したエピタキシャル層
に形成されたバイポーラトランジスタを示す拡大部分断
面図である。

【符号の説明】

１００ＣＺシリコンウエハ２００ｎ^-エピタキシャル層２５０ｎｐｎバイポーラトランジスタ３００ＦＺシリコンウエハ３５０ｎチャネルＭＯＳトランジスタ３６０ｐチャネルＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】主表面を有し、第１の濃度で酸素を含有
する第１の半導体基板と、前記第１の半導体基板の主表面の上にエピタキシャル成
長させられた半導体層と、前記半導体層の上に接合され、前記第１の濃度よりも低
い第２の濃度で酸素を含有する第２の半導体基板と、前記半導体層に形成されたバイポーラトランジスタと、前記第２の半導体基板に形成された電界効果トランジス
タとを備えた、半導体装置。
【請求項２】第１の濃度で酸素を含有する第１の半導
体基板の主表面の上にエピタキシャル成長させることに
より、半導体層を形成する工程と、前記半導体層にバイポーラトランジスタを形成する工程
と、前記第１の濃度よりも低い第２の濃度で酸素を含有する
第２の半導体基板を前記半導体層の上に接合する工程
と、前記第２の半導体基板に電界効果トランジスタを形成す
る工程とを備えた、半導体装置の製造方法。