DE4303768C2

DE4303768C2 - Halbleitervorrichtung mit einem bipolaren Transistor und einem Feldeffekttransistor und Verfahren zu deren Herstellung

Info

Publication number: DE4303768C2
Application number: DE4303768A
Authority: DE
Inventors: Yasukazu Mukogawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-02-14
Filing date: 1993-02-09
Publication date: 1995-03-09
Anticipated expiration: 2013-02-10
Also published as: US5331193A; DE4303768A1

Description

Die vorliegende Erfindung bezieht sich auf eine Halb leitervorrichtung mit einem bipolaren Transistor und einem Feldeffekttransistor und ein Verfahren zur Herstellung dersel ben.

Siliziumwafer sind als Halbleitersubstrate bei der Herstellung von Halbleitervorrichtungen gebräuchlich. Verfahren zur Herstellung von Siliziumwafern werden grob in das CZ-Verfahren (Czochralski- Verfahren), das FZ-Verfahren (Floating-Zone-Verfahren), und das MCZ-Verfahren (Magnetic field-applied Czochralski-Verfahren) ein geteilt. Entsprechend diesen drei Verfahren hergestellte Silizium wafer weisen die folgenden Eigenschaften auf:

(i) CZ Siliziumwafer
Sauerstoffkonzentration: 1,0-1,8×10¹⁸ Atome/cm³
große mechanische Festigkeit
(ii) MCZ Siliziumwafer
Sauerstoffkonzentration: 2-8×10¹⁷ Atome/cm³
mittlere mechanische Festigkeit
(iii) FZ Siliziumwafer
Sauerstoffkonzentration: <1×10¹⁶ Atome/cm³
geringe mechanische Festigkeit

Von den oben erwähnten drei Arten von Siliziumwafern wurden in der Vergangenheit als Halbleitersubstrate für hochintegrierte Schal tungsvorrichtungen (LSI) hauptsächlich Siliziumwafer, die nach dem CZ-Verfahren hergestellt wurden, verwendet. Speziell für den Fall, daß der Siliziumwafer einen Durchmesser von 8 Inch (20,32 cm) oder mehr aufweist, ist der Gebrauch eines nach dem CZ-Verfahren herge stellten Siliziumwafers aufgrund der Festigkeit unerläßlich, damit der Wafer während des Herstellungsverfahrens nicht beschädigt wird.

Bei der Herstellung eines Wafers nach dem CZ-Verfahren wird im allgemeinen ein Quarztiegel benutzt. Entsprechend wird bei der Herstellung dem Siliziummonokristall von dem Siliziumtiegel Sauer stoff zugeführt, und ein Siliziumwafer mit einer hohen Sauerstoff konzentration im Bereich von 1,0 bis 1,8×10¹⁸ Atomen/cm³ wird produziert. Mit steigender Sauerstoffkonzentration wird die mecha nische Festigkeit des Wafers selber vergrößert. Darum kann ein CZ- Wafer als Wafer mit einem größeren Durchmesser benutzt werden, was die Produktivität verbessert.

Wie oben beschrieben weist ein CZ-Siliziumwafer eine hohe Sauer stoffkonzentration im Bereich von 1,0 bis 1,8×10¹⁸ Atomen/cm³ auf. Demzufolge wird eine auf einem CZ-Siliziumwafer ausgebildete Siliziumoxidschicht viele Defekte aufweisen. Darum wird, wenn eine Siliziumoxidschicht zum Beispiel als Gateoxidschicht für einen Feldeffekttransistor benutzt wird, die Durchbruchsspannung der Oxidschicht entsprechend der Reduzierung der Größe der auf dem Siliziumwafer zu formenden Halbleitervorrichtung abnehmen.

Mit dem FZ-Verfahren kann ein Siliziumwafer mit einer niedrigen Sauerstoffkonzentration hergestellt werden. Jedoch ist die mecha nische Festigkeit eines FZ-Siliziumwafers im Vergleich zu einem CZ-Siliziumwafer aufgrund seiner niedrigen Sauerstoffkonzentration gering. Darum neigt ein FZ-Siliziumwafer, der einer Behandlung mit einer Anzahl von Wärmeentwicklungen unterworfen ist, dazu, beschä digt zu werden. Auf der anderen Seite kann auf dem FZ-Silizium wafer aufgrund seiner niedrigen Sauerstoffkonzentration eine Sili ziumoxidschicht hoher Qualität mit wenigen Defekten ausgebildet werden.

In der japanischen Patentoffenlegungsschrift Nr. 2-46 770 wird eine Halbleitervorrichtung mit SOI-Struktur vorgeschlagen, bei der ein aus einem CZ-Siliziumwafer mit hoher Sauerstoffkonzentration und einem FZ-Siliziumwafer mit niedriger Konzentration, die miteinan der verbunden sind, gebildetes Substrat verwendet wird. Entspre chend kann bei dieser Halbleitervorrichtung, sogar wenn die Größenreduzierung weiter fortschreitet, die Eigenschaft einer Gateoxidschicht durch Ausbildung einer Siliziumoxidschicht auf dem FZ-Siliziumwafer mit niedriger Sauerstoffkonzentration verbessert werden. Des weiteren wird durch die hohe mechanische Festigkeit des CZ-Siliziumwafers eine Zunahme der Waferdurchmesser erreicht, wodurch die Produktivität weiter verbessert wird.

Ein Verfahren zur Herstellung eines Substrates für eine Halblei tervorrichtung mit zwei direkt miteinander verbundenen Silizium wafern ist zum Beispiel in der japanischen Patentoffenlegungs schrift Nr. 2-1 83 510 offenbart.

Die Ausbildung einer MOS-Halbleitervorrichtung, die einen Feld effekttransistor aufweist, mit einem Substrat, das aus einem CZ- Siliziumwafer und einem darauf befestigen FZ-Siliziumwafer geformt ist, ermöglicht eine Halbleitervorrichtung ohne Verschlechterung der elektrischen Eigenschaften durch Verbesserung der Durchbruchs spannung der Gateoxidschicht, etc., sogar dann, wenn die Größen verminderung weiter fortschreitet. Wird jedoch eine sogenannte Bi-CMOS-Halbleitervorrichtung, bei der ein bipolarer Transistor und ein Feldeffekttransistor in einem einzelnen Substrat ausgebil det sind, in dem oben erwähnten FZ-Siliziumwafer ausgebildet, dann ergibt sich das folgende Problem. Dieses Problem wird im weiteren, während nacheinander die Schritte eines Herstellungsverfahrens für eine Bi-CMOS-Halbleitervorrichtung beschrieben werden, erläutert.

Die Fig. 22 bis 33 sind Teilschnittbilder, die nacheinander die Herstellungsschritte zur Herstellung einer Bi-CMOS-Halbleitervor richtung in einem FZ-Siliziumwafer, der auf einem CZ-Siliziumwafer mit diesem verbunden ist, zeigen.

Ein Siliziumwafer wird entsprechend dem CZ-Verfahren hergestellt. Ein anderer Siliziumwafer wird entsprechend dem FZ-Verfahren her gestellt. Die Oberfläche jedes der Siliziumwafer wird gewaschen, hochgradig gesäubert, und hydrophil gemacht. Die so behandelten CZ-Siliziumwafer und FZ-Siliziumwafer werden mit ihren Oberflächen mechanisch miteinander verbunden. Danach werden die verbundenen Wafer einer Wärmebehandlung bei einer Temperatur im Bereich von 500 bis 1000°C unterworfen und eine Dehydrations-Kondensations- Reaktion findet zwischen den verbundenen Oberflächen des CZ- Siliziumwafers und des FZ-Siliziumwafers statt. Eine Steuerung der Wärmebehandlung erlaubt, die Verbindung des CZ-Siliziumwafers und des FZ-Siliziumwafers zu erhöhen. Derart wird ein Siliziumsubstrat hergestellt, das, wie in Fig. 22 gezeigt, aus einem p-Typ-CZ- Siliziumwafer 100 und einem darauf befindlichen p-Typ-FZ-Silizium wafer 300a, die miteinander verbunden sind, gebildet ist.

Fig. 23 zeigt, daß p-Typ und n-Typ-Dotierungsionen jeweils in einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ Ionen/cm² in vorgeschrie bene Bereiche des FZ-Siliziumwafers 300a eingebracht werden. Da nach wird eine Wärmebehandlung bei einer Temperatur von 700 bis 1100°C durchgeführt, wobei begrabene n⁺-Diffusionsschichten 371, 374 und begrabene p⁺-Diffusionsschichten 372, 373 gebildet werden.

Fig. 24 zeigt, daß eine n^--Epitaxieschicht 400 mit einer Dicke im Bereich von 2 bis 10 µm bei einer Temperatur im Bereich von 650 bis 1100°C auf einer Oberfläche des FZ-Siliziumwafers 300a gebil det wird.

Fig. 25 zeigt, daß n-Typ und p-Typ-Dotierungsionen jeweils in einer Dosis in einem Bereich von 10¹² bis 10¹³ Ionen/cm² in vorge schriebene Bereiche der n^--Epitaxieschicht 400 implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, und n-Typ-Wannenregionen 401, 403, 405, und p-Typ-Wannenregionen 402, 404 werden als Ergeb nis ausgebildet. Derart werden Wannenbereiche als CMOS-Transistor- Bildungsbereiche ausgebildet.

Fig. 26 zeigt, daß p-Typ-Dotierungsionen in einer Dosis im Bereich von 10¹² bis 10¹⁴ Ionen/cm² in den p-Typ-Wannenbereich 402 implan tiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, und ein p- Typ-Isolationsbereich aus einem p⁺-Bereich 402, einem p^--Bereich 406, und der begrabenen p⁺-Diffusionsschicht 372 wird als Ergebnis ausgebildet.

Fig. 27 zeigt, daß Isolationsoxidschichten 407, 408, 409 zur Iso lierung eines vorbestimmten Elementbildungsbereiches in der n^--Epitaxieschicht 400 ausgebildet werden. Zu dieser Zeit werden n-Bereiche 410, 411, 413 und ein p-Bereich 412 ausgebildet.

Fig. 28 zeigt, daß n-Typ-Dotierungsionen in einer Dosis im Bereich von 10¹⁴ bis 10¹⁷ Ionen/cm² in einen Bereich des n-Bereiches 410 implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, und ein n⁺-Kollektorwall 414 wird als Ergebnis ausgebildet.

Fig. 29 zeigt, daß Gateoxidschichten 415 bzw. 416 im p-Bereich 412 bzw. im n-Bereich 413 ausgebildet werden. Gateelektroden 417 bzw. 418 mit einer Polycid-Struktur (Silizid-Polysilizium-Schichtstruk tur) werden auf den Gateoxidschichten 415 bzw. 416 ausgebildet. Unter Nutzung der Gateelektroden 417 oder 418 als Maske werden n-Typ und p-Typ-Dotierungsionen jeweils in einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ Ionen/cm² implantiert. Danach wird eine Erwär mung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, und n-Typ-Source/Drainbereiche 419 und p-Typ- Source/Drainbereiche 420 werden als Ergebnis ausgebildet. Derart werden ein n-Kanal-MOS-Transistor 450 und ein p-Kanal-MOS-Transi stor 460 ausgebildet.

Wie Fig. 30 zeigt, werden p-Typ-Dotierungsionen in einer Dosis im Bereich von 10¹³ bis 10¹⁵ Ionen/cm² in den n-Bereich 410 implan tiert. Danach wird eine Erwärmung mit einer Lampe bei einer Tempe ratur im Bereich von 600 bis 1000°C durchgeführt, wodurch ein p⁺-Basisbereich 421 ausgebildet wird.

Wie Fig. 31 zeigt, werden n-Typ-Dotierungsionen in einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ Ionen /cm² in einen Bereich des p⁺-Basisbereiches 421 implantiert. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch ein n⁺-Emitterbereich 422 gebildet wird.

Derart wird ein bipolarer npn-Transistor 470 ausgebildet.

Wie Fig. 32 zeigt, wird eine aus einer Oxidschicht gebildete Zwi schenschicht-Isolierschicht 423 auf der gesamten Oberfläche des FZ-Siliziumwafers 300a ausgebildet, die den bipolaren Transistor 470, den n-Kanal-MOS-Transistor 450 und den p-Kanal-MOS-Transistor 460 bedeckt.

Zuletzt werden, wie Fig. 33 zeigt, Kontaktlöcher in der Zwischen schicht-Isolierschicht 423 ausgebildet. Durch die Kontaktlöcher werden Verbindungsschichten aus Aluminium 424, 425, 426, 427, 428, 429 und 430 in Kontakt mit den Oberflächen des Kollektorbereiches bzw. des Emitterbereiches, des Basisbereiches, des Sourcebereiches und des Drainbereiches ausgebildet. Wie oben beschrieben wird so eine Bi-CMOS-Halbleitervorrichtung in einem Substrat, das aus dem CZ-Siliziumwafer 100 und dem darauf befindlichen FZ-Siliziumwafer 300a, die miteinander verbunden sind, besteht, ausgebildet.

Bei den oben erwähnten Herstellungsschritten wird die Epitaxie schicht 400 auf dem FZ-Siliziumwafer 300a ausgebildet, um einen bipolaren Transistor zu bilden. Dabei wird eine Gleitlinie in dem Siliziumwafer produziert. Fig. 34 ist eine Draufsicht, die bei der Ausbildung der Epitaxieschicht auf dem FZ-Siliziumwafer 300a pro duzierte Gleitlinien zeigt. Fig. 34 zeigt in (A) Gleitlinien, die in einer (100)-Orientierung der Siliziumwaferoberfläche produziert sind. Fig. 34 zeigt in (B) Gleitlinien, die in einer (111)-Orien tierung der Siliziumwaferoberfläche produziert sind. Das Bezugs zeichen 380 bezeichnet einen Orientierungsanschliff. Wie in (A) zu sehen ist, werden die Gleitlinien 501 im peripheren Bereich des FZ-Siliziumwafers 300a produziert. In Fig. 34 (B) ist zu sehen, daß die im peripheren Bereich des FZ-Siliziumwafers 300a gebilde ten Gleitlinien 502 einen vorbestimmten Winkel bilden. Eine solche Gleitlinie wird als eine Ansammlung von Versetzungen bzw. Verschiebungen, von denen jede ein Gitterdefekt des Kristalls ist, angesehen.

Fig. 35 ist eine vergrößerte Schnittansicht, die einen bipolaren Transistor zeigt, der in einer Epitaxieschicht mit einer oben be schriebenen Gleitlinie ausgebildet ist. Fig. 33 zeigt einen p⁺-Basisbereich 421, der in einer n^--Epitaxieschicht 400 ausgebil det ist. Ein n⁺-Emitterbereich 422 ist in dem p⁺-Basisbereich 421 ausgebildet. Eine Verarmungsschicht 431 ist zwischen dem p⁺-Basis bereich 421 und dem n⁺-Emitterbereich 422 ausgebildet. In diesem Fall erstreckt sich eine Gleitlinie 500 von dem p⁺-Basisbereich 421 zu dem n⁺-Emitterbereich 422. Mit einer in dieser Form in einem pn-Übergang existierenden Gleitlinie 500 tritt leicht ein Leckstrom auf. Als Ergebnis sind die elektrischen Eigenschaften des bipolaren Transistors gestört, was in einem fehlerhaften Be trieb des Transistors resultiert. Dementsprechend werden fehler hafte Bi-CMOS-Halbleitervorrichtungen produziert. Fehlerhafte Bi- CMOS-Halbleitervorrichtungen werden im Randbereich des FZ-Sili ziumwafers 300a mit Gleitlinien 501 oder 502 produziert. Darum wird der Randbereich des Siliziumwafers mit den fehlerhaften Vor richtungen weggeschnitten. Das resultiert in einer Herabsetzung der Ausbeute der Herstellung bei Bi-CMOS-Halbleitervorrichtungen.

Aus IEEE Transactions on Electron Devices, Vol. 36, No. 7, 1989, S. 1362 bis 1369 ist ein BiCMOS-Prozeß und eine durch diesen Pro zeß hergestellte Vorrichtung bekannt. Bei dem Prozeß werden nach einem Wannenbildungsschritt die Schichten eines bipolaren Transi stors ausgebildet und dann schreitet der Prozeßlauf zur Ausbildung einer CMOS-Struktur fort. Die Verwendung zweier Substrate ist nicht erwähnt.

Aus IEEE Transactions on Electron Devices, Vol. ED-34, No. 8, 1987, S. 1708 bis 1712 ist ein BiCMOS-Prozeß bekannt, bei dem drei Niveaus von Epitaxieschichten, die auf einem Substrat ausgebildet sind, zur Herstellung von bipolaren Transistoren und MOSFETs ver wendet werden. Der Prozeß verwendet keine zwei Halbleitersub strate. Die Kollektor-Emitter-Bereiche für die bipolaren Transi storen und die Source-Drain-Bereiche für die p-Kanal-MOSFETs wer den gleichzeitig ausgebildet.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrich tung, die ein Halbleitersubstrat mit hoher mechanischer Festig keit verwendet, mit guten elektrischen Eigenschaften für Feldef fekttransistoren und bipolare Transistoren und ein Verfahren zu deren Herstellung zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach An spruch 1 oder ein Verfahren nach Anspruch 10.

Die vorliegende Erfindung ermöglicht eine Anordnung einer Halblei tervorrichtung, die dem Anstieg des Durchmessers von Siliziumwa fern gewachsen ist, die verhindert, daß eine Gleitlinie in einer Halbleiterschicht, in der ein bipolarer Transistor gebildet werden soll, produziert wird, und die verhindert, daß die Durchbruchs spannung einer Gateoxidschicht eines Feldeffekttransistors auf grund der Reduzierung der Größe der Elemente herabgesetzt wird.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Bei der Halbleitervorrichtung wird das erste Halbleitersubstrat, welches Sauerstoff in einer relativ hohen Konzentration enthält, als ein Substrat benutzt. Die Halb leiterschicht wird auf dem ersten Halbleitersubstrat durch epi taxiales Wachstum ausgebildet. Entsprechend ist die Halbleiter schicht frei von irgendwelchen Gleitlinien. Da es Sauerstoff in relativ hoher Konzentration enthält, weist das erste Halbleiter substrat eine hohe mechanische Festigkeit auf. Daher können Ver größerungen der Durchmesser von Siliziumwafern einhergehend mit Verbesserungen der Produktivität angegangen werden.

Der Feldeffekttransistor wird in dem zweiten Halbleitersubstrat, dessen Sauerstoffkonzentration relativ niedrig ist, ausgebildet. Daher verringert sich die Durchbruchsspannung einer Oxidschicht, die auf der Oberfläche des zweiten Halbleitersubstrates ausgebil det ist, nicht mit der Reduzierung der Vorrichtungsabmessungen. Dementsprechend können bei weiterer Reduzierung der Vorrich tungsabmessungen die elektrischen Eigenschaften des Feldeffekt transistors gehalten werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 eine Teilschnittansicht, die eine Bi-CMOS-Halblei tervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2-18 Teilschnittansichten, die nacheinanderfolgend Schritte eines Herstellungsverfahrens für die in Fig. 1 gezeigte Bi-CMOS-Halbleitervorrichtung zeigen;

Fig. 19 eine Teilschnittansicht, die einen Schritt in einem anderen Herstellungsverfahren für eine Bi-CMOS-Halb leitervorrichtung zeigt;

Fig. 20 eine Teilschnittansicht, die die Bi-CMOS-Halbleiter vorrichtung zeigt, die mit dem in Fig. 19 gezeigten Schritt hergestellt wurde;

Fig. 21 schematische Darstellungen (a) und (b), die die mit dem Schritt des Verbindens eines CZ-Siliziumwafers und eines FZ-Siliziumwafers verbundenen Dehydra tions-Kondensations-Reaktionen zeigen;

Fig. 22-33 Teilschnittansichten, die nacheinanderfolgend Schritte eines Herstellungsverfahrens einer herkömm lichen Bi-CMOS-Halbleitervorrichtung zeigen;

Fig. 34 schematische Ansichten (A) und (B), die Gleitlinien, die während epitaxialen Wachstums von Silizium auf einem FZ-Siliziumwafer produziert werden, zeigen; und

Fig. 35 eine vergrößerte Teilschnittansicht, die einen in einer epitaxialen Schicht mit einer Gleitlinie ge bildeten bipolaren Transistor zeigt.

Im folgenden wird auf Fig. 1 Bezug genommen. Begrabene n⁺-Diffu sionsschichten 101, 104 und begrabene p⁺-Diffusionsschichten 102, 103 sind auf der Oberfläche eines p-Typ-CZ-Siliziumwafers 100 aus gebildet. Eine n^--Epitaxieschicht 200 ist auf dem CZ-Siliziumwafer 100 ausgebildet. Eine n⁺-Kollektorwallschicht 201 und ein n^--Be reich 204 sind in der n^--Epitaxieschicht 200 ausgebildet. Ein p⁺- Basisbereich 207 ist in dem n^--Bereich 204 ausgebildet. Ein n⁺- Emitterbereich 208 ist in dem p⁺-Basisbereich 207 ausgebildet. Derart wird ein bipolarer npn-Transistor 250 in der n^--Epitaxie schicht 200 ausgebildet. In der n^--Epitaxieschicht 200 sind p⁺- Isolierbereiche 202, 203 ausgebildet. Dadurch werden n^--Bereiche 204, 205 und 206 voneinander elektrisch isoliert. Ein n-Typ-FZ- Siliziumwafer 300 wird auf der n^--Epitaxieschicht 200 mit dieser verbunden.

Ein p⁺-Isolierbereich 305, ein n⁺-Bereich 306, ein p⁺-Bereich 307 und ein n^--Bereich 308 sind in dem FZ-Siliziumwafer 300 ausgebil det. Ein n-Kanal-MOS-Transistor 350 ist in dem p⁺-Bereich 307 aus gebildet. Ein p-Kanal-MOS-Transistor 360 ist in dem n^--Bereich 308 ausgebildet. Der n-Kanal-MOS-Transistor 350 umfaßt ein Paar von n-Typ-Source/Drain-Bereichen 315, und zwischen diesen ausgebildet, eine Gateisolierschicht 311 und eine Gateelektrode 313. Der p- Kanal-MOS-Transistor 360 umfaßt ein Paar von p-Typ-Source/Drain- Bereichen 316, und zwischen diesen ausgebildet, eine Gateoxid schicht 312 und eine Gateelektrode 314.

Um den bipolaren Transistor 250, den n-Kanal-MOS-Transistor 350 und den p-Kanal-MOS-Transistor 360 voneinander zu isolieren, sind auf der Oberfläche des FZ-Siliziumwafers 300 Isolieroxidschichten 309, 310 ausgebildet. Eine Zwischenschicht-Isolierschicht 324 ist zur Bedeckung des bipolaren Transistors 250 und der MOS-Transisto ren 350 und 360 auf dem FZ-Siliziumwafer 300 ausgebildet. Um die Oberflächen des Kollektorbereichs, des Emitterbereichs, des Basis bereichs und der Source/Drainbereiche freizulegen, sind Kontakt löcher in dieser Zwischenschicht-Isolierschicht 324 ausgebildet. Verbindungsschichten 325, 326, 327, 328, 329, 330 und 331 aus Alu minium sind zur Herstellung von Kontakten mit den entsprechenden Bereichen durch die Kontaktlöcher ausgebildet. Die n⁺-Kollektor wallschicht 201, der p⁺-Basisbereich 207 bzw. der n⁺-Emitter bereich 208 des bipolaren npn-Transistors 250 sind mit den Ver bindungsschichten 325 bzw. 327 und 326 aus Aluminium durch die Steckelektroden 321 bzw. 323 und 322, die in dem FZ-Siliziumwafer 300 ausgebildet sind, verbunden.

Nun wird ein Herstellungsverfahren für eine derart ausgebildete Bi-CMOS-Halbleitervorrichtung beschrieben.

Im folgenden wird auf Fig. 2 Bezug genommen. Dotierungsionen des p-Typs und des n-Typs werden jeweils in einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ Ionen/cm² in vorgeschriebene Bereiche des p-Typ-CZ- Siliziumwafers 100 implantiert. Dann wird eine Wärmebehandlung bei einer Temperatur im Bereich von 700 bis 1100°C durchgeführt, wodurch begrabene n⁺-Diffusionsschichten 101, 104 und begrabene p⁺-Diffusionsschichten 102, 103 gebildet werden.

Fig. 3 zeigt, daß die n^--Epitaxieschicht 200 in einer Dicke von 2-10 µm bei einer Temperatur von 650 bis 1100°C auf dem CZ-Sili ziumwafer 100 gebildet wird. Zu dieser Zeit weist der CZ-Silizium wafer 100 einen relativ hohen Wert der Sauerstoffkonzentration im Bereich von 1,0 bis 1,8×10¹⁸ Atomen/cm³ auf, und daher resul tiert das epitaxiale Wachstum des Siliziums auf dem CZ-Silizium wafer 100 nicht in Gleitlinien in der epitaxialen Schicht 200.

Fig. 4 zeigt, daß Dotierungsionen des n-Typs in einer Dosis im Bereich von 10¹⁴ bis 10¹⁷ Ionen/cm² in einen vorgeschriebenen Bereich der n^--Epitaxieschicht 200 implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur von 600 bis 1000°C durchgeführt, wodurch die n^--Kollektorwallschicht 201 gebildet wird.

Fig. 5 zeigt, daß Dotierungsionen des p-Typs mit einer Dosis im Bereich von 10¹² bis 10¹⁴ Ionen/cm² in entsprechende Bereiche der n^--Epitaxieschicht 200, die über den begrabenen p⁺-Diffusions schichten 102 und 103 liegen, implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch p⁺-Isolierbereiche 202 und 203 ausgebildet werden. Dadurch werden n^--Bereiche 204, 205 und 206, die elektrisch voneinander isoliert sind, ausgebildet.

Fig. 6 zeigt, daß p-Typ-Dotierungsionen in einer Dosis im Bereich von 10¹³ bis 10¹⁵ Ionen/cm² in einen Bereich des n^--Bereichs 204 implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch der p⁺-Basisbereich 207 gebildet wird.

Fig. 7 zeigt, daß n-Typ-Dotierungsionen mit einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ Ionen/cm² in einen Bereich des p⁺-Basisbereiches 207 implantiert werden. Danach wird eine Erwärmung mit einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch der n⁺-Emitterbereich 208 ausgebildet wird. Dadurch ist der bipolare npn-Transistor 250 komplettiert.

Nun wird nach dem FZ-Verfahren ein Siliziumwafer mit einer relativ niedrigen Sauerstoffkonzentration, zum Beispiel 1×10¹⁶ Atome/cm³, hergestellt. Die Oberfläche des CZ-Siliziumwafers 100, auf welcher der bipolare Transistor 250 ausgebildet ist, um exakt zu sein, die Oberfläche der Epitaxieschicht 200 und die Oberfläche des FZ-Siliziumwafers werden gewaschen und gereinigt und hydrophil gemacht. Derart behandelt werden der CZ-Siliziumwafer 100 und der FZ-Siliziumwafer mechanisch miteinander verbunden. Danach wird eine Wärmebehandlung bei einer Temperatur im Bereich von 500 bis 1000°C durchgeführt, was eine Dehydrations-Kondensations-Reaktion auf den miteinander verbundenen Oberflächen des CZ-Siliziumwafers 100 und des FZ-Siliziumwafers verursacht.

Die Dehydrations-Kondensations-Reaktion ist in einer schematischen Darstellung in Fig. 21 illustriert. In Fig. 21 wird in (a) ge zeigt, daß die Oberfläche der Epitaxieschicht 200, gebildet auf dem CZ-Siliziumwafer 100, und die Oberfläche des FZ-Siliziumwafers 300 miteinander durch Wasserstoffbrückenbindungen verbunden sind. An der derart gebildeten Verbindung zwischen der Epitaxieschicht 200 und dem FZ-Siliziumwafer 300 findet eine Dehydrations-Konden sations-Reaktion statt. Dementsprechend geht Wasser verloren, wie in Fig. 21 in (b) gezeigt, und die Epitaxieschicht 200 und der FZ- Siliziumwafer 300 werden unter Anwesenheit von Sauerstoff zwischen ihnen verbunden.

Danach wird die Verbindung der Oberflächen dieser beiden Silizium wafer durch Steuerung des Wärmebehandlungsprozesses ausgeweitet. Eine Schnittansicht eines in dieser Weise hergestellten Halblei tersubstrates ist in Fig. 8 gezeigt. Der n-Typ-FZ-Siliziumwafer 300 ist auf der n^--Epitaxieschicht 200 mit dieser verbunden.

Wie in Fig. 9 gezeigt, wird der FZ-Siliziumwafer mechanisch auf eine Dicke von ungefähr 10 µm geschliffen. Anschließend wird die Oberfläche des FZ-Siliziumwafers einer Polierbehandlung für Spiegeloberflächen unterworfen.

Wie in Fig. 10 gezeigt, werden Dotierungsionen des p-Typs und des n-Typs jeweils in einer Dosis im Bereich von 10¹² bis 10¹³ Ionen/cm² in vorgeschriebene Bereiche des FZ-Siliziumwafers 300 implantiert. Danach wird eine Erwärmung mittels einer Lampe bei einer Temperatur von 600 bis 1000°C durchgeführt, wodurch p⁺-Wan nenbereiche 301, 303 und n⁺-Wannenbereiche 302, 304 gebildet werden.

Wie in Fig. 11 gezeigt, werden p-Typ-Dotierungsionen mit einer Dosis im Bereich von 10¹² bis 10¹⁴ Ionen/cm² in die p⁺-Wannenbe reiche 301, 303 implantiert. Nachfolgend wird eine Erwärmung mit tels einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch der p⁺-Isolierbereich auf dem FZ- Siliziumwafer 300 gebildet wird.

Wie in Fig. 12 gezeigt, werden Isolieroxidschichten 309, 310 in vorbestimmten Bereichen des FZ-Siliziumwafers 300 ausgebildet. Dadurch werden der p⁺-Isolierbereich 305, der n⁺-Bereich 306, der p⁺-Bereich 307 und der n^--Bereich 308 gebildet.

Wie Fig. 13 zeigt, werden der p⁺-Bereich 307 und der n^--Bereich 308 beide einer Wärmebehandlung bei einer Temperatur im Bereich von 900 bis 1150°C ausgesetzt, um Oxidschichten zu bilden, und die Oxidschichten werden zu Gateoxidschichten 311, 312 mit einer Dicke von 5-30 nm gemustert. Die Gateelektroden 313 bzw. 314 mit einer Polycid-Struktur werden auf den Gateoxidschichten 311 bzw. 312 ausgebildet. Die Gateelektroden 313, 314 können genauso aus einem anderen Material, wie polykristallinem Silizium, gebildet werden.

Wie Fig. 14 zeigt, werden Dotierungsionen des n-Typs und des p-Typs jeweils in einer Dosis im Bereich von 10¹⁵ bis 10¹⁶ 1/cm² unter Benutzung der Gateelektroden 313 und 314 als Maske implan tiert. Danach wird eine Wärmebehandlung zum Beispiel unter Benut zung einer Lampe bei einer Temperatur im Bereich von 600 bis 1000°C durchgeführt, wodurch die n-Typ-Source/Drain-Bereiche 315 und die p-Typ-Source/Drain-Bereiche 316 gebildet werden. Auf diesem Weg werden der n-Kanal-MOS-Transistor 350 und der p-Kanal- MOS-Transistor 360 ausgebildet.

Wie Fig. 15 zeigt, wird eine Fotoresistschicht 317 auf der gesam ten Oberfläche des FZ-Siliziumwafers 300 ausgebildet. Die Foto resistschicht 317 wird mit Mitteln der Fotolithografietechnik selektiv entfernt. Derart wird eine Musterung bzw. Strukturierung zur Freilegung der Oberfläche der entsprechenden Bereiche des bi polaren Transistors 250, der in der Epitaxieschicht 200 auf dem CZ-Siliziumwafer 100 ausgebildet ist, ausgeführt.

Wie Fig. 16 zeigt, wird der FZ-Siliziumwafer 300 unter Benutzung der in der oben erwähnten Weise als Maske gemusterten Fotoresist schicht 317 geätzt. Im Fall des Naßätzens wird eine alkalische Lö sung, wie zum Beispiel KOH, benutzt, während im Fall des Trocken ätzens NF₃-Gas oder ähnliches benutzt wird. Beim Naßätzen mit einer KOH-Lösung ist die Ätzgeschwindigkeit ungefähr 0,2-3 µm/min. Dieser Vorgang erlaubt es, Kontaktlöcher 318, 319 und 320 in dem FZ-Siliziumwafer 300 auszubilden, um die entspre chenden Oberflächen der n⁺-Kollektorwallschicht 201, des n⁺- Emitterbereiches 208 und des p⁺-Basisbereiches 207 freizulegen. Obwohl nicht gezeigt, werden Isolierschichten auf den Seitenwänden der Kontaktlöcher 318, 319 und 320 ausgebildet.

Wie Fig. 17 zeigt, wird eine leitende Schicht, zum Beispiel aus Wolfram, auf der gesamten Oberfläche durch Gasphasenabscheidung (CVD) ausgebildet. Danach wird die leitende Schicht rückgeätzt und verbleibt nur noch in den Bereichen der Kontaktlöcher 315, 319 und 320. Derart werden die Steckelektroden 321, 322 und 323 ausgebil det.

Wie Fig. 18 zeigt, wird die Zwischenschicht-Isolierschicht 324 auf der gesamten Oberfläche des FZ-Siliziumwafers 300 ausgebildet.

Zuletzt werden, wie in Fig. 1 gezeigt, Kontaktlöcher zur Freile gung der entsprechenden Oberflächen der Steckelektroden 321, 322 und 323 in der Zwischenschicht-Isolierschicht 324 ausgebildet. Kontaktlöcher zum Freilegen der entsprechenden Oberflächen des n-Typ-Source/Drain-Bereiches 315 und des p-Typ-Source/Drain-Berei ches 316 werden in der Zwischenschicht-Isolierschicht 324 ausge bildet. Verbindungsschichten 325, 326, 327, 328, 329, 330 und 331 aus Aluminium oder Wolfram werden zur Kontaktierung der entspre chenden Bereiche durch diese Kontaktlöcher ausgebildet. Die Bi- CMOS-Halbleitervorrichtung der Erfindung ist damit komplettiert.

Bei der oben beschriebenen Ausführungsform wird die Dicke des FZ- Siliziumwafers 300 durch mechanisches Polieren des FZ-Silizium wafers 300 auf ungefähr 300 µm reduziert. Derart kann bei dem in Fig. 16 gezeigten Schritt die Zeit, die für das Ätzen des FZ-Sili ziumwafers 300 zur Ausbildung der Kontaktlöcher benötigt wird, reduziert werden. Jedoch sind, nachdem der FZ-Siliziumwafer 300 mit dem CZ-Siliziumwafer 100 verbunden ist, zwei Schritte, Schlei fen (reduziert die Dicke um ungefähr 200 µm) und Polieren (redu ziert die Dicke um ungefähr 30 µm) nötig, um die Dicke des FZ- Siliziumwafers 300 zu reduzieren.

Momentan ist die Dicke eines Standardwafers mit einem Durchmesser von 12,7 cm (5 Inch) oder 15,24 cm (6 Inch) 625±15 µm und die eines solchen mit einem Durchmesser von 20,32 cm (8 Inch) 725±15 µm. Der FZ-Siliziumwafer 300 kann mit einer solchen Dicke verwendet werden. In einem Fall ist der Schritt des mechanischen Polierens nicht notwendig. Jedoch bei dem in Fig. 16 gezeigten Schritt steigt die für das Ätzen des FZ-Siliziumwafers 300 zur Ausbildung der Kontaktlöcher benötigte Zeit an. Zum Beispiel im Fall des chemischen Ätzens mit HF/HNO₃/CH₃COOH oder KOH als Ätzlö sung ist die Ätzgeschwindigkeit im Bereich von 20 bis 30 µm/min. (HF/HNO₃/CH₃COOH) oder im Bereich von 0,2 bis 3 µm/min. (KOH). Wenn nun die Dicke des FZ-Siliziumwafers 300 625 µm ist, dann be trägt die Zeit für das Ätzen mehr als 30 min. Unter dem Gesichts punkt des zuvor Gesagten wird die Dicke des FZ-Siliziumwafers 300 im Bereich von 10 - 75 µm ausgewählt. Es ist zu bemerken, daß die minimale Dicke des FZ-Siliziumwafers unter Berücksichtigung des aktiven Bereiches und des Trennungsbereiches des MOS-Transistors auf 10 µm gesetzt wird.

Des weiteren kann bei der oben beschriebenen, in Fig. 8 illu strierten Ausführungsform, obwohl der FZ-Siliziumwafer 300 sofort auf der n^--Epitaxieschicht 200 ausgebildet wird, eine Oxidschicht 209 (Fig. 19) mit einer Dicke im Bereich von 100 bis 200 nm auf der n^--Epitaxieschicht 200 gebildet werden, und der FZ-Silizium wafer 300 wird darauf mit ihr verbunden, wie in Fig. 8 gezeigt.

Die zwischen die verbindenden Oberflächen des CZ-Siliziumwafers und des FZ-Siliziumwafers gesetzte Oxidschicht fungiert bei dem in Fig. 16 gezeigten Schritt der Ausbildung der Kontaktlöcher als Ätzstopper für den FZ-Siliziumwafer 300. Dementsprechend wird die Gleichmäßigkeit der Oberfläche des FZ-Siliziumwafers verbessert, wodurch ein Überätzen auf die Seite des CZ-Siliziumwafers verhin dert wird. Eine Schnittansicht einer Bi-CMOS-Halbleitervorrichtung mit der ausgebildeten Oxidschicht 209 ist in Fig. 20 gezeigt.

Obwohl bei den oben beschriebenen Ausführungsformen der CMOS-Be reich als aus n-Kanal-MOS-Transistoren 350 und p-Kanal-MOS-Transi storen 360 gebildet offenbart ist, können in dem CMOS-Bereich Flash Memories (batch erase type EEPROM), EPROMs, SRAMs, DRAMs, etc., die zumindestens MOS-Transistoren enthalten, ausgebildet sein.

Wie beim vorher Gesagten ist entsprechend der vorliegenden Erfin dung der bipolare Transistor in der Halbleiterschicht, die epi taxial auf dem ersten Halbleitersubstrat mit der relativ hohen Sauerstoffkonzentration aufgewachsen ist, ausgebildet, die Halb leiterschicht ist frei von Gleitlinien, und daher werden die elek trischen Eigenschaften des hergestellten bipolaren Transistors nicht gestört. Der Feldeffekttransistor ist in dem zweiten Halb leitersubstrat mit der relativ niedrigen Sauerstoffkonzentration ausgebildet, und daher können Defekte, wie zum Beispiel eine Herabsetzung der Durchbruchsspannung der Gateoxidschicht, etc. unterdrückt werden, wenn die Reduzierung der Vorrichtungsabmessun gen weiter fortschreitet. Daraus folgt, daß eine Bi-CMOS-Halblei tervorrichtung mit überlegenen elektrischen Eigenschaften für beide, den Feldeffekttransistor und den bipolaren Transistor zur Verfügung gestellt wird.

Claims

1. Halbleitervorrichtung mit
einem ersten Halbleitersubstrat (100), das eine Hauptoberfläche aufweist und Sauerstoff in einer ersten Konzentration enthält;
einer Halbleiterschicht (200), die auf der Hauptoberfläche des ersten Halbleitersubstrates ausgebildet ist;
einem zweiten Halbleitersubstrat (300), das auf der Halbleiter schicht ausgebildet ist und Sauerstoff in einer zweiten Konzentra tion, die niedriger als die erste Konzentration ist, enthält;
einem bipolaren Transistor (250), der in der Halbleiterschicht ausgebildet ist; und
mindestens einem Feldeffekttransistor (350, 360), der in dem zwei ten Halbleitersubstrat ausgebildet ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Halbleiterschicht (200) epitaxial auf der Hauptoberfläche des ersten Halbleitersubstrates aufgewach sen ist; und
das zweite Halbleitersubstrat (300) mit der Halbleiter schicht verbunden ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der bipolare Transistor
einen Emitterbereich (208) des ersten Leitungstyps, der in der Halbleiterschicht ausgebildet ist,
einen Basisbereich (207) des zweiten Leitungstyps, der so ausge bildet ist, daß er den Emitterbereich umgibt, und
einen Kollektorbereich (201, 204) des ersten Leitungstyps, der so ausgebildet ist, daß er den Basisbereich umgibt,
aufweist.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß sie eine Elektrodenschicht (321, 322, 323), die jeweils mit dem Emitterbereich, dem Basisbereich und dem Kollektorbereich verbunden ist, und die das zweite Halbleitersub strat durchdringend ausgebildet ist, aufweist.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Konzentration sich im Be reich von 1,0 bis 1,8×10¹⁸ Atomen/cm³ befindet.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Konzentration geringer als 1×10¹⁶ Atome/cm³ ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß sie
eine Isolierschicht (324), die so ausgebildet ist, daß sie den Feldeffekttransistor (350, 360) und das zweite Halbleitersubstrat (300) bedeckt, und
eine Verbindungsschicht (325, 326, 327, 328, 329, 330, 331), die so ausgebildet ist, daß sie die Isolierschicht durchdringt und mit jeder Elektrodenschicht (321, 322, 323) und einem Source/Drain- Bereich (315, 316) des Feldeffekttransistors verbunden ist,
aufweist.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß sie eine Oxidschicht (209), die zwi schen der Halbleiterschicht (200) und dem zweiten Halbleitersub strat (300) ausgebildet ist, aufweist.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Dicke des zweiten Halbleitersub strates (300) im Bereich von 10 bis 75 µm liegt.

10. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Ausbilden einer Halbleiterschicht (200) auf einer Hauptoberfläche eines ersten Halbleitersubstrates (100), das Sauerstoff in einer ersten Konzentration enthält;
Ausbilden eines bipolaren Transistors (250) in der Halbleiter schicht;
Ausbilden eines zweiten Halbleitersubstrates (300), das Sauerstoff in einer zweiten Konzentration, die niedriger als die erste Kon zentration ist, enthält, auf der Halbleiterschicht (200); und
Ausbilden mindestens eines Feldeffekttransistors (350, 360) in dem zweiten Halbleitersubstrat.

11. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
der Schritt des Ausbildens der Halb leiterschicht den Schritt des Ausbildens der Halbleiterschicht (200) durch epitaxiales Wachstum auf der Hauptoberfläche des ersten Halbleitersubstrates (100) umfaßt und
der Schritt des Ausbildens des zweiten Halbleitersubstrates den Schritt des Verbindens des zweiten Halbleitersubstrates (300) mit der Halbleiterschicht umfaßt.

12. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß es die Schritte des Schleifens des zweiten Halbleitersubstrates (300) und des Reduzierens seiner Dicke aufweist.

13. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß es den Schritt des Herstellens des ersten Halbleitersubstrates (100) durch ein Czochralski-Verfahren aufweist.

14. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß es den Schritt des Herstellens des zweiten Halbleitersubstrates (300) durch ein Floating-Zone-Verfah ren aufweist.

15. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der Schritt des Verbindens des zweiten Halbleitersubstrates (300) mit der Halbleiterschicht (200) das Verbinden des zweiten Halbleitersubstrates (300) mit einer auf der zweiten Halbleiterschicht (200) dazwischengesetzten Oxid schicht (209) umfaßt.

16. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der Schritt des Ausbildens des zweiten Halbleitersubstrates (300) die Schritte
mechanisches Verbinden des zweiten Halbleitersubstrates (300) mit der Halbleiterschicht (200) und
Erwärmen zur Verursachung einer Dehydrations-Kondensations-Reak tion
aufweist.