JPH0474731B2 - - Google Patents
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- JPH0474731B2 JPH0474731B2 JP58108636A JP10863683A JPH0474731B2 JP H0474731 B2 JPH0474731 B2 JP H0474731B2 JP 58108636 A JP58108636 A JP 58108636A JP 10863683 A JP10863683 A JP 10863683A JP H0474731 B2 JPH0474731 B2 JP H0474731B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
- G05F1/5735—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector with foldback current limiting
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は定電圧電源回路における電流制限保護
回路に係り、特に過大電流の制限および負荷端の
短絡を検出して通常の制限電流より1/10程度小さ
く押え、制御トランジスタを保護することができ
る電流制限保護回路に関するものである。
回路に係り、特に過大電流の制限および負荷端の
短絡を検出して通常の制限電流より1/10程度小さ
く押え、制御トランジスタを保護することができ
る電流制限保護回路に関するものである。
従来のこの種の保護回路の一例を第1図に示し
説明すると、図において、1は電源が印加される
電源入力端子、3は第1の制御用PNPトランジ
スタ(以下、第1の制御トランジスタと呼称す
る)で、そのエミツタは電源入力端子1に接続さ
れ、コレクタは定電圧出力端子19に接続され、
ベースは抵抗2を介してエミツタに接続されてい
る。6,7はベースおよびエミツタをそれぞれ共
通接続した第3,第4のPNPトランジスタで、
そのエミツタは第1の制御トランジスタ3のベー
スと抵抗2の接続点に接続され、トランジスタ6
のベースとコレクタは共通接続されてカレントミ
ラー回路を構成している。8,9はエミツタを共
通接続し、その接続点をエミツタ抵抗10を介し
て接地したNPNトランジスタで、これらは誤差
増幅回路11を構成している。そして、このトラ
ンジスタ8のコレクタはトランジスタ6のコレク
タに接続され、ベースは基準電圧源5に接続さ
れ、また、トランジスタ9のコレクタはトランジ
スタ7のコレクタに接続され、ベースは定電圧出
力端子19と接地18間に直列接続された第1の
抵抗16と第2の抵抗17の接続点である出力電
圧調整端子20に接続されている。
説明すると、図において、1は電源が印加される
電源入力端子、3は第1の制御用PNPトランジ
スタ(以下、第1の制御トランジスタと呼称す
る)で、そのエミツタは電源入力端子1に接続さ
れ、コレクタは定電圧出力端子19に接続され、
ベースは抵抗2を介してエミツタに接続されてい
る。6,7はベースおよびエミツタをそれぞれ共
通接続した第3,第4のPNPトランジスタで、
そのエミツタは第1の制御トランジスタ3のベー
スと抵抗2の接続点に接続され、トランジスタ6
のベースとコレクタは共通接続されてカレントミ
ラー回路を構成している。8,9はエミツタを共
通接続し、その接続点をエミツタ抵抗10を介し
て接地したNPNトランジスタで、これらは誤差
増幅回路11を構成している。そして、このトラ
ンジスタ8のコレクタはトランジスタ6のコレク
タに接続され、ベースは基準電圧源5に接続さ
れ、また、トランジスタ9のコレクタはトランジ
スタ7のコレクタに接続され、ベースは定電圧出
力端子19と接地18間に直列接続された第1の
抵抗16と第2の抵抗17の接続点である出力電
圧調整端子20に接続されている。
12,13はダーリントン接続された第2の制
御用NPNトランジスタ(以下、第2の制御トラ
ンジスタと呼称する)で、その共通接続されたコ
レクタは第1の制御トランジスタ3のベースに接
続され、ベースはトランジスタ7のコレクタに接
続され、エミツタは電流検出用の第3の抵抗14
を介して接地されている。15は電流制限検出用
のNPNトランジスタで、そのコレクタは第2の
制御トランジスタ12のベースに接続され、ベー
スおよびエミツタは上記電流検出用抵抗14の両
端に接続されている。21は負荷端である定電圧
出力端子19と接地間に挿入された負荷である。
御用NPNトランジスタ(以下、第2の制御トラ
ンジスタと呼称する)で、その共通接続されたコ
レクタは第1の制御トランジスタ3のベースに接
続され、ベースはトランジスタ7のコレクタに接
続され、エミツタは電流検出用の第3の抵抗14
を介して接地されている。15は電流制限検出用
のNPNトランジスタで、そのコレクタは第2の
制御トランジスタ12のベースに接続され、ベー
スおよびエミツタは上記電流検出用抵抗14の両
端に接続されている。21は負荷端である定電圧
出力端子19と接地間に挿入された負荷である。
このように構成された回路の動作は一般によく
知られているので、その詳細な説明は省略する
が、電流制限検出用のトランジスタ15のベー
ス・エミツタ間に電流検出用の抵抗14を接続す
ることにより、この抵抗14に流れる電流によつ
て発生した電圧で、電流制限検出用トランジスタ
15をオンさせ、第2の制御トランジスタ12,
13へ流れる電流を押え、ある設定値以上の電流
が流れないように電流制限保護をかけている。
知られているので、その詳細な説明は省略する
が、電流制限検出用のトランジスタ15のベー
ス・エミツタ間に電流検出用の抵抗14を接続す
ることにより、この抵抗14に流れる電流によつ
て発生した電圧で、電流制限検出用トランジスタ
15をオンさせ、第2の制御トランジスタ12,
13へ流れる電流を押え、ある設定値以上の電流
が流れないように電流制限保護をかけている。
しかしながら、このような電流制限保護回路に
おいては、電流制限は可能であるが、負荷短絡の
ような異常な状態でも、同じ電流制限レベルとな
り、第1の制御トランジスタ3のコレクタには、
その制限の設定値の電流のhFE倍の電流が流れる
ことになり、非常に大きな電力が印加され、破壊
することがあるという欠点があつた。
おいては、電流制限は可能であるが、負荷短絡の
ような異常な状態でも、同じ電流制限レベルとな
り、第1の制御トランジスタ3のコレクタには、
その制限の設定値の電流のhFE倍の電流が流れる
ことになり、非常に大きな電力が印加され、破壊
することがあるという欠点があつた。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は負荷端短絡時の電流制限を通常
の電流制限値の1/10以下の小さいレベルに下げる
ことができ、また、温度変化に対しても安定に動
作することができる電流制限保護回路を提供する
ことにある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は負荷端短絡時の電流制限を通常
の電流制限値の1/10以下の小さいレベルに下げる
ことができ、また、温度変化に対しても安定に動
作することができる電流制限保護回路を提供する
ことにある。
このような目的を達成するため、本発明は電流
制限検出トランジスタをPNP型として、そのベ
ースを出力電圧調整端子に接続し、コレクタを誤
差増幅回路のトランジスタのエミツタ抵抗に接続
し、エミツタを、電流検出用抵抗とこの抵抗に直
列接続されたダイオードからなる電流検出回路,
あるいは電流検出用抵抗とこの抵抗に直列接続さ
れたダイオードと抵抗との並列接続された電流検
出回路に接続するようにしたものである。
制限検出トランジスタをPNP型として、そのベ
ースを出力電圧調整端子に接続し、コレクタを誤
差増幅回路のトランジスタのエミツタ抵抗に接続
し、エミツタを、電流検出用抵抗とこの抵抗に直
列接続されたダイオードからなる電流検出回路,
あるいは電流検出用抵抗とこの抵抗に直列接続さ
れたダイオードと抵抗との並列接続された電流検
出回路に接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第2図は本発明による電流制限保護回路の一実
施例を示す回路図である。
施例を示す回路図である。
この第2図において第1図と同一符号のものは
相当部分を示し、22は電流制限検出用のPNP
トランジスタ、23は第2の制御トランジスタ1
3のエミツタに接続された電流検出用の第3抵
抗、24はこの電流検出抵抗23と接地間に順方
向に接続された第1のダイオード、25はこのダ
イオード24に並列接続された第4の抵抗で、こ
の抵抗25と上記電流検出抵抗23およびダイオ
ード24によつて電流検出回路26を構成してい
る。そして、電流制限検出用のPNPトランジス
タ22のベースは出力電圧調整端子20に接続さ
れ、コレクタは誤差増幅回路11を形成するトラ
ンジスタ8,9のエミツタ抵抗10に接続され、
エミツタは電流検出回路26に接続された第2の
制御トランジスタ13のエミツタに接続されてい
る。ここで、この抵抗25は温度変化対策用に設
けたものである。
相当部分を示し、22は電流制限検出用のPNP
トランジスタ、23は第2の制御トランジスタ1
3のエミツタに接続された電流検出用の第3抵
抗、24はこの電流検出抵抗23と接地間に順方
向に接続された第1のダイオード、25はこのダ
イオード24に並列接続された第4の抵抗で、こ
の抵抗25と上記電流検出抵抗23およびダイオ
ード24によつて電流検出回路26を構成してい
る。そして、電流制限検出用のPNPトランジス
タ22のベースは出力電圧調整端子20に接続さ
れ、コレクタは誤差増幅回路11を形成するトラ
ンジスタ8,9のエミツタ抵抗10に接続され、
エミツタは電流検出回路26に接続された第2の
制御トランジスタ13のエミツタに接続されてい
る。ここで、この抵抗25は温度変化対策用に設
けたものである。
つぎにこの第2図に示す実施例の動作を説明す
る。
る。
いま、基準電圧源5の電圧Vrを1.2V,第2の
制御トランジスタ13の電流制限値ILnaxを
100mA,電流検出回路26のダイオード24の
順方向電圧VFを0.8Vとすると、電流検出抵抗2
3の値は電流制限検出トランジスタ22がオンす
るだけの電流がエミツタに発生すればよいので、
誤差増幅回路11を形成するトランジスタ8,9
のベース・エミツタ電圧が等しいとし、電流制限
検出用PNPトランジスタ22のオンすべきベー
ス・エミツタ電圧VBEを0.5Vとすると、電流検出
抵抗23の値は、 (Vr−VBE)−Vr/ILnax =(1.2v+0.5v)−0.8v/100mA=9〓 となる。
制御トランジスタ13の電流制限値ILnaxを
100mA,電流検出回路26のダイオード24の
順方向電圧VFを0.8Vとすると、電流検出抵抗2
3の値は電流制限検出トランジスタ22がオンす
るだけの電流がエミツタに発生すればよいので、
誤差増幅回路11を形成するトランジスタ8,9
のベース・エミツタ電圧が等しいとし、電流制限
検出用PNPトランジスタ22のオンすべきベー
ス・エミツタ電圧VBEを0.5Vとすると、電流検出
抵抗23の値は、 (Vr−VBE)−Vr/ILnax =(1.2v+0.5v)−0.8v/100mA=9〓 となる。
この電流検出抵抗23の9〓により、過大電流
が防止され、100mAで電流制限検出トランジス
タ22がオンし、そのコレクタ電流が誤差増幅回
路11を形成するトランジスタ8,9のエミツタ
抵抗10に流れ、この誤差増幅用トランジスタ
8,9のエミツタ電位を持ち上げ同トランジスタ
のコレクタ電流を絞り、第2の制御トランジスタ
12,13へ流れる電流を押え同トランジスタ1
3に流れる電流を100mAに保持する。
が防止され、100mAで電流制限検出トランジス
タ22がオンし、そのコレクタ電流が誤差増幅回
路11を形成するトランジスタ8,9のエミツタ
抵抗10に流れ、この誤差増幅用トランジスタ
8,9のエミツタ電位を持ち上げ同トランジスタ
のコレクタ電流を絞り、第2の制御トランジスタ
12,13へ流れる電流を押え同トランジスタ1
3に流れる電流を100mAに保持する。
また、負荷端(出力端子19と接地18間)が
短絡された場合には、出力電圧調整端子20がほ
ぼ接地電位(アース電位)に下がるので、電流制
限検出トランジスタ22のベース電位も下がるこ
とになり、同トランジスタ22はオン状態に移行
し、そのコレクタ電流が誤差増幅回路11を形成
するトランジスタ8,9のエミツタ抵抗10に流
れ、誤差増幅回路11を形成するトランジスタ
8,9のエミツタ電位と上げ、同トランジスタの
コレクタ電流を絞つていく。このとき、電流制限
検出トランジスタ22のコレクタ・エミツタ間電
圧VCEが動作に必要な電圧として、VCE=0.15Vと
し、トランジスタ8のベース・エミツタ間電圧
VBE(8)を電流が絞られたときVBE(8)=0.6Vとし、ダ
イオード24のそのときの順方向電圧VFを0.7V
とすると、負荷端短絡時の制限電流は、 Vr−VBE(8)+VCE−VF/9〓=5.6mA と通常の制限レベルの1/20程度と非常に小さく押
えることができる。
短絡された場合には、出力電圧調整端子20がほ
ぼ接地電位(アース電位)に下がるので、電流制
限検出トランジスタ22のベース電位も下がるこ
とになり、同トランジスタ22はオン状態に移行
し、そのコレクタ電流が誤差増幅回路11を形成
するトランジスタ8,9のエミツタ抵抗10に流
れ、誤差増幅回路11を形成するトランジスタ
8,9のエミツタ電位と上げ、同トランジスタの
コレクタ電流を絞つていく。このとき、電流制限
検出トランジスタ22のコレクタ・エミツタ間電
圧VCEが動作に必要な電圧として、VCE=0.15Vと
し、トランジスタ8のベース・エミツタ間電圧
VBE(8)を電流が絞られたときVBE(8)=0.6Vとし、ダ
イオード24のそのときの順方向電圧VFを0.7V
とすると、負荷端短絡時の制限電流は、 Vr−VBE(8)+VCE−VF/9〓=5.6mA と通常の制限レベルの1/20程度と非常に小さく押
えることができる。
このように、電流検出回路に抵抗だけでなく、
ダイオード24も用いることにより、電流変化に
対して、ダイオード24の順方向電圧VFはあま
り変化しないことが利用できるため、通常の制限
レベル100mAに対して、負荷端短絡時には
5.6mAと約1/20近くの小さいレベルに下げられる
利点がある。
ダイオード24も用いることにより、電流変化に
対して、ダイオード24の順方向電圧VFはあま
り変化しないことが利用できるため、通常の制限
レベル100mAに対して、負荷端短絡時には
5.6mAと約1/20近くの小さいレベルに下げられる
利点がある。
さらに、電流検出用ダイオード24に接続して
いる抵抗25は温度変化対策用で、例えば、低温
になつてダイオード24の順方向電圧VFが大き
く、例えば、Ta=−50℃に下がると、この順方
向電圧VFは1℃当り約2mV大きくなるので、常
温(+25℃)に比して約150mVも大きく順方向
電圧VFはなる。
いる抵抗25は温度変化対策用で、例えば、低温
になつてダイオード24の順方向電圧VFが大き
く、例えば、Ta=−50℃に下がると、この順方
向電圧VFは1℃当り約2mV大きくなるので、常
温(+25℃)に比して約150mVも大きく順方向
電圧VFはなる。
そのため、基準電圧源5の電圧Vrが変化なく
1.2Vとすると、このときの負荷端短絡時の電流
制限レベルは、 Vr−VBE(8)+VCE−VF/9〓 で、平衡するレベルの非常に小さい電流値100〓
A以下となつてしまい、負荷端短絡がはずれた
後、元の状態に復帰しないおそれがあるが、ダイ
オード24に並列に抵抗25を接続することによ
り、温度変化などに関係なく、VF/抵抗25に
よるブリーダ電流、例えば、700mV/200〓なら
3.5mA,500mV/200〓なら2.5mA,850mV/
200〓なら4.25mAと必ず流れることになり、ダイ
オード24に流れる電流は大きく変化しても抵抗
25に流れるブリーダ電流はあまり変化しないの
で、負荷端短絡がはずれた後、元の状態に必ず復
帰することになる。
1.2Vとすると、このときの負荷端短絡時の電流
制限レベルは、 Vr−VBE(8)+VCE−VF/9〓 で、平衡するレベルの非常に小さい電流値100〓
A以下となつてしまい、負荷端短絡がはずれた
後、元の状態に復帰しないおそれがあるが、ダイ
オード24に並列に抵抗25を接続することによ
り、温度変化などに関係なく、VF/抵抗25に
よるブリーダ電流、例えば、700mV/200〓なら
3.5mA,500mV/200〓なら2.5mA,850mV/
200〓なら4.25mAと必ず流れることになり、ダイ
オード24に流れる電流は大きく変化しても抵抗
25に流れるブリーダ電流はあまり変化しないの
で、負荷端短絡がはずれた後、元の状態に必ず復
帰することになる。
また、電流制限検出トランジスタ22のエミツタ
を第2の制御トランジスタ13のベースへ接続す
ることにより、さらに、電流制限レベルを下げる
こともできる。
を第2の制御トランジスタ13のベースへ接続す
ることにより、さらに、電流制限レベルを下げる
こともできる。
また、上記実施例においては、電流制限検出ト
ランンジスタ22のコレクタを誤差増幅回路11
を形成するトランジスタ8,9のエミツタに接続
したが、これをエミツタ抵抗10を分割して、そ
の分割点へ接続しても同様の利点が得られる。
ランンジスタ22のコレクタを誤差増幅回路11
を形成するトランジスタ8,9のエミツタに接続
したが、これをエミツタ抵抗10を分割して、そ
の分割点へ接続しても同様の利点が得られる。
以上説明したように、本発明によれば、電流制
限検出トランジスタのベースを出力電圧調整端子
に、コレクタを誤差増幅のトランジスタのエミツ
タに、エミツタを電流検出用抵抗とダイオードの
直列接続された電流検出回路,あるいはそのダイ
オードにさらに抵抗の並列接続された電流検出回
路にそれぞれ接続することで、負荷端短絡時の電
流制限を通常の電流制限値の10分の1以下の小さ
いレベルに下げられ、また、温度変化に対しても
安定に動作することができるで、実用上の効果は
極めて大である。また、負荷端短絡時も検出する
ことができ、通常の電流制限機能と負荷端短絡対
策機能を兼ね備えているという点において極めて
有効である。
限検出トランジスタのベースを出力電圧調整端子
に、コレクタを誤差増幅のトランジスタのエミツ
タに、エミツタを電流検出用抵抗とダイオードの
直列接続された電流検出回路,あるいはそのダイ
オードにさらに抵抗の並列接続された電流検出回
路にそれぞれ接続することで、負荷端短絡時の電
流制限を通常の電流制限値の10分の1以下の小さ
いレベルに下げられ、また、温度変化に対しても
安定に動作することができるで、実用上の効果は
極めて大である。また、負荷端短絡時も検出する
ことができ、通常の電流制限機能と負荷端短絡対
策機能を兼ね備えているという点において極めて
有効である。
第1図は従来の電流制限保護回路の一例を示す
回路図、第2図は本発明による電流制限保護回路
の一実施例を示す回路図である。 1……電源入力端子、3……第1の制御用
PNPトランジスタ、5……基準電圧源、6……
第3のトランジスタ、7……第4のトランジス
タ、8,9……誤差増幅用トランジスタ、10…
…エミツタ抵抗、11……誤差増幅回路、12,
13……第2の制御用NPNトランジスタ、16
……第1の抵抗、17……第2の抵抗、18……
接地、19……定電圧出力端子、20……出力電
圧調整端子、21……負荷、22……電流制限検
出用PNPトランジスタ、23……第3の抵抗、
24……第1のダイオード、25……第4の抵
抗、26……電流検出回路。
回路図、第2図は本発明による電流制限保護回路
の一実施例を示す回路図である。 1……電源入力端子、3……第1の制御用
PNPトランジスタ、5……基準電圧源、6……
第3のトランジスタ、7……第4のトランジス
タ、8,9……誤差増幅用トランジスタ、10…
…エミツタ抵抗、11……誤差増幅回路、12,
13……第2の制御用NPNトランジスタ、16
……第1の抵抗、17……第2の抵抗、18……
接地、19……定電圧出力端子、20……出力電
圧調整端子、21……負荷、22……電流制限検
出用PNPトランジスタ、23……第3の抵抗、
24……第1のダイオード、25……第4の抵
抗、26……電流検出回路。
Claims (1)
- 【特許請求の範囲】 1 電源入力端子と定電圧出力端子との間にエミ
ツタ・コレクタを直列に接続した第1の制御トラ
ンジスタと、第3のトランジスタのベースとコレ
クタを第4のトランジスタのベースに接続したカ
レントミラー回路と、一方の入力を基準電圧源
に、他方の入力を定電圧出力端子と接地間に直列
接続された第1の抵抗と第2の抵抗の接続点であ
る出力電圧調整端子にそれぞれ接続された差動増
幅器と,その差動増幅器にバイアス電流を供給す
るための抵抗とで構成される誤差増幅器を有し、
この誤差増幅器の出力となる前記力レントミラー
回路の出力端子より次段の増幅器として用いる第
2の制御トランジスタのベース端子に電流を駆動
し、この第2の制御トランジスタのコレクタ端子
を前記第1の制御トランジスタのベース端子に接
続して、そのベース端子を制御することにより電
源入力端子へ加えられる入力電圧を一定に保持し
て定電圧出力端子へ出力するようにした定電圧電
源回路において、エミツタを前記第2の制御トラ
ンジスタのエミツタ端子に,ベースを前記出力電
圧調整端子に,コレクタを前記差動増幅器のバイ
アス用抵抗の電流吸引側にそれぞれ接続した電流
制限検出トランジスタと、前記第2の制御トラン
ジスタのエミツタが、第3の抵抗と第1のダイオ
ードとを直列接続した直列体を介して接地された
電流検出回路を備えたことを特徴とする電流制限
保護回路。 2 電流検出回路は、第1のダイオードに第4の
抵抗を並列接続して成ることを特徴とする特許請
求の範囲第1項記載の電流制限保護回路。
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JP58108636A JPS60521A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
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