JP2002222873A - 改良たて型ｍｏｓｆｅｔ - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H01L21/2251—Diffusion into or out of group IV semiconductors
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- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
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- H01L21/263—Bombardment with radiation with high-energy radiation
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Abstract
(57)【要約】
【課題】 たて型ＭＯＳＦＥＴ構造を製造するための改
良された方法を提供する。 【解決手段】 シリコン基板上のトレンチ上部酸化物２
４の上面にまで平坦化された付着ゲート導体層２２を有
するたて型ＭＯＳＦＥＴ ＤＲＡＭセル構造を与える工
程と、シリコン基板の上面下のゲート導体層内にリセス
３９を形成する工程と、リセスを通してＮ型ドーパント
を斜めに打ち込み、アレイＰウェル３２内にドーピング
・ポケット４６を形成する工程と、酸化物層をリセスへ
付着し、酸化物層をエッチングしてリセスのサイドウォ
ール上にスペーサ４４を形成する工程と、ゲート導体物
質をリセスへ付着し、ゲート導体物質をトレンチ上部酸
化物の上面にまで平坦化する工程とを含む半導体メモリ
・セル・アレイ構造を形成する方法。
良された方法を提供する。 【解決手段】 シリコン基板上のトレンチ上部酸化物２
４の上面にまで平坦化された付着ゲート導体層２２を有
するたて型ＭＯＳＦＥＴ ＤＲＡＭセル構造を与える工
程と、シリコン基板の上面下のゲート導体層内にリセス
３９を形成する工程と、リセスを通してＮ型ドーパント
を斜めに打ち込み、アレイＰウェル３２内にドーピング
・ポケット４６を形成する工程と、酸化物層をリセスへ
付着し、酸化物層をエッチングしてリセスのサイドウォ
ール上にスペーサ４４を形成する工程と、ゲート導体物
質をリセスへ付着し、ゲート導体物質をトレンチ上部酸
化物の上面にまで平坦化する工程とを含む半導体メモリ
・セル・アレイ構造を形成する方法。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、改良たて型ＭＯＳ
ＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ）の製造に関する。
ＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ）の製造に関する。
【０００２】ＭＯＳＦＥＴは、ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）の形成に用いられる。
ＤＲＡＭ回路は、一般的に、ワード線およびビット線と
してそれぞれ知られる行および列によって相互接続され
たメモリ・セルのアレイを含んでいる。メモリ・セルか
らのデータの読み取り、あるいはメモリ・セルへのデー
タの書き込みは、選択されたワード線およびビット線を
アクティベートすることによって達成される。典型的
に、ＤＲＡＭメモリ・セルは、コンデンサに接続された
ＭＯＳＦＥＴを有する。コンデンサは、ゲートと、トラ
ンジスタの作用に基づいてドレインあるいはソース領域
と称される拡散領域とを含む。
・アクセス・メモリ（ＤＲＡＭ）の形成に用いられる。
ＤＲＡＭ回路は、一般的に、ワード線およびビット線と
してそれぞれ知られる行および列によって相互接続され
たメモリ・セルのアレイを含んでいる。メモリ・セルか
らのデータの読み取り、あるいはメモリ・セルへのデー
タの書き込みは、選択されたワード線およびビット線を
アクティベートすることによって達成される。典型的
に、ＤＲＡＭメモリ・セルは、コンデンサに接続された
ＭＯＳＦＥＴを有する。コンデンサは、ゲートと、トラ
ンジスタの作用に基づいてドレインあるいはソース領域
と称される拡散領域とを含む。
【０００３】種々のタイプのＭＯＳＦＥＴが存在する。
プレーナＭＯＳＦＥＴは、トランジスタのチャネル領域
の表面が、基板の主表面にほぼ平行なトランジスタであ
る。たて型ＭＯＳＦＥＴは、トランジスタのチャネル領
域の表面が、基板の主表面とほぼ垂直なトランジスタで
ある。トレンチＭＯＳＦＥＴは、トランジスタのチャネ
ル領域の表面が基板の主表面と平行でなく、チャネル領
域が基板内部に存在するトランジスタである。トレンチ
ＭＯＳＦＥＴについては、チャネル領域の表面が、主表
面にほぼ垂直であるが、これは必須ではない。
プレーナＭＯＳＦＥＴは、トランジスタのチャネル領域
の表面が、基板の主表面にほぼ平行なトランジスタであ
る。たて型ＭＯＳＦＥＴは、トランジスタのチャネル領
域の表面が、基板の主表面とほぼ垂直なトランジスタで
ある。トレンチＭＯＳＦＥＴは、トランジスタのチャネ
ル領域の表面が基板の主表面と平行でなく、チャネル領
域が基板内部に存在するトランジスタである。トレンチ
ＭＯＳＦＥＴについては、チャネル領域の表面が、主表
面にほぼ垂直であるが、これは必須ではない。
【０００４】特に、トレンチ・コンデンサはＤＲＡＭセ
ルで頻繁に用いられる。トレンチ・コンデンサは、シリ
コン基板内に形成された３次元構造である。これは、一
般に様々な寸法のトレンチをシリコン基板内にエッチン
グすることによって形成される。トレンチは、一般的に
コンデンサ（ストレージ・ノード）の一方の電極である
Ｎ+ ドープト・ポリシリコンを有する。コンデンサの他
方の電極は、ドーパント源からトレンチの下側部分を取
り囲む基板の一部へＮ+ ドーパントを外方拡散させるこ
とによって一般的に形成される。これら２つの電極の間
には、誘電体層が配置され、それによってコンデンサを
形成する。
ルで頻繁に用いられる。トレンチ・コンデンサは、シリ
コン基板内に形成された３次元構造である。これは、一
般に様々な寸法のトレンチをシリコン基板内にエッチン
グすることによって形成される。トレンチは、一般的に
コンデンサ（ストレージ・ノード）の一方の電極である
Ｎ+ ドープト・ポリシリコンを有する。コンデンサの他
方の電極は、ドーパント源からトレンチの下側部分を取
り囲む基板の一部へＮ+ ドーパントを外方拡散させるこ
とによって一般的に形成される。これら２つの電極の間
には、誘電体層が配置され、それによってコンデンサを
形成する。
【０００５】キャリアが隣接するデバイス例えばコンデ
ンサ間の基板を通って移動するのを防止するために、デ
バイス分離領域が隣接する半導体デバイス間に形成され
る。一般的に、デバイス分離領域は、半導体基板の表面
の下に広がる厚いフィールド酸化物領域の形を取る。フ
ィールド酸化物領域を形成するための最も一般的な初期
の手法は、選択酸化法（“ＬＯＣＯＳ”）である。ＬＯ
ＣＯＳフィールド酸化領域は、最初に、基板表面上に窒
化シリコン（“窒化物”）の層を付着し、次に、窒化シ
リコン層の一部を選択的にエッチングしてフィールド酸
化領域が形成される基板を露出させるマスクを形成する
ことによって形成される。マスクした基板を酸化雰囲気
に置き、厚い酸化シリコン層をマスクによって露出され
た領域に成長させ、基板の表面の上下に広がる酸化物層
を形成する。ＬＯＣＯＳフィールド酸化に対する代替
は、浅いトレンチ分離（“ＳＴＩ”）の使用である。Ｓ
ＴＩにおいて、明確に輪郭を定められたトレンチを、例
えば異方性エッチングによって半導体基板に形成する。
トレンチを基板の表面まで酸化物によって充てんしてデ
バイス分離領域を与える。ＳＴＩによって形成されたト
レンチ分離領域は、デバイスの横方向の全長に渡るデバ
イス分離を提供し、より平坦な構造を提供するという利
点を有する。改良された分離を用いることにより、サイ
ズの継続した縮少が可能となる。
ンサ間の基板を通って移動するのを防止するために、デ
バイス分離領域が隣接する半導体デバイス間に形成され
る。一般的に、デバイス分離領域は、半導体基板の表面
の下に広がる厚いフィールド酸化物領域の形を取る。フ
ィールド酸化物領域を形成するための最も一般的な初期
の手法は、選択酸化法（“ＬＯＣＯＳ”）である。ＬＯ
ＣＯＳフィールド酸化領域は、最初に、基板表面上に窒
化シリコン（“窒化物”）の層を付着し、次に、窒化シ
リコン層の一部を選択的にエッチングしてフィールド酸
化領域が形成される基板を露出させるマスクを形成する
ことによって形成される。マスクした基板を酸化雰囲気
に置き、厚い酸化シリコン層をマスクによって露出され
た領域に成長させ、基板の表面の上下に広がる酸化物層
を形成する。ＬＯＣＯＳフィールド酸化に対する代替
は、浅いトレンチ分離（“ＳＴＩ”）の使用である。Ｓ
ＴＩにおいて、明確に輪郭を定められたトレンチを、例
えば異方性エッチングによって半導体基板に形成する。
トレンチを基板の表面まで酸化物によって充てんしてデ
バイス分離領域を与える。ＳＴＩによって形成されたト
レンチ分離領域は、デバイスの横方向の全長に渡るデバ
イス分離を提供し、より平坦な構造を提供するという利
点を有する。改良された分離を用いることにより、サイ
ズの継続した縮少が可能となる。
【０００６】
【発明が解決しようとする課題】１Ｇバイトおよびそれ
以上を得るためのＤＲＡＭ技術は、たて型ＭＯＳＦＥＴ
の使用によりプレーナＭＯＳＦＥＴ ＤＲＡＭアクセス
・トランジスタのスケーラビリティ限界を克服すること
を必要とする。一方、たて型ＭＯＳＦＥＴは、有効なサ
イズ縮少のために必要なビット密度を可能にするが、た
て型ＭＯＳＦＥＴの使用は性能と歩留り減少とのトレー
ドオフをもたらす。
以上を得るためのＤＲＡＭ技術は、たて型ＭＯＳＦＥＴ
の使用によりプレーナＭＯＳＦＥＴ ＤＲＡＭアクセス
・トランジスタのスケーラビリティ限界を克服すること
を必要とする。一方、たて型ＭＯＳＦＥＴは、有効なサ
イズ縮少のために必要なビット密度を可能にするが、た
て型ＭＯＳＦＥＴの使用は性能と歩留り減少とのトレー
ドオフをもたらす。
【０００７】例えば、ゲート導体・ビット線拡散領域の
オーバーラップ領域が増大する結果、全ビット線容量
は、従来のプレーナＭＯＳＦＥＴ構造の場合よりもたて
型ＭＯＳＦＥＴの場合の方が大きくなる。このような従
来技術構造が、たて型ＭＯＳＦＥＴの断面図である図１
に示されている。この構造では、垂直のゲート導体１４
がビット線拡散領域２０の全体の深さとオーバーラップ
する。この問題を解決しようと試みる従来技術は、ビッ
ト線拡散領域の深さを最小にすることを一般的に要求す
る。しかしながら、ビット線拡散領域の深さの最小化
は、集積要件が比較的高いヒート・バジット（ｈｅａｔ
ｂｕｄｇｅｔ）を指示する（すなわち、ビット線拡散
領域（ＸＡ）がプロセスにおいて比較的初期に実現され
る必要がある）という事実によって複雑になる。
オーバーラップ領域が増大する結果、全ビット線容量
は、従来のプレーナＭＯＳＦＥＴ構造の場合よりもたて
型ＭＯＳＦＥＴの場合の方が大きくなる。このような従
来技術構造が、たて型ＭＯＳＦＥＴの断面図である図１
に示されている。この構造では、垂直のゲート導体１４
がビット線拡散領域２０の全体の深さとオーバーラップ
する。この問題を解決しようと試みる従来技術は、ビッ
ト線拡散領域の深さを最小にすることを一般的に要求す
る。しかしながら、ビット線拡散領域の深さの最小化
は、集積要件が比較的高いヒート・バジット（ｈｅａｔ
ｂｕｄｇｅｔ）を指示する（すなわち、ビット線拡散
領域（ＸＡ）がプロセスにおいて比較的初期に実現され
る必要がある）という事実によって複雑になる。
【０００８】たて型ＭＯＳＦＥＴが直面する他の問題
は、拡散スタッド（ＣＢ）からゲート導体（ＤＴ）への
短絡の発生である。これらの短絡回路は、図２に示され
るように、ワード線（ＷＬ）１６の端部と深いトレンチ
１５の端部との間のミスアライメントに起因する。
は、拡散スタッド（ＣＢ）からゲート導体（ＤＴ）への
短絡の発生である。これらの短絡回路は、図２に示され
るように、ワード線（ＷＬ）１６の端部と深いトレンチ
１５の端部との間のミスアライメントに起因する。
【０００９】たて型ＭＯＳＦＥＴに関するさらに他の深
刻な問題は、寄生裏面導通である。この問題は、深いト
レンチのサイドウォール間の距離が１００ｎｍ未満に設
計されるときに発生する。この接近において、隣接する
ワード線は、たて型ＭＯＳＦＥＴの本体内のシリコンの
電位に大きな影響を与える。この影響は、図３に示され
るように、ストレージ・ノード２２とビット線拡散領域
２０との間のリーク導通の恐れを増大させる。隣接する
ワード線がハイ（ｈｉｇｈ）のとき、たて型ＭＯＳＦＥ
Ｔの裏面上に弱反転された導通路を形成することが起こ
り得る。
刻な問題は、寄生裏面導通である。この問題は、深いト
レンチのサイドウォール間の距離が１００ｎｍ未満に設
計されるときに発生する。この接近において、隣接する
ワード線は、たて型ＭＯＳＦＥＴの本体内のシリコンの
電位に大きな影響を与える。この影響は、図３に示され
るように、ストレージ・ノード２２とビット線拡散領域
２０との間のリーク導通の恐れを増大させる。隣接する
ワード線がハイ（ｈｉｇｈ）のとき、たて型ＭＯＳＦＥ
Ｔの裏面上に弱反転された導通路を形成することが起こ
り得る。
【００１０】性能と歩留りとの不利な衝突が最小化され
た、スケーラブルたて型ＭＯＳＦＥＴ構造を製造する方
法が必要とされる。
た、スケーラブルたて型ＭＯＳＦＥＴ構造を製造する方
法が必要とされる。
【００１１】
【課題を解決するための手段】本発明によれば、ゲート
・上部拡散領域のオーバーラップ容量の減少（ビット線
容量の減少），ビット線拡散領域の縮小，拡散領域・ゲ
ートの短絡の発生の減少（ＣＢ−ＤＴ短絡の発生の減
少），および裏面寄生導通に対する免疫性の向上を特徴
とするたて型ＭＯＳＦＥＴ構造を製造する改良された方
法が開発された。
・上部拡散領域のオーバーラップ容量の減少（ビット線
容量の減少），ビット線拡散領域の縮小，拡散領域・ゲ
ートの短絡の発生の減少（ＣＢ−ＤＴ短絡の発生の減
少），および裏面寄生導通に対する免疫性の向上を特徴
とするたて型ＭＯＳＦＥＴ構造を製造する改良された方
法が開発された。
【００１２】改良たて型ＭＯＳＦＥＴ構造は、最初にＤ
ＲＡＭアレイのゲート導体ポリシリコンを、シリコン基
板の上面下にリセスするプロセスによって達成される。
このリセス処理は、様々な従来のエッチング手法、例え
ばウェット・エッチング，ケミカル・ドライ・エッチン
グ（ＣＤＥ），プラズマ・エッチング等のうちの１つを
用いて実行可能である。次に、露出したゲート誘電体を
通して、たて型ＭＯＳＦＥＴのゲート表面を含む深いト
レンチのサイドウォールへＮ型ドーパントの斜め打込み
を行う。この打込みは、アレイＰウェル内にＮ型ドーピ
ング・ポケットを形成する。次の処理工程において、こ
のＮ型ドーピング・ポケットは、ビット線コンタクト・
スタッドからの外方拡散と結合して、ビット線とたて型
ＭＯＳＦＥＴの上部ソース／ドレイン拡散領域との間に
電気的接続を与える。このＮ型ドーピング・ポケット
は、ゲート導体の端部と自己整合するということを留意
すべきである。この自己整合の結果、ゲート・拡散領域
のオーバーラップ容量の変動は、本質的に存在しないこ
とになる。Ｎ型ドーパントの斜め打込みに続いて、酸化
物を任意に成長させて表面準位濃度を減少させることが
できる。次に、化学的蒸着（ＣＶＤ）酸化物を付着し、
反応性イオン・エッチング（ＲＩＥ）し、深いトレンチ
上の開口のサイドウォール上にスペーサを形成すること
ができる。
ＲＡＭアレイのゲート導体ポリシリコンを、シリコン基
板の上面下にリセスするプロセスによって達成される。
このリセス処理は、様々な従来のエッチング手法、例え
ばウェット・エッチング，ケミカル・ドライ・エッチン
グ（ＣＤＥ），プラズマ・エッチング等のうちの１つを
用いて実行可能である。次に、露出したゲート誘電体を
通して、たて型ＭＯＳＦＥＴのゲート表面を含む深いト
レンチのサイドウォールへＮ型ドーパントの斜め打込み
を行う。この打込みは、アレイＰウェル内にＮ型ドーピ
ング・ポケットを形成する。次の処理工程において、こ
のＮ型ドーピング・ポケットは、ビット線コンタクト・
スタッドからの外方拡散と結合して、ビット線とたて型
ＭＯＳＦＥＴの上部ソース／ドレイン拡散領域との間に
電気的接続を与える。このＮ型ドーピング・ポケット
は、ゲート導体の端部と自己整合するということを留意
すべきである。この自己整合の結果、ゲート・拡散領域
のオーバーラップ容量の変動は、本質的に存在しないこ
とになる。Ｎ型ドーパントの斜め打込みに続いて、酸化
物を任意に成長させて表面準位濃度を減少させることが
できる。次に、化学的蒸着（ＣＶＤ）酸化物を付着し、
反応性イオン・エッチング（ＲＩＥ）し、深いトレンチ
上の開口のサイドウォール上にスペーサを形成すること
ができる。
【００１３】Ｎ+ ドープト・ポリシリコンの追加層を付
着し、高密度プラズマ（ＨＤＰ）酸化物の上面にまで平
坦化する。ワード線，ビット線スタッド（ＣＢ），レベ
ル間誘電体および追加配線層の形成を含む標準処理工程
が続く。
着し、高密度プラズマ（ＨＤＰ）酸化物の上面にまで平
坦化する。ワード線，ビット線スタッド（ＣＢ），レベ
ル間誘電体および追加配線層の形成を含む標準処理工程
が続く。
【００１４】本発明の他の実施の形態において、上述し
たのと同じ方法で、最初にシリコン基板の上面下にアレ
イ・ゲート導体ポリシリコンをリセスする。次に、ヒ素
−ケイ酸塩（ａｒｓｅｎｉｃ−ｓｉｌｉｃａｔｅ）ガラ
ス（ＡＳＧ）あるいは他の適切なＮ型ドープト・ガラス
を付着し、反応性イオン・エッチングして深いトレンチ
上の開口のサイドウォール上にドープト・ガラス・スペ
ーサを形成する。後続の高温処理工程（例えば接合アニ
ール工程）は、Ｎ型ドープト・ガラスからのドーパント
を、たて型ＭＯＳＦＥＴのゲート表面を含む深いトレン
チのサイドウォールのシリコンへ外方拡散させ、アレイ
Ｐウェル内にＮ型ビット線拡散領域ポケットを形成す
る。
たのと同じ方法で、最初にシリコン基板の上面下にアレ
イ・ゲート導体ポリシリコンをリセスする。次に、ヒ素
−ケイ酸塩（ａｒｓｅｎｉｃ−ｓｉｌｉｃａｔｅ）ガラ
ス（ＡＳＧ）あるいは他の適切なＮ型ドープト・ガラス
を付着し、反応性イオン・エッチングして深いトレンチ
上の開口のサイドウォール上にドープト・ガラス・スペ
ーサを形成する。後続の高温処理工程（例えば接合アニ
ール工程）は、Ｎ型ドープト・ガラスからのドーパント
を、たて型ＭＯＳＦＥＴのゲート表面を含む深いトレン
チのサイドウォールのシリコンへ外方拡散させ、アレイ
Ｐウェル内にＮ型ビット線拡散領域ポケットを形成す
る。
【００１５】先の実施の形態に関して上述したように、
次に、Ｎ+ ドープト・ポリシリコンの追加層を付着し、
ＨＤＰ酸化物の上面にまで平坦化する。ワード線，ビッ
ト線スタッド，レベル間誘電体および追加配線層の形成
を含む標準かつ一般的な処理が続く。
次に、Ｎ+ ドープト・ポリシリコンの追加層を付着し、
ＨＤＰ酸化物の上面にまで平坦化する。ワード線，ビッ
ト線スタッド，レベル間誘電体および追加配線層の形成
を含む標準かつ一般的な処理が続く。
【００１６】得られた改良たて型ＭＯＳＦＥＴ構造は、
拡散スタッドとゲート導体との間の短絡の発生を減少さ
せる。というのは、この構造は、ビット線拡散領域とゲ
ート導体との間の追加スペーサ（ワード線スペーサに加
えて）を含むからである。この改良たて型ＭＯＳＦＥＴ
構造の他の利点は、ビット線拡散領域がＭＯＳＦＥＴの
ゲート表面と重なるが、ＭＯＳＦＥＴの裏側表面とは重
ならないような非対称ビット線拡散領域の形成である。
ビット線拡散領域における非対称性は、ＭＯＳＦＥＴの
裏面上の寄生導通路内に増大した電位バリアを与える。
さらに、拡散領域の長さは従来技術の構造と比較して縮
小されるので、ドレイン誘導バリア低下（ＤＩＢＬ）も
また縮小される。縮小したＤＩＢＬは、（ＤＴストレー
ジ・ノード・ポリシリコン・リセスの変動から生じる）
たて型ＭＯＳＦＥＴのチャネル長の変動に対するデバイ
ス電気的特性の感度の減少をもたらす。
拡散スタッドとゲート導体との間の短絡の発生を減少さ
せる。というのは、この構造は、ビット線拡散領域とゲ
ート導体との間の追加スペーサ（ワード線スペーサに加
えて）を含むからである。この改良たて型ＭＯＳＦＥＴ
構造の他の利点は、ビット線拡散領域がＭＯＳＦＥＴの
ゲート表面と重なるが、ＭＯＳＦＥＴの裏側表面とは重
ならないような非対称ビット線拡散領域の形成である。
ビット線拡散領域における非対称性は、ＭＯＳＦＥＴの
裏面上の寄生導通路内に増大した電位バリアを与える。
さらに、拡散領域の長さは従来技術の構造と比較して縮
小されるので、ドレイン誘導バリア低下（ＤＩＢＬ）も
また縮小される。縮小したＤＩＢＬは、（ＤＴストレー
ジ・ノード・ポリシリコン・リセスの変動から生じる）
たて型ＭＯＳＦＥＴのチャネル長の変動に対するデバイ
ス電気的特性の感度の減少をもたらす。
【００１７】上述した双方の実施の形態において述べた
ように、改良たて型ＭＯＳＦＥＴ構造を形成する全処理
工程の際に、チップの周辺サポート領域はＨＤＰ酸化物
の上部層によって継続的に保護され、したがって、処理
の間に必要とされる追加のマスク手法は必要とされない
ということも留意すべきである。
ように、改良たて型ＭＯＳＦＥＴ構造を形成する全処理
工程の際に、チップの周辺サポート領域はＨＤＰ酸化物
の上部層によって継続的に保護され、したがって、処理
の間に必要とされる追加のマスク手法は必要とされない
ということも留意すべきである。
【００１８】
【発明の実施の形態】図１を参照すると、トレンチ上部
酸化物（ＴＴＯ）層１２，ゲート導体（ＧＣ）１４，ワ
ード線（ＷＬ）１６，窒化物保護膜１８，ビット線拡散
領域（ＸＡ）２０，ストレージ・ノード拡散領域２２，
および拡散スタッド２４を含む従来のたて型ＭＯＳＦＥ
Ｔ構造１０が示される。ビット線拡散領域２０の全体の
深さに渡る垂直のゲート導体１４の大きなオーバーラッ
プ２６は、従来のプレーナＭＯＳＦＥＴの場合よりも大
きい全ビット線容量を、このたて型ＭＯＳＦＥＴの場合
にもたらす。
酸化物（ＴＴＯ）層１２，ゲート導体（ＧＣ）１４，ワ
ード線（ＷＬ）１６，窒化物保護膜１８，ビット線拡散
領域（ＸＡ）２０，ストレージ・ノード拡散領域２２，
および拡散スタッド２４を含む従来のたて型ＭＯＳＦＥ
Ｔ構造１０が示される。ビット線拡散領域２０の全体の
深さに渡る垂直のゲート導体１４の大きなオーバーラッ
プ２６は、従来のプレーナＭＯＳＦＥＴの場合よりも大
きい全ビット線容量を、このたて型ＭＯＳＦＥＴの場合
にもたらす。
【００１９】図２において、ワード線１６の端部と深い
トレンチの端部との間のミスアライメントを説明する他
の従来のたて型ＭＯＳＦＥＴ構造が示される。これは、
１５に指示されるように、拡散スタッド２４からゲート
導体への短絡の発生をもたらす。
トレンチの端部との間のミスアライメントを説明する他
の従来のたて型ＭＯＳＦＥＴ構造が示される。これは、
１５に指示されるように、拡散スタッド２４からゲート
導体への短絡の発生をもたらす。
【００２０】図３は、また、生じ得る裏面寄生導通の問
題を説明する従来のたて型ＭＯＳＦＥＴ構造を示す。深
いトレンチのサイドウォール間の距離が１００ｎｍ未満
に設計されるとき、隣接するワード線２６は、たて型Ｍ
ＯＳＦＥＴ１０の本体のシリコンの電位に大きな影響を
与える。これは、矢印２８によって示されるように、ス
トレージ・ノード２２とビット線拡散領域２０との間の
導通の恐れを増大させる。
題を説明する従来のたて型ＭＯＳＦＥＴ構造を示す。深
いトレンチのサイドウォール間の距離が１００ｎｍ未満
に設計されるとき、隣接するワード線２６は、たて型Ｍ
ＯＳＦＥＴ１０の本体のシリコンの電位に大きな影響を
与える。これは、矢印２８によって示されるように、ス
トレージ・ノード２２とビット線拡散領域２０との間の
導通の恐れを増大させる。
【００２１】図４は、Ｎ型ドーピング・ポケット３０を
有し、ビット線拡散領域（図３における２０）がＭＯＳ
ＦＥＴの裏面と重ならず、したがって寄生電流２８を妨
げる改良された構造を備える本発明の改良たて型ＭＯＳ
ＦＥＴ構造を示す。縮小されたビット線拡散領域２９
は、さらに、ＤＩＢＬの減少およびビット線拡散領域容
量のさらなる減少をもたらす。
有し、ビット線拡散領域（図３における２０）がＭＯＳ
ＦＥＴの裏面と重ならず、したがって寄生電流２８を妨
げる改良された構造を備える本発明の改良たて型ＭＯＳ
ＦＥＴ構造を示す。縮小されたビット線拡散領域２９
は、さらに、ＤＩＢＬの減少およびビット線拡散領域容
量のさらなる減少をもたらす。
【００２２】図５は、トレンチ上部酸化物（ＴＴＯ）層
２４の上面までのアレイＭＯＳＦＥＴゲート導体ポリシ
リコン２２の平坦化による標準処理手法を用いて製造さ
れた、基板内に形成されたたて型ＭＯＳＦＥＴ ＤＲＡ
Ｍセルを示す。このような標準処理は、典型的に以下の
工程を含む。
２４の上面までのアレイＭＯＳＦＥＴゲート導体ポリシ
リコン２２の平坦化による標準処理手法を用いて製造さ
れた、基板内に形成されたたて型ＭＯＳＦＥＴ ＤＲＡ
Ｍセルを示す。このような標準処理は、典型的に以下の
工程を含む。
【００２３】（１）シリコン基板を用意し、薄い熱酸化
物（２〜２０ｎｍ）より成るパッド構造をシリコン基板
上に成長させ、次に、窒化シリコンの付着層（５０〜２
００ｎｍ）,高密度化されたＴＥＯＳ酸化物（またはＨ
ＤＰ酸化物）の層（５０〜５００ｎｍ）およびＢＳＧ酸
化物の付着最上層（５０〜５００ｎｍ）を形成する。
物（２〜２０ｎｍ）より成るパッド構造をシリコン基板
上に成長させ、次に、窒化シリコンの付着層（５０〜２
００ｎｍ）,高密度化されたＴＥＯＳ酸化物（またはＨ
ＤＰ酸化物）の層（５０〜５００ｎｍ）およびＢＳＧ酸
化物の付着最上層（５０〜５００ｎｍ）を形成する。
【００２４】（２）次に、パッド構造内にトレンチ・パ
ターンを開口し、約７マイクロメータの深さまでシリコ
ンを異方性エッチングすることによって、慣用的に実施
される方法で深いトレンチ・ストレージ・コンデンサを
形成する。
ターンを開口し、約７マイクロメータの深さまでシリコ
ンを異方性エッチングすることによって、慣用的に実施
される方法で深いトレンチ・ストレージ・コンデンサを
形成する。
【００２５】（３）ポリシリコン緩衝ＬＯＣＯＳカラー
３６（あるいは他のタイプの酸化物カラー）を、上側部
分（上部約１マイクロメータ）に形成する。
３６（あるいは他のタイプの酸化物カラー）を、上側部
分（上部約１マイクロメータ）に形成する。
【００２６】（４）多数の周知の方法（例えば、ＡＳＧ
ガラスからの外方拡散，気相ドーピング等）のうちの１
つを用いて、埋込プレート拡散領域をストレージ・トレ
ンチの下側部分に形成する。
ガラスからの外方拡散，気相ドーピング等）のうちの１
つを用いて、埋込プレート拡散領域をストレージ・トレ
ンチの下側部分に形成する。
【００２７】（５）ストレージ・ノード誘電体３８を形
成する。
成する。
【００２８】（６）トレンチをＮ+ ドープト・ポリシリ
コン４２で充てんし、高密度化されたＴＥＯＳ酸化物層
およびＢＳＧ層まで平坦化する。ＨＦ／硫酸またはＨＦ
蒸気を用いて残存する全てのＢＳＧを取り除くことがで
きる。
コン４２で充てんし、高密度化されたＴＥＯＳ酸化物層
およびＢＳＧ層まで平坦化する。ＨＦ／硫酸またはＨＦ
蒸気を用いて残存する全てのＢＳＧを取り除くことがで
きる。
【００２９】（７）埋込ストラップを形成することが望
まれる、シリコン基板の表面より低い深さまでＮ+ ドー
プト・ポリシリコンをリセスする。
まれる、シリコン基板の表面より低い深さまでＮ+ ドー
プト・ポリシリコンをリセスする。
【００３０】（８）標準埋込ストラップ・プロセスを用
いて、Ｎ+ ポリシリコンから深いストレージ・トレンチ
のサイドウォールへのストラップ外方拡散領域３１を形
成する。標準ストラップ・プロセスは、ストラップを形
成すべき位置より上の、ストレージ・トレンチの１側面
からのカラー酸化物の除去と、ストラップ・ポリシリコ
ンの付着およびエッチングとを含む。ストラップ・ポリ
シリコンは、深いトレンチ内のＮ+ ポリシリコン（コン
デンサのストレージ・ノード電極）を単結晶シリコンへ
電気的に橋絡する。続いて、高温での処理の間にストラ
ップ外方拡散領域を形成する。
いて、Ｎ+ ポリシリコンから深いストレージ・トレンチ
のサイドウォールへのストラップ外方拡散領域３１を形
成する。標準ストラップ・プロセスは、ストラップを形
成すべき位置より上の、ストレージ・トレンチの１側面
からのカラー酸化物の除去と、ストラップ・ポリシリコ
ンの付着およびエッチングとを含む。ストラップ・ポリ
シリコンは、深いトレンチ内のＮ+ ポリシリコン（コン
デンサのストレージ・ノード電極）を単結晶シリコンへ
電気的に橋絡する。続いて、高温での処理の間にストラ
ップ外方拡散領域を形成する。
【００３１】（９）次に、標準エッチング・プロセスに
よってパッド層（ＳｉＮおよびその下にある薄い酸化
物）を除去する。
よってパッド層（ＳｉＮおよびその下にある薄い酸化
物）を除去する。
【００３２】（１０）トレンチのサイドウォールおよび
シリコン基板の上面上に犠牲酸化物を成長させる。
シリコン基板の上面上に犠牲酸化物を成長させる。
【００３３】（１１）犠牲酸化物を通して、Ｎ+ ビット
線拡散領域（ＸＡ）およびアレイ・ウェル（ＶＡ）３２
の打込みを行う。
線拡散領域（ＸＡ）およびアレイ・ウェル（ＶＡ）３２
の打込みを行う。
【００３４】（１２）犠牲酸化物を取り除く。
【００３５】（１３）ＨＤＰ酸化物付着により、リセス
されたＮ+ ポリシリコンの上面上にトレンチ上部酸化物
（ＴＴＯ）４４を形成する。
されたＮ+ ポリシリコンの上面上にトレンチ上部酸化物
（ＴＴＯ）４４を形成する。
【００３６】（１４）ストレージ・トレンチの露出した
サイドウォール（カラー酸化物によって覆われていない
部分）上に、たて型アレイＭＯＳＦＥＴのためのゲート
酸化物３４を成長させる。
サイドウォール（カラー酸化物によって覆われていない
部分）上に、たて型アレイＭＯＳＦＥＴのためのゲート
酸化物３４を成長させる。
【００３７】（１５）Ｎ+ ポリシリコン・ゲート導体
（ＧＣ）２２を付着して、ＴＴＯ上のトレンチ内の開口
に充てんする。
（ＧＣ）２２を付着して、ＴＴＯ上のトレンチ内の開口
に充てんする。
【００３８】（１６）次に、Ｎ+ ＧＣポリシリコン２２
を、シリコン基板の上面上に形成されたＴＴＯ２４の上
面まで平坦化する。
を、シリコン基板の上面上に形成されたＴＴＯ２４の上
面まで平坦化する。
【００３９】図６において示されるように、標準エッチ
ング手法を用いてアレイＧＣポリシリコン２２をシリコ
ン基板の上面下にリセスし、リセス３９内にゲート誘電
体を露出させる。
ング手法を用いてアレイＧＣポリシリコン２２をシリコ
ン基板の上面下にリセスし、リセス３９内にゲート誘電
体を露出させる。
【００４０】図７において、リセス３９内の露出したゲ
ート誘電体を通して深いトレンチのサイドウォールへＮ
型ドーパントの斜め打込み（矢印４０によって表され
る）を行い、ゲート導体２２の端部と自己整合するＮ型
ドーピング・ポケット４６を形成する。
ート誘電体を通して深いトレンチのサイドウォールへＮ
型ドーパントの斜め打込み（矢印４０によって表され
る）を行い、ゲート導体２２の端部と自己整合するＮ型
ドーピング・ポケット４６を形成する。
【００４１】図８に示される任意の処理工程において、
ＣＶＤ酸化物層を付着し、反応性イオン・エッチングし
て深いトレンチ上の開口のサイドウォール上にスペーサ
４４を形成する。
ＣＶＤ酸化物層を付着し、反応性イオン・エッチングし
て深いトレンチ上の開口のサイドウォール上にスペーサ
４４を形成する。
【００４２】図９において示されるように、Ｎ+ ドープ
ト・ポリシリコン２２の追加層を付着し、ＴＴＯ ＨＤ
Ｐ酸化物２４の上面にまで平坦化する。この工程に続い
て、標準処理手法を適用して、ワード線，ビット線スタ
ッド，レベル間誘電体，追加配線層等を形成する。
ト・ポリシリコン２２の追加層を付着し、ＴＴＯ ＨＤ
Ｐ酸化物２４の上面にまで平坦化する。この工程に続い
て、標準処理手法を適用して、ワード線，ビット線スタ
ッド，レベル間誘電体，追加配線層等を形成する。
【００４３】図１０は、図５に示される構造のゲート誘
電体リセス３９内にＮ型ドープト・ガラス例えばＡＳＧ
を付着する本発明の第２の実施の形態を説明する。この
Ｎ型ドープト・ガラス付着物を反応性イオン・エッチン
グしてドープト・ガラス・スペーサ４８を形成する。Ｍ
ＯＳＦＥＴ ＤＲＡＭ製造プロセスでの後続の高温処理
工程は、ガラス・スペーサ４８からのドーパントを外方
拡散させ、図７，８および９において４６によって表さ
れるものと同様のＮ型ビット線拡散領域ポケットをＭＯ
ＳＦＥＴの正面に形成できる。トランジスタの裏面の厚
い酸化物は、拡散領域ポケットの形成を妨げる。
電体リセス３９内にＮ型ドープト・ガラス例えばＡＳＧ
を付着する本発明の第２の実施の形態を説明する。この
Ｎ型ドープト・ガラス付着物を反応性イオン・エッチン
グしてドープト・ガラス・スペーサ４８を形成する。Ｍ
ＯＳＦＥＴ ＤＲＡＭ製造プロセスでの後続の高温処理
工程は、ガラス・スペーサ４８からのドーパントを外方
拡散させ、図７，８および９において４６によって表さ
れるものと同様のＮ型ビット線拡散領域ポケットをＭＯ
ＳＦＥＴの正面に形成できる。トランジスタの裏面の厚
い酸化物は、拡散領域ポケットの形成を妨げる。
【００４４】２つの特定の実施の形態の点から本発明を
説明してきたが、当業者は、特許請求の範囲の趣旨およ
び範囲内の様々な形態において本発明を実施可能である
ということを理解できるであろう。
説明してきたが、当業者は、特許請求の範囲の趣旨およ
び範囲内の様々な形態において本発明を実施可能である
ということを理解できるであろう。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、前記リセスを通してＮ型ドーパントを斜めに
打ち込み、アレイＰウェル内にドーピング・ポケットを
形成する工程と、ゲート導体物質を前記リセスへ付着
し、前記ゲート導体物質を前記トレンチ上部酸化物の前
記上面にまで平坦化する工程とを含む半導体メモリ・セ
ル・アレイ構造を形成する方法。 （２）前記ゲート導体物質を前記リセスへ付着する前
に、酸化物層を前記リセスへ付着し、前記酸化物層をエ
ッチングして前記リセスのサイドウォール上にスペーサ
を形成する工程をさらに含む上記（１）に記載の方法。 （３）前記ドーピング・ポケットは、前記ゲート導体層
と自己整合する上記（１）に記載の方法。 （４）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、前記リセスを通してＮ型ドーパントを斜めに
打ち込み、アレイＰウェル内にドーピング・ポケットを
形成する工程と、酸化物層を前記リセスへ付着し、前記
酸化物層をエッチングして前記リセスのサイドウォール
上にスペーサを形成する工程と、ゲート導体物質を前記
リセスへ付着し、前記ゲート導体物質を前記トレンチ上
部酸化物の前記上面にまで平坦化する工程とを含む半導
体メモリ・セル・アレイ構造を形成する方法。 （５）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、Ｎ型ドープト・ガラス層を前記リセスへ付着
し、前記ガラス層をエッチングして前記リセスのサイド
ウォール上にスペーサを形成する工程と、ゲート導体物
質を前記リセスへ付着し、前記ゲート導体物質を前記ト
レンチ上部酸化物の前記上面にまで平坦化する工程とを
含む半導体メモリ・セル・アレイ構造を形成する方法。 （６）前記Ｎ型ドープト・ガラス層は、ヒ素−ケイ酸塩
ガラス物質である上記（５）に記載の方法。
の事項を開示する。 （１）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、前記リセスを通してＮ型ドーパントを斜めに
打ち込み、アレイＰウェル内にドーピング・ポケットを
形成する工程と、ゲート導体物質を前記リセスへ付着
し、前記ゲート導体物質を前記トレンチ上部酸化物の前
記上面にまで平坦化する工程とを含む半導体メモリ・セ
ル・アレイ構造を形成する方法。 （２）前記ゲート導体物質を前記リセスへ付着する前
に、酸化物層を前記リセスへ付着し、前記酸化物層をエ
ッチングして前記リセスのサイドウォール上にスペーサ
を形成する工程をさらに含む上記（１）に記載の方法。 （３）前記ドーピング・ポケットは、前記ゲート導体層
と自己整合する上記（１）に記載の方法。 （４）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、前記リセスを通してＮ型ドーパントを斜めに
打ち込み、アレイＰウェル内にドーピング・ポケットを
形成する工程と、酸化物層を前記リセスへ付着し、前記
酸化物層をエッチングして前記リセスのサイドウォール
上にスペーサを形成する工程と、ゲート導体物質を前記
リセスへ付着し、前記ゲート導体物質を前記トレンチ上
部酸化物の前記上面にまで平坦化する工程とを含む半導
体メモリ・セル・アレイ構造を形成する方法。 （５）シリコン基板上のトレンチ上部酸化物の上面にま
で平坦化された付着ゲート導体層を有するたて型ＭＯＳ
ＦＥＴ ＤＲＡＭセル構造を与える工程と、前記シリコ
ン基板の上面下の前記ゲート導体層内にリセスを形成す
る工程と、Ｎ型ドープト・ガラス層を前記リセスへ付着
し、前記ガラス層をエッチングして前記リセスのサイド
ウォール上にスペーサを形成する工程と、ゲート導体物
質を前記リセスへ付着し、前記ゲート導体物質を前記ト
レンチ上部酸化物の前記上面にまで平坦化する工程とを
含む半導体メモリ・セル・アレイ構造を形成する方法。 （６）前記Ｎ型ドープト・ガラス層は、ヒ素−ケイ酸塩
ガラス物質である上記（５）に記載の方法。
【図１】従来のたて型ＭＯＳＦＥＴ構造を説明する図で
ある。
ある。
【図２】従来のたて型ＭＯＳＦＥＴ構造を説明する図で
ある。
ある。
【図３】従来のたて型ＭＯＳＦＥＴ構造を説明する図で
ある。
ある。
【図４】従来のたて型ＭＯＳＦＥＴ構造より優れた利点
を特徴とする本発明の改良たて型ＭＯＳＦＥＴ構造を示
す図である。
を特徴とする本発明の改良たて型ＭＯＳＦＥＴ構造を示
す図である。
【図５】改良たて型ＭＯＳＦＥＴを形成する処理工程を
示す図である。
示す図である。
【図６】改良たて型ＭＯＳＦＥＴを形成する処理工程を
示す図である。
示す図である。
【図７】改良たて型ＭＯＳＦＥＴを形成する処理工程を
示す図である。
示す図である。
【図８】改良たて型ＭＯＳＦＥＴを形成する処理工程を
示す図である。
示す図である。
【図９】改良たて型ＭＯＳＦＥＴを形成する処理工程を
示す図である。
示す図である。
【図１０】改良たて型ＭＯＳＦＥＴを形成する方法の他
の実施の形態を示す図である。
の実施の形態を示す図である。
１０ 従来のたて型ＭＯＳＦＥＴ構造 １２ トレンチ上部酸化物（ＴＴＯ）層 １４ ゲート導体 １５ 深いトレンチ １６ ワード線（ＷＬ） １８ 窒化物保護膜 ２０ ビット線拡散領域（ＸＡ） ２２ ストレージ・ノード拡散領域 ２４ 拡散スタッド ２６ オーバーラップ ２８ 寄生電流 ２９ ビット線拡散領域 ３０ ドーピング・ポケット ３１ ストラップ外方拡散領域 ３２ アレイ・ウェル（ＶＡ） ３４ ゲート酸化物 ３６ ＬＯＣＯＳカラー ３８ ストレージ・ノード誘電体 ３９ リセス ４０ 矢印 ４２ Ｎ+ ドープト・ポリシリコン ４４ スペーサ ４６ Ｎ型ドーピング・ポケット ４８ ドープト・ガラス・スペーサ
フロントページの続き (72)発明者 ラマチャンドラ・ディヴァカルニ アメリカ合衆国 10589 ニューヨーク州 サマーズ ヘリテイジ ヒルズ 131ビ ー (72)発明者 ヘオン・リー アメリカ合衆国 94087 カリフォルニア 州 サニーヴェイル ブラームス ウェイ ナンバー230 455 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国 12582 ニューヨーク州 ストームヴィル ジャミー レーン ９ (72)発明者 カール・ジェイ・レイデンス アメリカ合衆国 12540 ニューヨーク州 ラグランジュビル カシュラー ドライ ブ 35 (72)発明者 ジャイ−フーン・シム アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ ウィンス ロップ コート エイピーティー イー 28 Ｆターム(参考） 5F083 AD04 AD17 GA03 KA05 PR10 PR29 PR37 PR38
Claims (6)
- 【請求項１】シリコン基板上のトレンチ上部酸化物の上
面にまで平坦化された付着ゲート導体層を有するたて型
ＭＯＳＦＥＴ ＤＲＡＭセル構造を与える工程と、 前記シリコン基板の上面下の前記ゲート導体層内にリセ
スを形成する工程と、 前記リセスを通してＮ型ドーパントを斜めに打ち込み、
アレイＰウェル内にドーピング・ポケットを形成する工
程と、 ゲート導体物質を前記リセスへ付着し、前記ゲート導体
物質を前記トレンチ上部酸化物の前記上面にまで平坦化
する工程とを含む半導体メモリ・セル・アレイ構造を形
成する方法。 - 【請求項２】前記ゲート導体物質を前記リセスへ付着す
る前に、酸化物層を前記リセスへ付着し、前記酸化物層
をエッチングして前記リセスのサイドウォール上にスペ
ーサを形成する工程をさらに含む請求項１に記載の方
法。 - 【請求項３】前記ドーピング・ポケットは、前記ゲート
導体層と自己整合する請求項１に記載の方法。 - 【請求項４】シリコン基板上のトレンチ上部酸化物の上
面にまで平坦化された付着ゲート導体層を有するたて型
ＭＯＳＦＥＴ ＤＲＡＭセル構造を与える工程と、 前記シリコン基板の上面下の前記ゲート導体層内にリセ
スを形成する工程と、 前記リセスを通してＮ型ドーパントを斜めに打ち込み、
アレイＰウェル内にドーピング・ポケットを形成する工
程と、 酸化物層を前記リセスへ付着し、前記酸化物層をエッチ
ングして前記リセスのサイドウォール上にスペーサを形
成する工程と、 ゲート導体物質を前記リセスへ付着し、前記ゲート導体
物質を前記トレンチ上部酸化物の前記上面にまで平坦化
する工程とを含む半導体メモリ・セル・アレイ構造を形
成する方法。 - 【請求項５】シリコン基板上のトレンチ上部酸化物の上
面にまで平坦化された付着ゲート導体層を有するたて型
ＭＯＳＦＥＴ ＤＲＡＭセル構造を与える工程と、 前記シリコン基板の上面下の前記ゲート導体層内にリセ
スを形成する工程と、 Ｎ型ドープト・ガラス層を前記リセスへ付着し、前記ガ
ラス層をエッチングして前記リセスのサイドウォール上
にスペーサを形成する工程と、 ゲート導体物質を前記リセスへ付着し、前記ゲート導体
物質を前記トレンチ上部酸化物の前記上面にまで平坦化
する工程とを含む半導体メモリ・セル・アレイ構造を形
成する方法。 - 【請求項６】前記Ｎ型ドープト・ガラス層は、ヒ素−ケ
イ酸塩ガラス物質である請求項５に記載の方法。
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