JPH0440537A - データ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ管理方式に関し、特に外部装置から共通
メモリに書込まれた受信データのデータ管理方式に関す
る。

従来技術 従来、この種のデータ管理方式においては、第４図に示
すように、ＣＰＵＩが共通メモリ３〜５にアドレスバス
１２０を介してアドレスを供給することにより、外部装
置６からデータバス＋１０を介して共通メモリ３〜５に
書込まれた受信データをデータバス１２１を介して順次
読込んで処理を行うようになっていた。

すなわち、ＣＰＵＩは共通メモリ３〜５上に受信データ
を格納するエリアを受信データ格納先頭番地から「一つ
のデータ容量（ブロックデータ）」×［保持個数（ブロ
ック数）」分たけ確保し、次回データを格納するエリア
の先頭番地を管理するとともに、共通メモリ３〜５」二
に格納された外部装置６からの受信データを順次読込ん
で処理を行うようになっていた。

このような従来のデータ管理方式では、受信データを格
納するエリアを受信データ格納先頭番地から「一つのデ
ータ容量」×「保持個数」分たけ共通メモリ３〜５上に
確保しているため、ＣＰＵ１が受信データが格納されて
いるエリアをアクセスする場合、常に現在アクセスして
いるデータの番地、すなわち現在アクセスしているエリ
アがとの共通メモリ３〜５にあるのかを管理しなければ
ならず、データ管理が複雑になるという欠点かある。

発明の１」的 本発明は」１記のような従来のものの欠点を除去すべく
なされたもので、データ管理を簡単にすることができる
データ管理方式の提供を「１的とする。

発明の構成 本発明によるデータ管理方式は、外部装置に共通に設け
られ、前記外部装置からの受信データを夫々格納する複
数の格納領域からなる共通メモリと、情報処理装置が前
記共通メモリに格納された前記受信データをアドレス順
に順次読出して処理するとき、前記情報処理装置から前
記共通メモリへのアドレスが予め設定された所定アドレ
スが否かを検出する検出手段と、前記検出手段により前
記所定アドレスが検出される毎に前記複数の格納領域各
々の先頭アドレスを順次切替えて前記情報処理装置から
のアドレスに加算する加算手段とを有し、前記情報処理
装置から前記共通メモリへのアクセス時に前記加算手段
の加算結果により前記共通メモリに格納された前記受信
データを順次読出すようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＣＰＵ１は共通メモリ３〜５に格納さ
れた外部装置６からの受信データを順次読込むとき、ア
ドレスバス１００を介して切替回路２に読込みアドレス
を送出する。

切替回路２はＣＰＵ１からのアドレスにより共通メモリ
３〜５へのアドレスを生成し、アドレスバス１０２を介
して共通メモリ３〜５に送出する。

すなわち、切替回路２は共通メモリ３〜５のうちどのメ
モリにアクセスするかを判断し、その結果に基づいてア
ドレスを生成し、該アドレスを共通メモリ３〜５に送出
する。

共通メモリ３〜５にはデータバスＩＩＩを介して入力さ
れた外部装置６からの受信データが格納され、該受信デ
ータは切替回路２からのアドレスに応じて読出され、デ
ータバス１０１を介してＣＰＵ１に送１４１される。

ここで、共通メモリ３〜５は同一容量となっており、夫
々ｒ　１００ＯＪ〜ｒｌＦｒ”ＦＪ　、　　ｒ２０００
Ｊ〜ｒ２ＰＰＦＪ　、　　ｒ３０００Ｊ〜ｒ　３ＦＦＰ
ＪのアドレスがイーｊＪｊされている。

第２図は第１図の切替回路２の構成を示すブロック図で
ある。図において、切替回路２のアドレスラッチ回路２
１はＣＰＵＩからの読込みアドレスを保持し、該読込み
アドレスをアドレス比較回路２２に出力する。

アドレス比較回路２２はアドレスラッチ回路２］に保持
された読込みアドレスと、予め設定された特定アドレス
（本実施例では共通メモリ３〜５の容量の最終アドレス
を示すｒＯＦＰＰＪ　）とを比較し、アドレスラッチ回
路２１からの読込みアドレスが特定アドレスと一致すれ
ばその旨を先頭アドレス加算回路２３に通知し、一致し
なければその読込みアドレスをアドレス加算器２５に送
出する。

先頭アドレス加算回路２３はアドレス比較回路２２から
通知を受取ると、先頭アドレス保持回路２４に保持され
た共通メモリ３〜５各々の先頭アドレス（ｒｌｏｏＯＪ
　、　　ｒ２０００Ｊ　、　　ｒ３０００ｊ　）の出力
を次のタイミングで切替えるための信号を先頭アドレス
保持回路２４に出力する。

先頭アドレス保持回路２４には共通メモリ３〜５各々の
先頭アドレス（Ｎ、Ｇ（ＩＯＪ　、　　ｒ２００（ＩＪ
　。

ｒ３０００Ｊ　）が保持され、先頭アドレス加算回路２
３からの信号に応じてアドレス加算器２５に出力する先
頭アドレスを次のタイミングで切替える。

アドレス加算器２５はアドレス比較回路２２からの読込
みアドレスと先頭アドレス保持回路２４からの先頭アド
レスとを加算し、その加算結果をアドレスバス１０２を
介して共通メモリ３〜５に出力する。

第３図は第１図の共通メモリ３〜５に格納された受信デ
ータのフォーマットを示す図である。図において、受信
データはデータか格納されていることを示すデータ有り
フラグ３１と、受信データ３２と、格納データの終了を
示す終了通知データ３３とからなっている。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

ＣＰＵＩが外部装置６から共通メモリ３〜５に格納され
た受信データを読込む場合、ＣＰＵＩから切替回路２に
読込みアドレスか出力される。

切替回路２ではＣＰＵＩからの読込みアドレスがアドレ
スラッチ回路２１に保持され、アドレス比較回路２２で
特定アドレスとの一致か検出される。

このとき、アドレス比較回路２２で特定アドレスとの一
致が検出されなければ、アドレス加算器２５てＣＰｔＪ
］からの読込みアドレスに先頭アドレス保持回路２４か
らの先頭アドレスが加算されてアドレスバス１０２を介
して共通メモリ３〜５に出力される。

たとえば、ＣＰＵＩからの読込みアドレスが３バイト目
を指示するｒ　０００３Ｊで、先頭アドレス保持回路２
４からの先頭アドレスがｒ　２０００Ｊであった場合、
アドレス加算器２５でＣＰＵＩからの読込みアドレスｒ
　０００３Ｊと先頭アドレス保持回路２４からの先頭ア
ドレスｒ　２０００Ｊとが加算され、共通メモリ４のア
ドレスｒ　２００ＳＪがアドレスバス１０２を介して出
力される。

これにより、共通メモリ４のｒ　２００３Ｊ番地に格納
された受信データがデータバス１０１を介してＣＰＵＩ
に送出される。

さらに、ＣＰＵＩからの読込みアドレスにより共通メモ
リ４からアドレス順に順次受信データが読込まれていき
、ＣＰＵＩからの読込みアドレスがｒｏＦＰＦＪになる
とアドレス比較回路２２により一致が検出され、その旨
が先頭アドレス加算回路２３に通知される。

先頭アドレス加算回路２３ではこの通知により先頭アド
レス保持回路２４に信号を出力し、先頭アドレス保持回
路２４からアドレス加算器２５に出力する先頭アドレス
を次のタイミンクでｒ　２０００Ｊからｒ　３０００Ｊ
に切替える。

次のタイミングで、ＣＰＵ１がらの読込みアドレスがＯ
バイＩ・「１を指示するｒ　０ＯＯＯＪになると、アド
レス加算器２５でＣＰＵＩからの読込みアドレスｒ　０
ＯＯＯＪと先頭アドレス保持回路２４がらの先頭アドレ
ス「３０００Ｊとが加算され、共通メモリ５のアドレス
ｒ　３０００Ｊがアドレスバス１０２を介して出力され
る。

これにより、共通メモリ５のｒ　３０００Ｊ番地に格納
された受信データがデータバスｌＯＩを介してＣＰＵＩ
に送出される。

よって、ＣＰＵＩは読込む受信データが共通メモリ３〜
５のうちどのメモリに格納されているかを管理すること
なく、その共通メモリ３〜５の何バ イト すなわち共通メモリ３〜５の容量を示すアドレスｒ　Ｏ
ＯＯＯＪ〜「吋）　Ｆ　Ｐ　ｊてアクセスすればよいた
め、共通メモリ３〜５に格納された受信データのブタ管
理が簡単になる。

このように、ＣＰＵＩが共通メモリ３〜５に格納された
受信データをアドレス順に順次読出して処理するとき、
アドレス比較回路２２によりＣＰＵＩからの読込みアド
レスが特定アドレスと一致するか否かを検出し、アドレ
ス比較回路２２で一致が検出される毎に先頭アドレス保
持回路２４からの共通メモリ３〜５各々の先頭アドレス
を順次切替えてＣＰＵＩからの読込みアドレスに加算し
、その加算結果により共通メモリ３〜５に格納された受
信データを順次読込むようにすることによって、ＣＰＵ
Ｉは受信データが共通メモリ３〜５のうちどのメモリに
格納されているかを管理することなく、共通メモリ３〜
５の容量を示すアドレスｒ　ＯＯＯＯＪ〜ｒＯＰＦｌ”
Ｊで受信データの管理を１１うことができるので、デー
タ管理を筒中にすることができる。

発明の詳細 な説明したように本発明によれば、情報処理装置が共通
メモリに格納された受信データをアドレス順に順次読出
して処理するとき、情報処理装置から共通メモリへのア
ドレスが予め設定された所定アドレスか否かを検出し、
その検出により所定アドレスが検出される毎に共通メモ
リの各格納領域の先頭アドレスを順次切替えて情報処理
装置からのアドレスに加算し、その加算結果により共通
メモリに格納された受信データを順次読出すようにする
ことによって、データ管理を簡単にすることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の切替回路の構成を示すブロック図、第３
図は第１図の共通メモリに格納される受信データのフォ
ーマットを示ず図、第４図は従来例を示すブロック図で
ある。 主要部分の符号の説明 ］１ １　・・・・・・　ＣＰＵ ２・・・・・・切替回路 ３〜５・・・・・・共通メモリ ２２・・・・・・アドレス比較回路 ２４・・・・・・先頭アドレス保持回路２５・・・・・
・アドレス加算器

Claims (1)

【特許請求の範囲】
1. （１）外部装置に共通に設けられ、前記外部装置からの
   受信データを夫々格納する複数の格納領域からなる共通
   メモリと、情報処理装置が前記共通メモリに格納された
   前記受信データをアドレス順に順次読出して処理すると
   き、前記情報処理装置から前記共通メモリへのアドレス
   が予め設定された所定アドレスか否かを検出する検出手
   段と、前記検出手段により前記所定アドレスが検出され
   る毎に前記複数の格納領域各々の先頭アドレスを順次切
   替えて前記情報処理装置からのアドレスに加算する加算
   手段とを有し、前記情報処理装置から前記共通メモリへ
   のアクセス時に前記加算手段の加算結果により前記共通
   メモリに格納された前記受信データを順次読出すように
   したことを特徴とするデータ管理方式。