JPS62154039A - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
- Publication number
- JPS62154039A JPS62154039A JP60292637A JP29263785A JPS62154039A JP S62154039 A JPS62154039 A JP S62154039A JP 60292637 A JP60292637 A JP 60292637A JP 29263785 A JP29263785 A JP 29263785A JP S62154039 A JPS62154039 A JP S62154039A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- block
- buffer memory
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバッファ記憶の制御方式に係り、特に複数の中
央処理装置、入出力処理装置等によって共通に使用され
るストアイン方式のバッファ記憶に好適な制御方式に関
する。
央処理装置、入出力処理装置等によって共通に使用され
るストアイン方式のバッファ記憶に好適な制御方式に関
する。
主記憶と主記憶のデータの一部を保持するバッファ記憶
をもち、複数の中央処理装置あるいは入出力処理装置が
このバッファ記憶をシェアするシステムは周知である６
ストアイン方式は、書込み動作時、該当ブロックがバッ
ファ記憶にあると、書込みデータをバッファ記憶にのみ
ストアする方式である。
をもち、複数の中央処理装置あるいは入出力処理装置が
このバッファ記憶をシェアするシステムは周知である６
ストアイン方式は、書込み動作時、該当ブロックがバッ
ファ記憶にあると、書込みデータをバッファ記憶にのみ
ストアする方式である。
ストアイン方式では、要求されたデータがバッファ記憶
にない場合（ｎｏｔ ｉｎ Ｂ Ｓ ）、バッファ記憶
内の１ブロツクをリプレース対象として選び、当該ブロ
ックに対して過去にストアが行われて主記憶の内容と異
なっていると、そのブロックを主記憶に書戻した後、要
求されたデータを含む１ブロツクを主記憶からバッファ
記憶のリプレース対象として選ばれたブロックが格納さ
れていたエリアに転送する。リプレース対象として選ば
れたバッファ記憶内のブロックに対して過去にストアが
行われておらず、主記憶の内容と同じである場合は、当
該ブロックの主記憶への書戻しは行わず、主記憶から読
出したブロックを上書きする。
にない場合（ｎｏｔ ｉｎ Ｂ Ｓ ）、バッファ記憶
内の１ブロツクをリプレース対象として選び、当該ブロ
ックに対して過去にストアが行われて主記憶の内容と異
なっていると、そのブロックを主記憶に書戻した後、要
求されたデータを含む１ブロツクを主記憶からバッファ
記憶のリプレース対象として選ばれたブロックが格納さ
れていたエリアに転送する。リプレース対象として選ば
れたバッファ記憶内のブロックに対して過去にストアが
行われておらず、主記憶の内容と同じである場合は、当
該ブロックの主記憶への書戻しは行わず、主記憶から読
出したブロックを上書きする。
この時、バッファ記憶に保持されているデータの主記憶
上のアドレスが登録されているアドレスアレイについて
は、従来、主記憶がら所要ブロックがバッファ記憶に転
送され、当該ブロックのアドレスが登録されるまでの間
に、リプレース対象となったブロックに対し、他のメモ
リアクセス要求によってストアが行われないようにする
ため、アドレスアレイの対応するエントリを無効化して
いる。これは主記憶から転送されたブロックが上書きさ
れて、ストアしたデータが消失されないようにする為で
ある。
上のアドレスが登録されているアドレスアレイについて
は、従来、主記憶がら所要ブロックがバッファ記憶に転
送され、当該ブロックのアドレスが登録されるまでの間
に、リプレース対象となったブロックに対し、他のメモ
リアクセス要求によってストアが行われないようにする
ため、アドレスアレイの対応するエントリを無効化して
いる。これは主記憶から転送されたブロックが上書きさ
れて、ストアしたデータが消失されないようにする為で
ある。
第３図は従来技術の構成例で、バッファ記憶が２台の中
央処理装置（ＣＰ Ｕ １、ＣＰＵ２）によりシェアさ
れている例を示している。図中、１０１．１０２は各々
ｃＰＵ１．ＣＰＵ２がらツメモリ・アクセス・アドレス
用レジスタである。１０３はＣＰＵＩ、ＣＰＵ２のいず
れかのメモリアクセス要求を選択するセレクタである。
央処理装置（ＣＰ Ｕ １、ＣＰＵ２）によりシェアさ
れている例を示している。図中、１０１．１０２は各々
ｃＰＵ１．ＣＰＵ２がらツメモリ・アクセス・アドレス
用レジスタである。１０３はＣＰＵＩ、ＣＰＵ２のいず
れかのメモリアクセス要求を選択するセレクタである。
１１ｏはバッファ記憶のアドレスアレイで本例では４０
−構成の場合を示す、１２０〜１２３はコンベア回路、
１３１はロー・アドレス・エンコーダ、１３２〜１３３
はＯＲゲート、１４０はｎｏｔ ｉｎ Ｂ Ｓ制御論理
部、１５０はバッファ記憶用アドレスレジスタ、１５１
はバッファ記憶アクセス許可信号用レジスタ、１６０は
バッファ記憶である。
−構成の場合を示す、１２０〜１２３はコンベア回路、
１３１はロー・アドレス・エンコーダ、１３２〜１３３
はＯＲゲート、１４０はｎｏｔ ｉｎ Ｂ Ｓ制御論理
部、１５０はバッファ記憶用アドレスレジスタ、１５１
はバッファ記憶アクセス許可信号用レジスタ、１６０は
バッファ記憶である。
第３図の動作を説明するためのタイミングチャートを第
４図に示す。タイミング２００では、ＣＰＵＩのメモリ
アクセス要求がセレクタ１０３でセレクトされ、レジス
タ１０１のアドレスの一部をアドレスアレイ１１０のカ
ラムアドレスとして索引し、残りのアドレスがアドレス
アレイ１１０から読出した４つのエントリに格納されて
いるアドレスとコンベア回路１２０〜１２３でコンベア
される。アドレスアレイ１１０の各エントリは有効フラ
グを持っており、エントリに登録されているアドレスが
有効か無効かを示す、コンベア回路１２０〜１２３は、
アドレスアレイ１１０がら読出された各エントリの有効
フラグをイネーブル信号とする。この時、いずれかのコ
ンベア回路で一致を検出すると、エンコーダ１３１で該
当ローアドレスが生成され、バッファ記憶１６０のアド
レスの一部としてレジスタ１５０にセットされる。
４図に示す。タイミング２００では、ＣＰＵＩのメモリ
アクセス要求がセレクタ１０３でセレクトされ、レジス
タ１０１のアドレスの一部をアドレスアレイ１１０のカ
ラムアドレスとして索引し、残りのアドレスがアドレス
アレイ１１０から読出した４つのエントリに格納されて
いるアドレスとコンベア回路１２０〜１２３でコンベア
される。アドレスアレイ１１０の各エントリは有効フラ
グを持っており、エントリに登録されているアドレスが
有効か無効かを示す、コンベア回路１２０〜１２３は、
アドレスアレイ１１０がら読出された各エントリの有効
フラグをイネーブル信号とする。この時、いずれかのコ
ンベア回路で一致を検出すると、エンコーダ１３１で該
当ローアドレスが生成され、バッファ記憶１６０のアド
レスの一部としてレジスタ１５０にセットされる。
又、バッファ記憶アクセス許可信号が１５１にセットさ
れ、バッファ記憶１６０をタイミング２゜１でアクセス
する。
れ、バッファ記憶１６０をタイミング２゜１でアクセス
する。
次にタイミング２１０でＣＰＵ２のメモリアクセス要求
がセレクトされ、上記ＣＰＵＩのメモリアクセス要求と
同様に、アドレスアレイ１１０を索引した結果、いずれ
のエントリとも一致しなかった場合、ｎｏｔ ｉｎ Ｂ
Ｓ制御論理部１４０が起動される。論理部１４０にお
いて、リプレース・ブロックの決定及び、リプレース・
ブロックの主記憶への書戻しが必要か否かを判定し、必
要ならばタイミング２１１で主記憶へ書戻す為にバッフ
ァ記憶１６０からの読出しを行う。さらにアドレスアレ
イ１１０のリプレース・ブロック無効化の為、タイミン
グ２１２でアドレスアレイ１１０の対応するエントリの
有効フラグをリセットする。ＣＰＵ１の後続メモリアク
セス要求はタイミング２２１でセレクトされる。
がセレクトされ、上記ＣＰＵＩのメモリアクセス要求と
同様に、アドレスアレイ１１０を索引した結果、いずれ
のエントリとも一致しなかった場合、ｎｏｔ ｉｎ Ｂ
Ｓ制御論理部１４０が起動される。論理部１４０にお
いて、リプレース・ブロックの決定及び、リプレース・
ブロックの主記憶への書戻しが必要か否かを判定し、必
要ならばタイミング２１１で主記憶へ書戻す為にバッフ
ァ記憶１６０からの読出しを行う。さらにアドレスアレ
イ１１０のリプレース・ブロック無効化の為、タイミン
グ２１２でアドレスアレイ１１０の対応するエントリの
有効フラグをリセットする。ＣＰＵ１の後続メモリアク
セス要求はタイミング２２１でセレクトされる。
ところで、上記従来技術においては、アドレスアレイを
無効化する為の時間は、他のメモリアクセス要求による
アドレスアレイの索引が行えず、アドレスアレイのスル
ープット低下を招く欠点がある。なお、バッファ記憶を
複数の処理装置でシェアするシステムの従来例としては
、例えば特開昭５７−３３４７３号公報を挙げることが
できる。
無効化する為の時間は、他のメモリアクセス要求による
アドレスアレイの索引が行えず、アドレスアレイのスル
ープット低下を招く欠点がある。なお、バッファ記憶を
複数の処理装置でシェアするシステムの従来例としては
、例えば特開昭５７−３３４７３号公報を挙げることが
できる。
本発明の目的は、ｎｏｔ ｉｎ Ｂ Ｓ時、リプレース
対象になったブロックに対応するアドレスアレイのエン
トリの無効化を行わないようして、アドレスアレイのス
ループットの低下を防止するバッファ記憶制御方式を提
供することにある。
対象になったブロックに対応するアドレスアレイのエン
トリの無効化を行わないようして、アドレスアレイのス
ループットの低下を防止するバッファ記憶制御方式を提
供することにある。
本発明は、ｎｏｔ ｉｎ Ｂ Ｓ時、リプレース対象と
なったブロックのアドレスを保持するレジスタを設け、
所要ブロックが主記憶からバッファ記憶に転送されて、
アドレスアレイに当該ブロックアドレスが登録されるま
での間、上記レジスタに保持されたアドレスと他のメモ
リアクセス要求のアドレスを比較し、一致した場合はバ
ッファ記憶をアクセスさせないようにすることにより、
アドレスアレイのリプレース対象となったブロックに対
応するエントリの無効化を行わなくてもよいようにした
ものである。
なったブロックのアドレスを保持するレジスタを設け、
所要ブロックが主記憶からバッファ記憶に転送されて、
アドレスアレイに当該ブロックアドレスが登録されるま
での間、上記レジスタに保持されたアドレスと他のメモ
リアクセス要求のアドレスを比較し、一致した場合はバ
ッファ記憶をアクセスさせないようにすることにより、
アドレスアレイのリプレース対象となったブロックに対
応するエントリの無効化を行わなくてもよいようにした
ものである。
このリプレース対象となったブロックのアドレスをレジ
スタに保持するのは、ブロックアドレス全てを保持して
もよいし、その一部を保持してもよい。あるいは、バッ
ファ記憶上のアドレスを保持してもよい。又、当該レジ
スタとの比較は、メモリアクセス要求がストアの時に限
定してもよいし、フェッチストアいずれれのケースにも
比較するようにしてもよい。
スタに保持するのは、ブロックアドレス全てを保持して
もよいし、その一部を保持してもよい。あるいは、バッ
ファ記憶上のアドレスを保持してもよい。又、当該レジ
スタとの比較は、メモリアクセス要求がストアの時に限
定してもよいし、フェッチストアいずれれのケースにも
比較するようにしてもよい。
第１図は本発明の一実施例の構成図で、第３図の従来構
成にカラムアドレス退避レジスタ３００、カラムアドレ
スコンベア回路３０１、ＯＲゲート３０２を追加したも
のである。第２図に第１図の動作を説明するためのタイ
ミングチャートを示す。
成にカラムアドレス退避レジスタ３００、カラムアドレ
スコンベア回路３０１、ＯＲゲート３０２を追加したも
のである。第２図に第１図の動作を説明するためのタイ
ミングチャートを示す。
タイミング２００でＣＰＵＩのメモリアクセス要求がセ
レクトされ、バッファ記憶１６０をタイミング２０１で
アクセスすることは第３図の場合と同様である。タイミ
ング２１０でＣＰＵ２のメモリアクセス要求がセレクト
され、アドレスアレイ１１０を索引した結果、いずれの
エントリとも一致しなくてｎｏｔ ｉｎ Ｂ Ｓ制御論
理部１４０が起動されると、制御信号３１０によりレジ
スタ１゜２の当該アクセス要求アドレスの一部（本例で
はアドレスアレイのカラムアドレスに当たる部分）が退
避レジスタ３００に格納される。従来と同様に、リプレ
ースブロックが決定され、主記憶への書戻しが必要なら
ば、タイミング２１１でバッファ記憶１６０からの読出
しを行う。この場合、第４図のタイミング２１２で行っ
ているアドレスアレイ１４０のリプレースブロックに対
応するエントリの有効フラグをリセットする動作は不要
なので、ＣＰＵＩの後続メモリアクセス要求は、従来よ
り１タイミング早いタイミング３２０でセレクトされ、
アドレスアレイ１１０の検索を行う。さらに、ＣＰＵ２
のｎｏｔ ｉｎ Ｂ Ｓとなったメモリアクセス要求に
よる主記憶の読出し、及びバッファ記憶１６０への書込
み、アドレスアレイ１１０の登録が終るまで、制御信号
３１１は真理値ｔｒ １ ｎになっており、レジスタ３
００とＣＰＵＩの後続メモリアクセス要求のカラムアド
レス部がコンベア回路３０１で比較される。コンベア回
路１２０〜１２３のいずれかで一致が検出され、コンベ
ア回路３０１で一致が検出されなければ、所要データは
バッファ記憶１６０に存在しアクセス可能であるので、
タイミング３２１でバッファ記憶１６０をアクセスする
ことができる。コンベア回路３０１で一致が検出される
と、ＣＰ’Ｕ ２のｎｏｔ １ｎＢＳ処理が終るまで、
ＣＰＵＩのメモリアクセス要求はレジスタ１０１で待さ
れ、ＣＰＵ２のｎｏｔｉｎＢＳ処理終了後、あらためて
セレクトされる。
レクトされ、バッファ記憶１６０をタイミング２０１で
アクセスすることは第３図の場合と同様である。タイミ
ング２１０でＣＰＵ２のメモリアクセス要求がセレクト
され、アドレスアレイ１１０を索引した結果、いずれの
エントリとも一致しなくてｎｏｔ ｉｎ Ｂ Ｓ制御論
理部１４０が起動されると、制御信号３１０によりレジ
スタ１゜２の当該アクセス要求アドレスの一部（本例で
はアドレスアレイのカラムアドレスに当たる部分）が退
避レジスタ３００に格納される。従来と同様に、リプレ
ースブロックが決定され、主記憶への書戻しが必要なら
ば、タイミング２１１でバッファ記憶１６０からの読出
しを行う。この場合、第４図のタイミング２１２で行っ
ているアドレスアレイ１４０のリプレースブロックに対
応するエントリの有効フラグをリセットする動作は不要
なので、ＣＰＵＩの後続メモリアクセス要求は、従来よ
り１タイミング早いタイミング３２０でセレクトされ、
アドレスアレイ１１０の検索を行う。さらに、ＣＰＵ２
のｎｏｔ ｉｎ Ｂ Ｓとなったメモリアクセス要求に
よる主記憶の読出し、及びバッファ記憶１６０への書込
み、アドレスアレイ１１０の登録が終るまで、制御信号
３１１は真理値ｔｒ １ ｎになっており、レジスタ３
００とＣＰＵＩの後続メモリアクセス要求のカラムアド
レス部がコンベア回路３０１で比較される。コンベア回
路１２０〜１２３のいずれかで一致が検出され、コンベ
ア回路３０１で一致が検出されなければ、所要データは
バッファ記憶１６０に存在しアクセス可能であるので、
タイミング３２１でバッファ記憶１６０をアクセスする
ことができる。コンベア回路３０１で一致が検出される
と、ＣＰ’Ｕ ２のｎｏｔ １ｎＢＳ処理が終るまで、
ＣＰＵＩのメモリアクセス要求はレジスタ１０１で待さ
れ、ＣＰＵ２のｎｏｔｉｎＢＳ処理終了後、あらためて
セレクトされる。
本発明によれば、ｎｏｔ ｉｎ Ｂ Ｓ発生時、リプレ
ースブロックに対応するアドレスアレイの無効化を行わ
ないので、後続メモリアクセス要求を待たせることなく
、アドレスアレイを検索でき、アドレスアレイのスルー
プットひいてはバッファ記憶のスループットを向上させ
ることができる。
ースブロックに対応するアドレスアレイの無効化を行わ
ないので、後続メモリアクセス要求を待たせることなく
、アドレスアレイを検索でき、アドレスアレイのスルー
プットひいてはバッファ記憶のスループットを向上させ
ることができる。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するためのタイミングチャート、第３図は従
来技術を示す構成図、第４図は第３図の動作を特開する
ためのタイミングチャートである。 １１０・・・バッファ記憶アドレスアレイ、１４０−・
−ｎｏｔ ｉｎ Ｂ Ｓ制御論理部。 １６０・・・バッファ記憶、 ３００・・カラムアド
レス退避レジスタ、 ３０１ ・カラムアドレスコン
ベア回路。 第 １ 図 ＣＰＵＩ ＣＰＵ２ ＣＰＵＩ ＣＰＩＪ２
動作を説明するためのタイミングチャート、第３図は従
来技術を示す構成図、第４図は第３図の動作を特開する
ためのタイミングチャートである。 １１０・・・バッファ記憶アドレスアレイ、１４０−・
−ｎｏｔ ｉｎ Ｂ Ｓ制御論理部。 １６０・・・バッファ記憶、 ３００・・カラムアド
レス退避レジスタ、 ３０１ ・カラムアドレスコン
ベア回路。 第 １ 図 ＣＰＵＩ ＣＰＵ２ ＣＰＵＩ ＣＰＩＪ２
Claims (1)
- （１）主記憶のデータの一部を保持するバッファ記憶と
、該バッファ記憶に保持されたデータの主記憶アドレス
を保持するアドレスアレイとを具備し、ストアイン方式
によりバッファ記憶の読み書きを制御する方式において
、バッファ記憶に所要のデータが存在しない場合にリプ
レース対象になったブロックのアドレスを保持するレジ
スタを設け、主記憶からバッファ記憶へ所要のデータを
含むブロックの転送とアドレスアレイへのアドレスの登
録が完了するまで、上記レジスタに保持されたブロック
へのアクセスを禁止するようにしたことを特徴とするバ
ッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292637A JPH0664550B2 (ja) | 1985-12-27 | 1985-12-27 | バツフア記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292637A JPH0664550B2 (ja) | 1985-12-27 | 1985-12-27 | バツフア記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154039A true JPS62154039A (ja) | 1987-07-09 |
| JPH0664550B2 JPH0664550B2 (ja) | 1994-08-22 |
Family
ID=17784366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292637A Expired - Lifetime JPH0664550B2 (ja) | 1985-12-27 | 1985-12-27 | バツフア記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664550B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143781A (en) * | 1981-03-02 | 1982-09-06 | Hitachi Ltd | Control system for storage device |
-
1985
- 1985-12-27 JP JP60292637A patent/JPH0664550B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143781A (en) * | 1981-03-02 | 1982-09-06 | Hitachi Ltd | Control system for storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664550B2 (ja) | 1994-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |