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JPH04282832A - 半導体装置の平坦化方法および半導体装置 - Google Patents

半導体装置の平坦化方法および半導体装置

Info

Publication number
JPH04282832A
JPH04282832A JP3275475A JP27547591A JPH04282832A JP H04282832 A JPH04282832 A JP H04282832A JP 3275475 A JP3275475 A JP 3275475A JP 27547591 A JP27547591 A JP 27547591A JP H04282832 A JPH04282832 A JP H04282832A
Authority
JP
Japan
Prior art keywords
semiconductor device
planarizing
planarization
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3275475A
Other languages
English (en)
Inventor
Kyu-Pil Lee
圭弼 李
Jinko Nan
南　仁浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH04282832A publication Critical patent/JPH04282832A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の平坦化方
法およびそれにより得られる半導体装置に関し、特に、
ホウ素−リンがドーピングされたシリコン酸化膜（以下
ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａ　　Ｇ
ｌａｓｓ）という）などのような熱流動性絶縁膜で一次
平坦化させた後、導電体パターンを形成しこの導電体パ
ターンを熱酸化膜でキャッピングさせる代わりに、熱流
動性がよいＢＰＳＧなどで直接二次平坦化させる半導体
装置の平坦化方法およびそれにより得られる半導体装置
に関する。
【０００２】
【従来の技術】従来の集積度が低いダイナミック型ラン
ダムアクセスメモリ（以下ＤＲＡＭと称す）の一例が、
米国特許第４，７８２，０３７号に開示されている。前
記従来のＤＲＡＭは次のような工程で製造される。
【０００３】■　　第１導電型の半導体基板上に多結晶
シリコン層と前記多結晶シリコン層上に形成され、高融
点金属のシリサイドを含む層からなるゲート電極を形成
する段階；■　　前記ゲート電極の両側の半導体基板に
ソースまたはドレイン領域をなす第２導電型の半導体領
域を形成する段階；■　　ＣＶＤ法により前記ゲート電
極と前記半導体領域とを覆う初期厚さの第１絶縁膜を形
成する段階；■　　前記第１絶縁膜上に第２絶縁膜を形
成する段階；■　　前記第１絶縁膜は前記第２絶縁膜の
加熱の後にグラスフローを施さない第１絶縁膜の厚さが
少なくとも６００Åである初期厚さを有するように、前
記第２絶縁膜のグラスフローを誘発するように第２絶縁
膜を加熱する段階、ならびに■　　第２絶縁膜上にアル
ミニウム膜からなる導電層を形成する段階、で構成され
、これにより、高融点金属のシリサイドを含む層が多結
晶シリコン層から剥がれる現象を根本的に防止するよう
にしたものである。
【０００４】しかしながら、係る技術は１Ｍビット以下
の低集積度を有するＤＲＡＭの場合に適用可能であり、
１Ｍビット以上のＤＲＡＭにおいては素子の高密度の傾
向に従い素子の垂直段差構造が悪くなり、したがって、
従来の１回の平坦化工程では後続の金属ラインパターニ
ング作業が難しいためマルチ平坦化工程の導入が不可避
になった。
【０００５】以下、添付図面を参照してマルチ平坦化工
程を詳細に説明する。図４（Ａ）は一般的なセルのレイ
アウト図であり、図４（Ｂ）はＤＲＡＭセルの周辺回路
領域のレイアウト図であり、図５（Ａ）は図４（Ａ）の
Ａ−Ａ´線断面図であり、図５（Ｂ）は図４（Ｂ）のＣ
−Ｃ´線断面図である。
【０００６】図５のマルチ平坦化方法は本発明者等によ
り開発されたが、下記のような問題点を有する、本出願
時において未公開の技術である。
【０００７】図５（Ａ）および図５（Ｂ）を参照して以
下説明する。基板Ｓ上にフィールド酸化膜２１とコンデ
ンサ電極２３とを形成した後、ワード線ＷＬとゲート電
極Ｇを形成しＭＯＳトランジスタを形成するＮ＋　不純
物領域２２を形成し、ＣＶＤ方法により流動性のないＣ
ＶＤ絶縁膜２４を形成し、基板の全面にＢＰＳＧ２５を
形成して一次平坦化させる。次いで、再び不純物領域２
２と接触されるようにポリサイドパターンで導電体層２
６を形成し、ＣＶＤ法によりＣＶＤ酸化膜２７を形成し
、アニーリングし、その上に再びＢＰＳＧ２８を形成す
る。
【０００８】このように２つの層のＢＰＳＧで二次平坦
化させた後、コンタクトホールＨを形成し、金属膜２９
を最終的に形成する。
【０００９】前記の工程において、ＣＶＤ方法による酸
化膜２７を形成した後、アニーリングするようになると
、ポリサイド膜のリフティング現象を防止するとともに
、導電体層２６により抵抗を減少させ、さらにコンタク
ト抵抗を減少させる。
【００１０】前記のような高温あるいは低温酸化膜のよ
うな非流動性ＣＶＤ絶縁膜２７を形成することにより工
程段階が増加され、ＢＰＳＧ２５，２８で平坦化させた
後コンタクトホールＨを形成すると、高温酸化膜２４，
２７とＢＰＳＧ２５，２８との間のエッチング率の差に
より、図５（Ｂ）のＡのようにコンタクトホールＨの側
壁で段差を生じてその付近から金属膜２９が破壊される
という問題があった。
【００１１】第１ＢＰＳＧと第２ＢＰＳＧとの層間には
こられとエッチング率が異なる熱酸化膜２７が形成され
て導電体層２６をキャッピングする場合、コンタクトホ
ールの形成後、金属膜の形成前にコンタクトホールの安
定的な電気的な特性を得るため、コンタクトホールの底
に生じる数十Å程度の自然シリコン酸化膜を除去するた
め湿式化学エッチング処理をするようになるが、このと
き、熱酸化膜２７と第２ＢＰＳＧ２８との間のエッチン
グ率の差でコンタクトホールの側壁に突出部を生じ、そ
の上に金属膜を形成するようになるとその突出部位によ
り金属膜が破壊される。
【００１２】さらに、係るマルチ平坦化工程には非流動
性膜であるＣＶＤ絶縁膜２７を必ず形成しなければなら
ないので必然的に工程段階が増加するようになる。すな
わち、ＣＶＤ絶縁膜２７で導電体層２６をキャッピング
しない場合、シリサイド膜が酸化されてシリサイド膜が
リフティングされて断線が発生され得る。
【００１３】
【発明が解決しようとする課題】したがって、熱フロー
によるマルチ平坦化工程において、前記した問題などを
克服するため流動性平坦化絶縁層の間に非流動性層間絶
縁膜を用いない多層平坦化工程が要望される。
【００１４】本発明の目的は、導電パターン上にＢＰＳ
Ｇを直接キャッピングして平坦化を行なうことにより、
コンタクトホールの側壁における突出部の発生を抑制さ
せてコンタクトホールに金属膜を形成するとき突出部の
存在による金属膜の破壊を防止し、同時に熱酸化膜キャ
ッピング工程を省いて工程数を縮めることができる半導
体装置の平坦化方法を提供することである。
【００１５】
【課題を解決するための手段】前記目的を達成するため
、本発明は、フィールド酸化膜が形成されたシリコン基
板上にコンデンサとアクセストランジスタとを形成する
工程と、前記基板全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１平坦化用物質を塗布した後、リ
フローさせて一次平坦化させる工程と、前記第１平坦層
上にＣＶＤ法により導電体パターンを形成する工程と、
前記導電体パターン上に第２平坦化用物質を塗布した後
、窒素ガスアニーリングによりリフローさせて二次平坦
化させる工程と、コンタクトホールを形成し金属膜を形
成する工程とを含む、半導体装置の平坦化方法を提供す
る。
【００１６】さらに、前記目的を達成するため本発明は
Ｐ型シリコン基板と、この基板上にフィールド酸化膜に
分離された素子領域と、この素子領域上に選択的に設置
される能動素子とで構成された半導体装置において、前
記能動素子との接続のための導電体パターンが非流動性
絶縁膜によりキャッピングせず、２つの層の平坦化物質
の間に介在された構造からなる半導体装置を提供する。
【００１７】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。
【００１８】図１（Ａ）および（Ｂ）は本発明の半導体
装置の断面図であって、それぞれ図４（Ａ）のＡ−Ａ´
線断面図およびＢ−Ｂ´線断面図である。
【００１９】フィールド酸化膜３１が形成されたＰ型シ
リコン基板Ｓ上にセルコンデンサを形成した後、ワード
線ＷＬとゲート電極Ｇとを形成し、不純物領域３２を形
成した後アクセストランジスタのゲート電極Ｇおよびワ
ード線ＷＬ上に層間絶縁膜３４が積層され、ＢＰＳＧか
らなる第１平坦層３５が積層され、アクセストランジス
タのＮ＋　不純物領域３２と接触されるシリサイド膜か
らなる導電体パターン３６が第１平坦層３５上に積層形
成される。この導電体パターン３６はビット線として使
用される。この導電体パターン３６上に第２平坦層３８
であるＢＰＳＧが積層され、その上方に金属膜３９が形
成される。
【００２０】図１（Ｂ）は、図４（Ａ）のＢ−Ｂ´線断
面図であって、図１（Ａ）の説明と同様であるが、同図
においては、第１および第２平坦層３５，３８が他の層
に介在されることなしに接触されていることに注目され
たい。
【００２１】図２および図３は、図４（Ｂ）のＣ−Ｃ´
線断面図であって、この発明のＤＲＡＭセルの平坦化方
法を示す工程図である。
【００２２】まず、Ｐ型シリコン基板Ｓ上にフィールド
酸化膜３１を形成した後、コンデンサやＭＯＳトランジ
スタなどの素子を形成する。ただちに、同図には示さな
いコンデンサ電極３３を形成し、その後にゲート酸化膜
ＧＯおよびゲート電極Ｇを形成する。次いで、Ｎ型不純
物をイオン注入してＮ＋　不純物領域３２を形成する。 その後、後続工程において形成されるＢＰＳＧ平坦化層
のグラスフローによる剥がれを防ぐためにＣＶＤ法によ
り層間絶縁膜３４を形成する（図２（Ａ））。
【００２３】次いで、積層工程を容易にするために第１
平坦層３５を形成し、リフローを施して一次平坦化を行
なう（図２（Ｂ））。ここで、第１平坦層３５はホウ素
−リンがドーピングされたシリコン酸化膜（ＢＰＳＧ）
またはリンがドーピングされたシリコン酸化膜（ＰＳＧ
）のいずれか１つからなることができる。
【００２４】その後、第１平坦化層３５上にＣＶＤ法に
て第１導電層を形成した後、エッチング工程を行ないビ
ット線として使用される導電体パターン３６を形成する
（図２（Ｃ））。この導電体パターン３６は、たとえば
、多結晶シリコン膜とその上に形成されるシリサイド膜
からなるポリサイド膜である。このシリサイド膜はモリ
ブデン、タングステン、タンタル、またはチタニウムの
ような低抵抗の高融点金属からなることもできる。また
、シリサイド膜は高融点金属とシリコンとの組成物から
なることもできる。この高融点金属はＤＲＡＭ製造工程
の熱処理に耐えることができる。
【００２５】その後、導電体パターン３６が形成された
第１平坦層３５上に、基板全面にわたって第２平坦層３
８を形成した後、窒素ガス熱処理（アニーリング）して
二次平坦化を行なう（図３（Ａ））。このようなアニー
リングは導電体パターン３６の抵抗を低くするため導電
体パターン３６の形成後、窒素ガスアニーリングを追加
してさらに行なう方法と、第２平坦層３８を形成した後
導電体パターン３６と第２平坦層３８の窒素ガスアニー
リングを同時に行なう方法とがあるが、同時に行なう方
法の方が工程数を縮めることができるため好ましい。こ
こで、第２平坦層３８は第１平坦層３５と同様の材料を
用いる。
【００２６】このようにして形成された二次平坦層３８
上に感光性物質を塗布した後、エッチングしてコンタク
トホールＨを形成し、感光性物質を除去する。このコン
タクトホールＨに金属膜３９を形成してこの発明の半導
体装置を得る（図３（Ｂ））。
【００２７】
【発明の効果】前記のように、この発明によると、導電
体パターンを高温あるいは低温の熱酸化膜でキャッピン
グせず、熱流動性絶縁膜で平坦化させることにより、コ
ンタクトホールの形成後、第１および第２平坦化層の間
のエッチング率の差によりコンタクトホールの内方の側
壁の突出部位を生じることを防ぐことができる。したが
って、金属膜の形成の際層間の段差により起こる金属膜
の破壊を避けることができる。
【００２８】また、同時に導電体パターンの形成後、非
流動性の高温あるいは低温酸化膜でキャッピングせず、
直接熱流動性絶縁膜で平坦化させることにより工程数を
縮めることができる。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）はそれぞれこの発明による
図４（Ａ）のＡ−Ａ´線断面図およびＢ−Ｂ´線断面図
。
【図２】図４（Ｂ）のＣ−Ｃ´線の断面図であり、本発
明の半導体装置の平坦化工程図。
【図３】図４（Ｂ）のＣ−Ｃ´線の断面図であり、図２
に続く本発明の半導体装置の平坦化工程図。
【図４】（Ａ）は一般的なＤＲＡＭセルのレイアウト図
であり、（Ｂ）はＤＲＡＭセルの周辺回路の領域のレイ
アウト図。
【図５】（Ａ）および（Ｂ）はそれぞれ図４（Ａ）のＡ
−Ａ´線断面図および図４（Ｂ）のＣ−Ｃ´線断面図。
【符号の説明】
３６：フィールド酸化膜 ３２：Ｎ＋　不純物領域 ３４：層間絶縁膜 ３５：第１平坦層（第１平坦化用物質）３６：導電体パ
ターン ３８：第２平坦層（第２平坦化用物質）３９：金属膜 Ｓ：Ｐ型シリコン基板 Ｇ：ゲート電極 ＧＯ：ゲート酸化膜 Ｈ：コンタクトホール

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　フィールド酸化膜が形成されたシリコ
    ン基板上にコンデンサとアクセストランジスタとを形成
    する工程と、前記基板全面に層間絶縁膜を形成する工程
    と、前記層間絶縁膜上に第１平坦化用物質を塗布した後
    、リフローさせて一次平坦化させる工程と、前記第１平
    坦層上にＣＶＤ法により導電体パターンを形成する工程
    と、前記導電体パターン上に第２平坦化用物質を塗布し
    た後、窒素ガスアニーリングによりリフローさせて二次
    平坦化させる工程と、コンタクトホールを形成し金属膜
    を形成する工程とを含むことを特徴とする、半導体装置
    の平坦化方法。
  2. 【請求項２】　　前記第１平坦化用物質と第２平坦化用
    物質とのエッチング率が類似することを特徴とする、請
    求項１記載の半導体装置の平坦化方法。
  3. 【請求項３】　　前記２つの平坦化物質は熱流動性を有
    する材料であることを特徴とする、請求項２記載の半導
    体装置の平坦化方法。
  4. 【請求項４】　　前記平坦化物質はホウ素−リンがドー
    ピングされたシリコン酸化膜またはリンがドーピングさ
    れたシリコン酸化膜のうちのいずれか１つを用いること
    を特徴とする、請求項３記載の半導体装置の平坦化方法
    。
  5. 【請求項５】　　前記導電体パターンはポリサイド膜ま
    たはポリシリコン膜のうちのいずれか１つで形成するこ
    とを特徴とする、請求項１記載の半導体装置の平坦化方
    法。
  6. 【請求項６】　　前記導電体パターンを形成した後、導
    電体パターンの抵抗を低くするため窒素ガスアニーリン
    グ段階をさらに含むことを特徴とする、請求項１記載の
    半導体装置の平坦化方法。
  7. 【請求項７】　　シリコン基板と、この基板上にフィー
    ルド酸化膜で分離された素子領域と、この素子領域上に
    選択的に形成される能動素子とで構成された半導体装置
    において、前記能動素子との接続のための導電体パター
    ンが非流動性絶縁膜によりキャッピングされないで、エ
    ッチング率が類似した２つの層の平坦化物質の間に介在
    された構造となることを特徴とする、半導体装置。
JP3275475A 1990-10-23 1991-10-23 半導体装置の平坦化方法および半導体装置 Pending JPH04282832A (ja)

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