JPH0427707B2 - - Google Patents
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- JPH0427707B2 JPH0427707B2 JP55073519A JP7351980A JPH0427707B2 JP H0427707 B2 JPH0427707 B2 JP H0427707B2 JP 55073519 A JP55073519 A JP 55073519A JP 7351980 A JP7351980 A JP 7351980A JP H0427707 B2 JPH0427707 B2 JP H0427707B2
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- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
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- 230000003071 parasitic effect Effects 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims 9
- 239000000758 substrate Substances 0.000 claims 9
- 238000009792 diffusion process Methods 0.000 claims 6
- 238000002955 isolation Methods 0.000 claims 6
- 230000015572 biosynthetic process Effects 0.000 claims 4
- 229910052698 phosphorus Inorganic materials 0.000 claims 3
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 2
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- -1 Phosphorus ions Chemical class 0.000 claims 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
第１図ＡないしＧはBi−CMOSトランジスタ
の従来の製造方法の一例を工程順に示す断面図、
第２図ａないしｆはこの発明に係るBi−CMOS
トランジスタの製造方法の一実施例を工程順に示
す断面図、第３図と第４図はこの発明により製造
されるBi−CMOSトランジスタにおいて形成さ
れる寄生トランジスタの構造の概略を示す断面図
である。 ６１……第１のマスク、７１……第２のマス
ク、８１……第３のマスク、９１……第４のマス
ク、１００……基体、１０２，１０３……埋込
層、１０４……Ｐ型半導体層（エピタキシヤル成
長層）、１０５……バイポーラ素子側のＮウエル、
１０６……CMOS素子側のＮウエル、１０７…
…ベース領域、１０８……ソース、１０９……ド
レイン、１１０……Ｐ型領域、１１１，１１２…
…チヤンネルストツパ、１１３……エミツタ領
域、１１４……ソース、１１５……ドレイン、１
１６……N+領域、１１７，１１９……ゲート
SiO2層、１１８，１２０……ゲート電極。
の従来の製造方法の一例を工程順に示す断面図、
第２図ａないしｆはこの発明に係るBi−CMOS
トランジスタの製造方法の一実施例を工程順に示
す断面図、第３図と第４図はこの発明により製造
されるBi−CMOSトランジスタにおいて形成さ
れる寄生トランジスタの構造の概略を示す断面図
である。 ６１……第１のマスク、７１……第２のマス
ク、８１……第３のマスク、９１……第４のマス
ク、１００……基体、１０２，１０３……埋込
層、１０４……Ｐ型半導体層（エピタキシヤル成
長層）、１０５……バイポーラ素子側のＮウエル、
１０６……CMOS素子側のＮウエル、１０７…
…ベース領域、１０８……ソース、１０９……ド
レイン、１１０……Ｐ型領域、１１１，１１２…
…チヤンネルストツパ、１１３……エミツタ領
域、１１４……ソース、１１５……ドレイン、１
１６……N+領域、１１７，１１９……ゲート
SiO2層、１１８，１２０……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 同一の基板上に少なくともバイポーラトラン
ジスタとCMOSトランジスタとを形成する半導
体集積回路装置の製造方法において、 第１のマスク６１を介して、第１導電型の半導
体にてなる基板１００上に第２導電型の不純物を
導入することにより少なくとも第１及び第２の２
つの埋込層１０２，１０３を形成する工程と、 上記基板及び上記第１及び第２埋込層の上に第
１導電型のエピタキシヤル層１０４を形成する工
程と、 第２のマスクを介して、上記第１埋込層上及び
第２埋込層の一部上の上記エピタキシヤル層内に
第２導電型の不純物を上記第１及び第２埋込層ま
で拡散し到達させることで、上記エピタキシヤル
層を介在させてバイポーラトランジスタ用の第２
導電型領域１０５と、CMOSトランジスタの第
２導電型のウエル１０６とを形成する工程と、 第３のマスクを介して、第１導電型の不純物を
導入することにより、上記バイポーラトランジス
タ用第２導電型領域内にベース領域１０７と、上
記CMOSトランジスタの第２導電型のウエル内
にソース及びドレイン領域１０８，１０９と、上
記CMOSトランジスタの第２導電型の上記ウエ
ルに隣接し上記第２埋込層上の上記エピタキシヤ
ル層１１０内にチヤンネルストツパ領域１１１，
１１２とを形成する工程と、 第４のマスクを介して、第２導電型の不純物を
導入することにより、上記バイポーラトランジス
タの上記ベース領域内にエミツタ領域１１３と、
上記バイポーラトランジスタ用第２導電型領域内
に電極とのオーミツクコンタクトを改善するため
の領域１１６と、上記チヤンネルストツパ領域の
内側に上記CMOSトランジスタのソース及びド
レイン領域１１４，１１５とを形成する工程と、 を備えたことを特徴とする半導体集積回路装置の
製造方法。 【特許請求の範囲】 この発明は半導体集積回路装置の製造方法に関
し、特に同一基板上にバイポーラトランジスタと
相補型電界効果トランジスタ（以下CMOSトラ
ンジスタという。）とを形成した、いわゆるBi−
CMOSトランジスタの製造方法に関する。 この種のBi−CMOSトランジスタの従来の製
造方法は第１図ＡないしＧに示す通りである。 即ち、 (A) Ｐ型シリコン基板１０に第１のマスク１１を
用いてN+型埋込層１２を拡散する。 (B) 基板１０上にＮ型のエピタキシヤル層１３を
成長させる。 (C) 開口２０を有する第２のマスク２１を用いて
Ｐ型拡散を行ない、バイポーラ素子を分散する
ためのP+型の分離領域１４を形成する。 (D) 次いで、開口３０を有する第３のマスク３１
を用いてＮチヤンネルMOSトランジスタ用の
P-ウエル１５をＰ型拡散により形成する。こ
のとき分離領域１４のP+層も拡散が進み、基
板１０に到達し分離が完成する。 (E) 次いで第４のマスク４１を用いてバイポーラ
素子のベース領域１６、CMOS素子のＰチヤ
ンネルMOSトランジスタのソース・ドレイン
領域１７ａ，１７ｂ、ＮチヤンネルMOSトラ
ンジスタのP+チヤンネルストツパ１８等を形
成するためのN+型拡散を行なう。 (F) その後第５のマスク５１を用いてバイポーラ
素子のエミツタ領域１９、CMOS素子のＮチ
ヤンネルMOSトランジスタのソース，ドレイ
ン領域２０ａ，２０ｂ、ＰチヤンネルMOSト
ランジスタのチヤンネルストツパ２２を形成す
るためのN+型拡散を行なう。 (G) そしてCMOS素子の各MOSトランジスタの
ゲートとなる部分にゲート酸化膜を形成し、コ
ンタクトホトリソン，Ａ配線等の工程を経て
Bi−CMOS構造が完成される。 上述のように従来の製造方法においては、バイ
ポーラ素子用の分離領域を形成するための工程
（第１図Ｃ）とウエルを形成するための工程（第
１図Ｄ）とを必要としており、また上記各工程に
別個のマスク２１と３１とを用意しなければなら
なかつた。 さらに、Bi−CMOSトランジスタにおいては、
寄生トランジスタのラツチアツプを防止する必要
があり、従来は、このラツチアツプを防止するた
め寄生トランジスタのエミツタ，コレクタ，ベー
ス各領域の濃度プロフアイルをパラメータに入れ
た各寄生トランジスタのスケールデイメンシヨン
を決定しなければならず設計的にも困難な問題を
含んでいた。 この発明は上述の事情に鑑みてなされたもの
で、Bi−CMOSトランジスタの製造方法におい
て、バイポーラトランジスタの分離とCMOSト
ランジスタのウエルの形成とを１つのマスクによ
つて１つの工程で行なうことにより、従来の製造
方法に比してマスク数と工程数とを低減できると
ともに寄生トランジスタによるラツチアツプを効
果的に防止できるBi−CMOSトランジスタの製
造方法を提供することを目的とするものである。 以下にこの発明の一実施例を図面とともに説明
する。 第２図ａないし、ｆは本発明の一実施例に係る
Bi−CMOSトランジスタの製造方法を工程順に
示すものである。 (a) たとえば「100」方位で1015／cm3の不純物濃
度を有するＰ型半導体にてなる基体１００に
SiO2膜にてなる第１のマスク６１の開口６２，
６３を介してリンを選択拡散して、たとえば不
純物濃度３×1019／cm3のN+型埋込層１０２，
１０３を形成する。 (b) 次にマスク６１を除去した後、基体１００上
にたとえばボロンを用いて５〜10×1014／cm3の
不純物濃度で、Ｐ型半導体層１０４を膜厚６〜
10μでエピタキシヤル成形法により形成する。 (c) このＰ型半導体層１０４に第２のマスク７１
を用いて開口７２，７３を介して、リンイオン
を60KeVで４×1012／cm3で注入し、さらにたと
えば15時間拡散して、埋込層１０２，１０３上
にバイポーラ素子側のＮウエル１０５，
CMOS側のＮウエル１０６を形成する。Ｎウ
エル１０５はバイポーラトランジスタのコレク
タ領域となる。 Ｎウエル１０５はエピタキシヤル成長層であ
るＰ型半導体層１０４によつて分離される。 (d) 次に第３のマスク８１の開口８２ａ，８２
ｂ，８２ｃ，８２ｄ，８２ｅを介して、ボロン
を用いて不純物濃度５〜８×1018／cm3のP+型の
半導体層を拡散により形成して、バイポーラ素
子側のＮウエル１０５にバイポーラトランジス
タのベース領域１０７を形成するとともに、
CMOSトランジスタ側のＮウエル１０６には
ＰチヤンネルMOSトランジスタのソース１０
８とドレイン１０９ならびにＮウエル１０６に
隣接したＰ型領域１１０には、この領域１１０
の表面の導電型が反転するのを防止するチヤン
ネルストツパ１１１，１１２を形成する。 (e) 次に第４のマスク９１の開口９２ａ，９２
ｂ，９２ｃ，９２ｄを介して、リンを用いて不
純物濃度1019／cm3のN+型半導体層を拡散によ
り形成して、バイポーラトランジスタのエミツ
タ領域１１３を形成するとともに、Ｐ型領域１
１０において、チヤンネルストツパ１１１，１
１２の内側にＮチヤンネルMOSトランジスタ
のソース１１４とドレイン１１５を形成する。
またバイポーラ素子側のＮウエル１０５には接
続電極とのオーミツクコンタクトを改善するた
めのN+領域１１６を形成する。 (f) その後公知の方法により、PMOSトランジ
スタ側のドレイン１０９とソース１０８に跨る
ゲートSiO2層１１７を形成して、その上にゲ
ート電極１１８を形成する一方、NMOSトラ
ンジスタ側のドレイン１１５とソース１１４と
の跨るゲートSiO2層１１９を形成して、その
上にゲート電極１２０を形成する。 さらに各MOSトランジスタのソースとドレイ
ンならびにバイポーラトランジスタのコレクタ，
ベース，エミツタに電極１２０ないし１２６を形
成する。 上述のようにして、Ｎウエル１０５にてなるコ
レクタとベース１０７とエミツタ１１３とによつ
てバイポーラトランジスタが構成され、また
SiO2層１１７をゲート絶縁膜、電極１１８をゲ
ート電極とし、ソース１０８，ドレイン１０９と
その間のＮ型領域をチヤンネルとするＰチヤンネ
ルMOSトランジスタおよびSiO2層１１９をゲー
ト絶縁膜、電極１２０をゲート電極とし、ソース
１１４とドレイン１１５とその間のＰ型領域をチ
ヤンネルとするＮチヤンネルMOSトランジスタ
が構成される。またバイポーラトランジスタはエ
ピタキシヤル成長層であるＰ型半導体層１０４に
よつて分離されている。 以上の説明から判るように、この発明によれば
Bi−CMOSトランジスタの製造方法において、
バイポーラ素子の分離とCMOSトランジスタ用
のウエルの形成とをただ１つのマスク（実施例で
は第２のマスク７１）を用いた１つの工程（第２
図ｃ）によつてなされる。これに対して従来の製
造方法においてはバイポーラ素子の分離領域の形
成とCMOSトランジスタのウエル形成は別個の
工程で行なわれ、それぞれ別個のマスク（前述の
例では第２のマスク２１と第３のマスク３１）が
必要であつた。 この比較から明らかなように、この発明によれ
ばBi−CMOSトランジスタの製造時に要するマ
スク数を従来の方法に比して少なくすることが出
来、工程も簡単となり、安価にかつ容易にBi−
CMOSトランジスタを製造出来る。 また、この発明によればCMOSトランジスタ
における、いわゆるラツチアツプを有効に防止す
ることが出来る。 即ちこの発明により製造されるCMOSトラン
ジスタにおいてはＮ−MOSのドレイン領域１１
４とＰ型のエピタキシヤル層１０４とN+埋込層
１０３とで形成される第１の寄生トランジスタの
断面図は第３図のようになり、そのベース領域は
エピタキシヤル層で形成されるために、この第１
の寄生トランジスタのhFEが小さくなり、またベ
ース巾W1も大きくなるのでさらにhFEが小さくな
り、ラツチアツプの防止に効果的である。 またPMOSのドレイン領域１０８とＮウエル
１０６とN+埋込層１０３とで形成される第２の
寄生トランジスタの断面図は第４図のようにな
り、そのベース領域にN+層が入つているのでhFE
は小さくなり、ラツチアツプが防止される。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351980A JPS56169359A (en) | 1980-05-30 | 1980-05-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351980A JPS56169359A (en) | 1980-05-30 | 1980-05-30 | Semiconductor integrated circuit device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226204A Division JPS59188162A (ja) | 1983-11-29 | 1983-11-29 | 半導体集積回路装置 |
| JP8545890A Division JPH0316166A (ja) | 1990-03-31 | 1990-03-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169359A JPS56169359A (en) | 1981-12-26 |
| JPH0427707B2 true JPH0427707B2 (ja) | 1992-05-12 |
Family
ID=13520567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351980A Granted JPS56169359A (en) | 1980-05-30 | 1980-05-30 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169359A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206063A (en) * | 1981-06-15 | 1982-12-17 | Toshiba Corp | Semiconductor substrate and manufacture therefor |
| JPS57206064A (en) * | 1981-06-15 | 1982-12-17 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS58182863A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体装置 |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPH0622274B2 (ja) * | 1983-11-02 | 1994-03-23 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
| JPS60218866A (ja) * | 1984-04-13 | 1985-11-01 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
| KR890004420B1 (ko) * | 1986-11-04 | 1989-11-03 | 삼성반도체통신 주식회사 | 반도체 바이 씨 모오스장치의 제조방법 |
| JPS6325964A (ja) * | 1987-02-13 | 1988-02-03 | Seiko Epson Corp | Ｃ−ｍｏｓ型半導体集積回路装置 |
| JP2689114B2 (ja) * | 1987-05-30 | 1997-12-10 | 株式会社リコー | 半導体集積回路装置の製造方法 |
-
1980
- 1980-05-30 JP JP7351980A patent/JPS56169359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169359A (en) | 1981-12-26 |
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