JP3030963B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3030963B2 JP3030963B2 JP3235657A JP23565791A JP3030963B2 JP 3030963 B2 JP3030963 B2 JP 3030963B2 JP 3235657 A JP3235657 A JP 3235657A JP 23565791 A JP23565791 A JP 23565791A JP 3030963 B2 JP3030963 B2 JP 3030963B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に異なる導電型のＭＯＳトランジスタを含む半
導体装置の製造方法に関する。
関し、特に異なる導電型のＭＯＳトランジスタを含む半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ素子のように異なる導電
型のＭＯＳトランジスタを含む半導体装置の製造方法と
して、図３に示す方法が提案されている。同図（ａ）乃
至（ｄ）はその製造方法を工程順に示す断面図である。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にＰウ
ェル領域２及びＮウェル領域３を形成した後、選択酸化
工程によりフィールド酸化膜４を形成して素子分離を行
った後、素子領域にゲート酸化膜５を約１５nmの厚さに
成長させる。更に、この上にポリシリコン膜６を約 200
nm成長させる。
型のＭＯＳトランジスタを含む半導体装置の製造方法と
して、図３に示す方法が提案されている。同図（ａ）乃
至（ｄ）はその製造方法を工程順に示す断面図である。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にＰウ
ェル領域２及びＮウェル領域３を形成した後、選択酸化
工程によりフィールド酸化膜４を形成して素子分離を行
った後、素子領域にゲート酸化膜５を約１５nmの厚さに
成長させる。更に、この上にポリシリコン膜６を約 200
nm成長させる。
【０００３】次に、同図（ｂ）に示すように、第１のフ
ォトレジスト３１をマスクとしてポリシリコン膜６のド
ライエッチングを行いＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタ）とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）の各ゲート
電極８Ｐ，８Ｎを形成する。そして、同図（ｃ）に示す
ように、第２のフォトレジスト３２をマスクとしてＰＭ
ＯＳトランジスタの領域を覆い、リンイオンを例えばエ
ネルギー 40KeV，ドーズ量約 3.0×1013cm-2で注入し、
ＮＭＯＳトランジスタのソース・ドレイン領域８Ｎの低
濃度Ｎ- 拡散層９Ｎを形成する。
ォトレジスト３１をマスクとしてポリシリコン膜６のド
ライエッチングを行いＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタ）とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）の各ゲート
電極８Ｐ，８Ｎを形成する。そして、同図（ｃ）に示す
ように、第２のフォトレジスト３２をマスクとしてＰＭ
ＯＳトランジスタの領域を覆い、リンイオンを例えばエ
ネルギー 40KeV，ドーズ量約 3.0×1013cm-2で注入し、
ＮＭＯＳトランジスタのソース・ドレイン領域８Ｎの低
濃度Ｎ- 拡散層９Ｎを形成する。
【０００４】次に、同図（ｄ）に示すように、第３のフ
ォトレジスト３３をマスクとして今度はＮＭＯＳトラン
ジスタの領域を覆い、ボロンイオンを例えばエネルギー
30KeV，ドーズ量約 3.0×1013cm-2で注入し、ＰＭＯＳ
トランジスタのソース・ドレイン領域８Ｐの低濃度Ｐ-
拡散層９Ｐを形成する。しかる後、図示は省略するが、
ゲート電極の両側面にサイドウォールを形成し、ソース
・ドレイン領域高濃度拡散層を形成した後、層間絶縁膜
としてＰＳＧ膜を成長させ、次いで電極部分を開口し、
アルミニウムによる配線加工を施すことにより所望の半
導体装置が得られる。
ォトレジスト３３をマスクとして今度はＮＭＯＳトラン
ジスタの領域を覆い、ボロンイオンを例えばエネルギー
30KeV，ドーズ量約 3.0×1013cm-2で注入し、ＰＭＯＳ
トランジスタのソース・ドレイン領域８Ｐの低濃度Ｐ-
拡散層９Ｐを形成する。しかる後、図示は省略するが、
ゲート電極の両側面にサイドウォールを形成し、ソース
・ドレイン領域高濃度拡散層を形成した後、層間絶縁膜
としてＰＳＧ膜を成長させ、次いで電極部分を開口し、
アルミニウムによる配線加工を施すことにより所望の半
導体装置が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、この半
導体装置の製造方法によると、ゲート電極形成に１つの
フォトレジスト工程が必要とされ、ソース，ドレイン領
域形成にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
でそれぞれ１つずつのフォトレジスト工程が必要とさ
れ、結局この工程だけで３つのフォトレジスト工程が必
要とされ製造が複雑でかつ時間がかかるという問題があ
る。本発明の目的は、フォトレジスト工程を削減して製
造の容易化、製造時間の短縮を可能にした半導体装置の
製造方法を提供することにある。
導体装置の製造方法によると、ゲート電極形成に１つの
フォトレジスト工程が必要とされ、ソース，ドレイン領
域形成にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
でそれぞれ１つずつのフォトレジスト工程が必要とさ
れ、結局この工程だけで３つのフォトレジスト工程が必
要とされ製造が複雑でかつ時間がかかるという問題があ
る。本発明の目的は、フォトレジスト工程を削減して製
造の容易化、製造時間の短縮を可能にした半導体装置の
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に一導電型ＭＯＳトランジスタ形
成領域、逆導電型ＭＯＳトランジスタ形成領域、及びコ
レクタ領域を含むバイポーラトランジスタ形成領域をそ
れぞれ形成する工程と、前記各ＭＯＳトランジスタ形成
領域の表面にゲート絶縁膜を形成する工程と、前記各Ｍ
ＯＳトランジスタ形成領域及び前記バイポーラトランジ
スタ形成領域上に導電膜を形成する工程と、前記導電膜
上に形成した第１のフォトレジストを前記一導電型ＭＯ
Ｓトランジスタ形成領域、前記バイポーラトランジスタ
形成領域及び前記逆導電型ＭＯＳトランジスタ形成領域
内のゲート形成領域のみ残してパターニングを行って逆
導電型ＭＯＳトランジスタのゲート電極を形成する工程
と、前記第１のフォトレジストをマスクとして前記逆導
電型ＭＯＳトランジスタ形成領域に逆導電型不純物を注
入して逆導電型ＭＯＳトランジスタのソース・ドレイン
領域を形成する工程と、前記第１のフォトレジストを除
去し前記導電膜上に形成した第２のフォトレジストを前
記逆導電型ＭＯＳトランジスタ形成領域、前記一導電型
ＭＯＳトランジスタ形成領域内のゲート形成領域、及び
前記バイポーラトランジスタ形成領域内のコレクタ電極
形成領域のみ残してパターニングを行って一導電型ＭＯ
Ｓトランジスタのゲート電極とバイポーラトランジスタ
のコレクタ電極を形成する工程と、前記第２のフォトレ
ジストをマスクとして前記一導電型ＭＯＳトランジスタ
形成領域及び前記バイポーラトランジスタ形成領域に一
導電型不純物を注入して一導電型ＭＯＳトランジスタの
ソース・ドレイン領域とバイポーラトランジスタのベー
ス領域を形成する工程を含んでいる。
造方法は、半導体基板に一導電型ＭＯＳトランジスタ形
成領域、逆導電型ＭＯＳトランジスタ形成領域、及びコ
レクタ領域を含むバイポーラトランジスタ形成領域をそ
れぞれ形成する工程と、前記各ＭＯＳトランジスタ形成
領域の表面にゲート絶縁膜を形成する工程と、前記各Ｍ
ＯＳトランジスタ形成領域及び前記バイポーラトランジ
スタ形成領域上に導電膜を形成する工程と、前記導電膜
上に形成した第１のフォトレジストを前記一導電型ＭＯ
Ｓトランジスタ形成領域、前記バイポーラトランジスタ
形成領域及び前記逆導電型ＭＯＳトランジスタ形成領域
内のゲート形成領域のみ残してパターニングを行って逆
導電型ＭＯＳトランジスタのゲート電極を形成する工程
と、前記第１のフォトレジストをマスクとして前記逆導
電型ＭＯＳトランジスタ形成領域に逆導電型不純物を注
入して逆導電型ＭＯＳトランジスタのソース・ドレイン
領域を形成する工程と、前記第１のフォトレジストを除
去し前記導電膜上に形成した第２のフォトレジストを前
記逆導電型ＭＯＳトランジスタ形成領域、前記一導電型
ＭＯＳトランジスタ形成領域内のゲート形成領域、及び
前記バイポーラトランジスタ形成領域内のコレクタ電極
形成領域のみ残してパターニングを行って一導電型ＭＯ
Ｓトランジスタのゲート電極とバイポーラトランジスタ
のコレクタ電極を形成する工程と、前記第２のフォトレ
ジストをマスクとして前記一導電型ＭＯＳトランジスタ
形成領域及び前記バイポーラトランジスタ形成領域に一
導電型不純物を注入して一導電型ＭＯＳトランジスタの
ソース・ドレイン領域とバイポーラトランジスタのベー
ス領域を形成する工程を含んでいる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）乃至（ｃ）は本発明の参照例を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板１にＰウェル領域２及びＮウェル領域３
を形成し、続いて選択酸化工程によりフィールド酸化膜
４を形成して素子分離を行った後、ゲート酸化膜５を約
１５nmの厚さに成長させる。その上で、全面にポリシリ
コン膜６を約 200nm成長させる。続いて、同図（ｂ）に
示すように、第１のフォトレジスト７をパターニング
し、ＮＭＯＳトランジスタ領域におけるポリシリコン膜
６の選択除去を行いＮＭＯＳトランジスタのゲート電極
８Ｎを形成する。このとき、第１のフォトレジスト７は
ＰＭＯＳトランジスタ領域を覆った状態とされる。そし
て、この第１のフォトレジスト７をマスクとしてリンイ
オンを例えばエネルギー 40KeV，ドーズ量約 3.0×1013
cm-2の条件で注入し、ＮＭＯＳトランジスタのソース・
ドレイン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
る。図１（ａ）乃至（ｃ）は本発明の参照例を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板１にＰウェル領域２及びＮウェル領域３
を形成し、続いて選択酸化工程によりフィールド酸化膜
４を形成して素子分離を行った後、ゲート酸化膜５を約
１５nmの厚さに成長させる。その上で、全面にポリシリ
コン膜６を約 200nm成長させる。続いて、同図（ｂ）に
示すように、第１のフォトレジスト７をパターニング
し、ＮＭＯＳトランジスタ領域におけるポリシリコン膜
６の選択除去を行いＮＭＯＳトランジスタのゲート電極
８Ｎを形成する。このとき、第１のフォトレジスト７は
ＰＭＯＳトランジスタ領域を覆った状態とされる。そし
て、この第１のフォトレジスト７をマスクとしてリンイ
オンを例えばエネルギー 40KeV，ドーズ量約 3.0×1013
cm-2の条件で注入し、ＮＭＯＳトランジスタのソース・
ドレイン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
【０００８】次に、同図（ｃ）に示すように、第２のフ
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域に残されていた前記ポリシリコン膜６の選択除
去を行いＰＭＯＳトランジスタのゲート電極８Ｐを形成
する。このとき、第２のフォトレジスト１０はＮＭＯＳ
トランジスタ領域を覆った状態とされる。そして、前記
第２のフォトレジスト１０をマスクとしてボロンイオン
を例えばエネルギー 30KeV，ドーズ量約 3.0×1013cm-2
の条件で注入し、ＰＭＯＳトランジスタのソース・ドレ
イン領域の低濃度Ｐ- 拡散層９Ｐを形成する。
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域に残されていた前記ポリシリコン膜６の選択除
去を行いＰＭＯＳトランジスタのゲート電極８Ｐを形成
する。このとき、第２のフォトレジスト１０はＮＭＯＳ
トランジスタ領域を覆った状態とされる。そして、前記
第２のフォトレジスト１０をマスクとしてボロンイオン
を例えばエネルギー 30KeV，ドーズ量約 3.0×1013cm-2
の条件で注入し、ＰＭＯＳトランジスタのソース・ドレ
イン領域の低濃度Ｐ- 拡散層９Ｐを形成する。
【０００９】しかる後、図示は省略するが、各トランジ
スタのゲート電極の両側面にサイドウォールを形成し、
ソース・ドレイン領域高濃度拡散層を形成した後、層間
絶縁膜としてＰＳＧ膜を成長させ、次いで電極部分を開
口し、アルミニウムによる配線加工を施すことにより所
望の半導体装置が得られる。したがって、この製造方法
では、第１のフォトレジスト７と第２のフォトレジスト
１０を用いた２つのフォトレジスト工程でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを製造することがで
き、従来の工程よりも１回のフォトレジスト工程を削減
することができる。
スタのゲート電極の両側面にサイドウォールを形成し、
ソース・ドレイン領域高濃度拡散層を形成した後、層間
絶縁膜としてＰＳＧ膜を成長させ、次いで電極部分を開
口し、アルミニウムによる配線加工を施すことにより所
望の半導体装置が得られる。したがって、この製造方法
では、第１のフォトレジスト７と第２のフォトレジスト
１０を用いた２つのフォトレジスト工程でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを製造することがで
き、従来の工程よりも１回のフォトレジスト工程を削減
することができる。
【００１０】図２（ａ）乃至（ｃ）は本発明の第１の実
施例であるＢｉＣＭＯＳ集積回路の製造方法を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板２１にＰ+ 埋込層２２及びＮ+ 埋込層２
３を形成した後、Ｎ型エピタキシャル層２４を形成し、
続いてＰウェル領域２及びＮウェル領域３を形成する。
次に選択酸化工程によりフィールド酸化膜４を形成して
素子分離を行った後、ゲート酸化膜５を約１５nmの厚さ
に成長させる。このとき、ＮＰＮバイポーラトランジス
タのコレクタ部分のみ酸化膜を除去する。そして、この
上にポリシリコン膜６を約 200nm成長させた後、リンを
ＰＯＣｌ3 雰囲気中で拡散し、ＮＰＮバイポーラトラン
ジスタのコレクタ領域となるＮ+ 拡散層２５を形成す
る。
施例であるＢｉＣＭＯＳ集積回路の製造方法を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板２１にＰ+ 埋込層２２及びＮ+ 埋込層２
３を形成した後、Ｎ型エピタキシャル層２４を形成し、
続いてＰウェル領域２及びＮウェル領域３を形成する。
次に選択酸化工程によりフィールド酸化膜４を形成して
素子分離を行った後、ゲート酸化膜５を約１５nmの厚さ
に成長させる。このとき、ＮＰＮバイポーラトランジス
タのコレクタ部分のみ酸化膜を除去する。そして、この
上にポリシリコン膜６を約 200nm成長させた後、リンを
ＰＯＣｌ3 雰囲気中で拡散し、ＮＰＮバイポーラトラン
ジスタのコレクタ領域となるＮ+ 拡散層２５を形成す
る。
【００１１】次に、同図（ｂ）に示すように、第１のフ
ォトレジスト７をパターニングしてＮＭＯＳトランジス
タ領域のポリシリコン膜６の選択除去を行い、ＮＭＯＳ
トランジスタのゲート電極８Ｎを形成する。このとき第
１のフォトレジスト７でＰＭＯＳトランジスタ領域とＮ
ＰＮバイポーラトランジスタ領域を覆っている。そして
前記第１のフォトレジスト７をマスクとしてリンイオン
を例えばエネルギー 40KeV，ドーズ量 3.0×1013cm-2の
条件で注入し、ＮＭＯＳトランジスタのソース・ドレイ
ン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
ォトレジスト７をパターニングしてＮＭＯＳトランジス
タ領域のポリシリコン膜６の選択除去を行い、ＮＭＯＳ
トランジスタのゲート電極８Ｎを形成する。このとき第
１のフォトレジスト７でＰＭＯＳトランジスタ領域とＮ
ＰＮバイポーラトランジスタ領域を覆っている。そして
前記第１のフォトレジスト７をマスクとしてリンイオン
を例えばエネルギー 40KeV，ドーズ量 3.0×1013cm-2の
条件で注入し、ＮＭＯＳトランジスタのソース・ドレイ
ン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
【００１２】次に、同図（ｃ）に示すように、第２のフ
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域のポリシリコン膜６の選択除去を行い、ＰＭＯ
Ｓトランジスタのゲート電極８Ｐ及びＮＰＮバイポーラ
トランジスタのコレクタ電極８Ｂを形成する。このとき
第２のフォトレジスト１０でＮＭＯＳトランジスタ領域
を覆っている。そして前記第２のフォトレジスト１０を
マスクとしてボロンイオンを例えば、エネルギー 30Ke
V，ドーズ量約 3.0×1013cm-2の条件で注入し、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域の低濃度Ｐ- 拡
散層９Ｐを形成する。又、これと同時にＮＰＮバイポー
ラトランジスタのベース領域２６を形成する。
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域のポリシリコン膜６の選択除去を行い、ＰＭＯ
Ｓトランジスタのゲート電極８Ｐ及びＮＰＮバイポーラ
トランジスタのコレクタ電極８Ｂを形成する。このとき
第２のフォトレジスト１０でＮＭＯＳトランジスタ領域
を覆っている。そして前記第２のフォトレジスト１０を
マスクとしてボロンイオンを例えば、エネルギー 30Ke
V，ドーズ量約 3.0×1013cm-2の条件で注入し、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域の低濃度Ｐ- 拡
散層９Ｐを形成する。又、これと同時にＮＰＮバイポー
ラトランジスタのベース領域２６を形成する。
【００１３】その後、図示は省略するが、ＭＯＳトラン
ジスタ部においてはゲート電極の両側面にサイドウォー
ルを形成し、ソース・ドレイン領域の高濃度拡散層を形
成した後、バイポーラトランジスタ部のベース領域高濃
度拡散層及びエミッタ拡散層領域を形成する。次いで、
層間絶縁膜としてＰＳＧ膜を成長させた後、電極部分を
開口し、アルミニウムによる配線加工を施すことにより
所望の半導体装置が得られる。この製造方法によると、
ＭＯＳトランジスタのゲート電極の形成と、ソース・ド
レイン拡散層領域の形成を同一のフォトレジスト工程で
行うことができ、かつこれと同時にバイポーラトランジ
スタのベース領域も形成することができるので、従来と
比較して２つのフォトレジスト工程を削減することがで
き製造を容易にし、かつ製造時間を短縮することが可能
となる。
ジスタ部においてはゲート電極の両側面にサイドウォー
ルを形成し、ソース・ドレイン領域の高濃度拡散層を形
成した後、バイポーラトランジスタ部のベース領域高濃
度拡散層及びエミッタ拡散層領域を形成する。次いで、
層間絶縁膜としてＰＳＧ膜を成長させた後、電極部分を
開口し、アルミニウムによる配線加工を施すことにより
所望の半導体装置が得られる。この製造方法によると、
ＭＯＳトランジスタのゲート電極の形成と、ソース・ド
レイン拡散層領域の形成を同一のフォトレジスト工程で
行うことができ、かつこれと同時にバイポーラトランジ
スタのベース領域も形成することができるので、従来と
比較して２つのフォトレジスト工程を削減することがで
き製造を容易にし、かつ製造時間を短縮することが可能
となる。
【００１４】
【発明の効果】以上のように本発明によれば、一導電型
ＭＯＳトランジスタの形成領域とバイポーラトランジス
タの形成領域を第１のフォトレジストで覆った状態で逆
導電型ＭＯＳトランジスタのゲート電極及びソース・ド
レイン領域を形成し、次いで逆導電型ＭＯＳトランジス
タの形成領域とバイポーラトランジスタ形成領域内のコ
レクタ電極形成領域を第２のフォトレジストで覆った状
態で一導電型ＭＯＳトランジスタのゲート電極とコレク
タ電極及びソース・ドレイン領域とベース領域を形成し
ているので、Ｂｉ−ＣＭＯＳ構造を備えた半導体装置を
製造する際において、ＭＯＳトランジスタのゲート電極
の形成と、ソース・ドレイン領域、及びバイポーラトラ
ンジスタのコレクタ電極とベース領域の形成を同一のフ
ォトレジスト工程で行うことができ、従来の製造方法に
比較してフォトレジスト工程を削減することができ、製
造の容易化及び製造時間の短縮を図ることができる効果
がある。
ＭＯＳトランジスタの形成領域とバイポーラトランジス
タの形成領域を第１のフォトレジストで覆った状態で逆
導電型ＭＯＳトランジスタのゲート電極及びソース・ド
レイン領域を形成し、次いで逆導電型ＭＯＳトランジス
タの形成領域とバイポーラトランジスタ形成領域内のコ
レクタ電極形成領域を第２のフォトレジストで覆った状
態で一導電型ＭＯＳトランジスタのゲート電極とコレク
タ電極及びソース・ドレイン領域とベース領域を形成し
ているので、Ｂｉ−ＣＭＯＳ構造を備えた半導体装置を
製造する際において、ＭＯＳトランジスタのゲート電極
の形成と、ソース・ドレイン領域、及びバイポーラトラ
ンジスタのコレクタ電極とベース領域の形成を同一のフ
ォトレジスト工程で行うことができ、従来の製造方法に
比較してフォトレジスト工程を削減することができ、製
造の容易化及び製造時間の短縮を図ることができる効果
がある。
【図１】本発明の半導体装置の製造方法にかかる参照例
を製造工程順に示す断面図である。
を製造工程順に示す断面図である。
【図２】本発明の製造方法の第１の実施例を製造工程順
に示す断面図である。
に示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１，２１ Ｐ型シリコン基板 ２ Ｐウェル ３ Ｎウェル ６ ポリシリコン膜 ７ 第１のフォトレジスト ８Ｎ，８Ｐ ゲート電極 ９Ｎ，９Ｐ ソース・ドレイン領域 １０ 第２のフォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249
Claims (1)
- 【請求項１】 半導体基板に一導電型ＭＯＳトランジス
タ形成領域、逆導電型ＭＯＳトランジスタ形成領域、及
びコレクタ領域を含むバイポーラトランジスタ形成領域
をそれぞれ形成する工程と、前記各ＭＯＳトランジスタ
形成領域の表面にゲート絶縁膜を形成する工程と、前記
各ＭＯＳトランジスタ形成領域及び前記バイポーラトラ
ンジスタ形成領域上に導電膜を形成する工程と、前記導
電膜上に形成した第１のフォトレジストを前記一導電型
ＭＯＳトランジスタ形成領域、前記バイポーラトランジ
スタ形成領域及び前記逆導電型ＭＯＳトランジスタ形成
領域内のゲート形成領域のみ残してパターニングを行っ
て逆導電型ＭＯＳトランジスタのゲート電極を形成する
工程と、前記第１のフォトレジストをマスクとして前記
逆導電型ＭＯＳトランジスタ形成領域に逆導電型不純物
を注入して逆導電型ＭＯＳトランジスタのソース・ドレ
イン領域を形成する工程と、前記第１のフォトレジスト
を除去し前記導電膜上に形成した第２のフォトレジスト
を前記逆導電型ＭＯＳトランジスタ形成領域、前記一導
電型ＭＯＳトランジスタ形成領域内のゲート形成領域、
及び前記バイポーラトランジスタ形成領域内のコレクタ
電極形成領域のみ残してパターニングを行って一導電型
ＭＯＳトランジスタのゲート電極とバイポーラトランジ
スタのコレクタ電極を形成する工程と、前記第２のフォ
トレジストをマスクとして前記一導電型ＭＯＳトランジ
スタ形成領域及び前記バイポーラトランジスタ形成領域
に一導電型不純物を注入して一導電型ＭＯＳトランジス
タのソース・ドレイン領域とバイポーラトランジスタの
ベース領域を形成する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235657A JP3030963B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235657A JP3030963B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555484A JPH0555484A (ja) | 1993-03-05 |
| JP3030963B2 true JP3030963B2 (ja) | 2000-04-10 |
Family
ID=16989266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235657A Expired - Lifetime JP3030963B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030963B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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