JPH04212471A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04212471A JPH04212471A JP2303118A JP30311890A JPH04212471A JP H04212471 A JPH04212471 A JP H04212471A JP 2303118 A JP2303118 A JP 2303118A JP 30311890 A JP30311890 A JP 30311890A JP H04212471 A JPH04212471 A JP H04212471A
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特に、単層ポ
リシリコンゲート構造の不揮発性記憶素子を備えたもの
に利用して有効な技術に関するものである。
リシリコンゲート構造の不揮発性記憶素子を備えたもの
に利用して有効な技術に関するものである。
マスクＲＯＭの欠陥救済や記憶データの変更にＥＰＲＯ
Ｍ（イレーザブル＆エレクトリカリ・リード・オンリー
・メモリ）を用いる技術が公知である。そして、上記Ｅ
ＰＲＯＭとして単層ポリシリコンゲート構造のものを用
いる技術は、例えば１９９０年５月２１日付「電子情報
通信学会技術研究報告」Ｖｏｌ．９０、Ｎｏ．４７、頁
５１〜頁５３に記載がある。また、上記ＥＰＲＯＭとし
て、２層ゲート構造のものを用いる技術は、例えば特開
昭６１−４７６７１号公報に記載されている。
Ｍ（イレーザブル＆エレクトリカリ・リード・オンリー
・メモリ）を用いる技術が公知である。そして、上記Ｅ
ＰＲＯＭとして単層ポリシリコンゲート構造のものを用
いる技術は、例えば１９９０年５月２１日付「電子情報
通信学会技術研究報告」Ｖｏｌ．９０、Ｎｏ．４７、頁
５１〜頁５３に記載がある。また、上記ＥＰＲＯＭとし
て、２層ゲート構造のものを用いる技術は、例えば特開
昭６１−４７６７１号公報に記載されている。
本願発明者においては、ＥＰＲＯＭにおけるデータ保持
特性の解析を行ったところ、次のような現象が在ること
を発見した。
特性の解析を行ったところ、次のような現象が在ること
を発見した。
第１６図には、異なる構造のＥＰＲＯＭのデータ保持特
性がそれぞれ示されている。同図において、横軸は時間
を示し、縦軸はしきい値電圧の変動率〔ΔＶｔｈｔ÷Δ
Ｖｔｈｏ×１００〕％を示している。ここで、ΔＶｔｈ
ｏは、書き込み時のしきい値電圧を示し、ΔＶｔｈｔは
ｔ時間経過後のしきい値電圧を示している。また、温度
３００℃の空気中に放置するという環境でのデータ保持
特性を調べたものである。
性がそれぞれ示されている。同図において、横軸は時間
を示し、縦軸はしきい値電圧の変動率〔ΔＶｔｈｔ÷Δ
Ｖｔｈｏ×１００〕％を示している。ここで、ΔＶｔｈ
ｏは、書き込み時のしきい値電圧を示し、ΔＶｔｈｔは
ｔ時間経過後のしきい値電圧を示している。また、温度
３００℃の空気中に放置するという環境でのデータ保持
特性を調べたものである。
第１６図において、特性Ｂの素子構造は単層ポリシリコ
ンゲート構造のＥＰＲＯＭであり、特性Ｄは２層ゲート
構造のＥＰＲＯＭである。本願発明者においては、この
両者のＥＰＲＯＭのデータ保持特性の違いから、２層ゲ
ート構造におけるコントロールゲートがバリアー層とし
て作用してフローティングゲートに蓄積された情報電荷
の減少を防止しているのではないかと推測した。このこ
とを確かめるために、上記単層ポリシリコンからなるフ
ローティングゲートの上部全面にアルミニュウム層を設
けた単層ポリシリコンゲート構造のＥＰＲＯＭを形成し
、そのデータ保持特性を調べると特性Ａのように大幅な
データ保持特性の改善が認められた。また、２層ゲート
構造で素子の上部にプラズマ−ＣＶＤ法により形成され
た酸化膜（Ｐ−ＳｉＯ）を設けた場合には特性Ｃのよう
な良好なデータ保持特性が得られることが判明した。
ンゲート構造のＥＰＲＯＭであり、特性Ｄは２層ゲート
構造のＥＰＲＯＭである。本願発明者においては、この
両者のＥＰＲＯＭのデータ保持特性の違いから、２層ゲ
ート構造におけるコントロールゲートがバリアー層とし
て作用してフローティングゲートに蓄積された情報電荷
の減少を防止しているのではないかと推測した。このこ
とを確かめるために、上記単層ポリシリコンからなるフ
ローティングゲートの上部全面にアルミニュウム層を設
けた単層ポリシリコンゲート構造のＥＰＲＯＭを形成し
、そのデータ保持特性を調べると特性Ａのように大幅な
データ保持特性の改善が認められた。また、２層ゲート
構造で素子の上部にプラズマ−ＣＶＤ法により形成され
た酸化膜（Ｐ−ＳｉＯ）を設けた場合には特性Ｃのよう
な良好なデータ保持特性が得られることが判明した。
上記酸化膜（Ｐ−ＳｉＯ）は、２層アルミニュウム配線
のための層間絶縁膜として形成されたものである。すな
わち、第１層目のアルミュウム層はＢＰＳＧ膜の上に形
成され、その上に上記酸化膜（Ｐ−ＳｉＯ）を介して第
２層目のアルミニュウム層が形成される構造の２層ゲー
ト構造のＥＰＲＯＭである。
のための層間絶縁膜として形成されたものである。すな
わち、第１層目のアルミュウム層はＢＰＳＧ膜の上に形
成され、その上に上記酸化膜（Ｐ−ＳｉＯ）を介して第
２層目のアルミニュウム層が形成される構造の２層ゲー
ト構造のＥＰＲＯＭである。
上記のような素子構造とデータ保持特性の関係を注意深
く解析した結果から、データ保持特性の改善を図った単
層ゲート構造の不揮発性記憶素子とそれを用いた半導体
集積回路装置に関するこの発明が成されるのに至った。
く解析した結果から、データ保持特性の改善を図った単
層ゲート構造の不揮発性記憶素子とそれを用いた半導体
集積回路装置に関するこの発明が成されるのに至った。
この発明の目的は、データ保持特性の改善を図った単層
ゲート構造の不揮発性記憶素子を備えた半導体集積回路
装置を提供することにある。
ゲート構造の不揮発性記憶素子を備えた半導体集積回路
装置を提供することにある。
この発明の他の目的は、製造が簡単で高い信頼性のもと
に欠陥救済、機能変更又はトリミングが可能にされた半
導体集積回路装置を提供することにある。
に欠陥救済、機能変更又はトリミングが可能にされた半
導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、拡散層により構成されたコントロールゲート
に対してその一部が薄い絶縁膜を介してオーバーラップ
するよう形成された導体層からなるフローティングゲー
トを設けてなる単層ゲート構造の不揮発性記憶素子に対
し、上記フローティグゲート上の一部又は全面を覆うよ
うにバリアー層を設ける。このような不揮発性記憶素子
を欠陥救済又は機能変更に用いる。
に対してその一部が薄い絶縁膜を介してオーバーラップ
するよう形成された導体層からなるフローティングゲー
トを設けてなる単層ゲート構造の不揮発性記憶素子に対
し、上記フローティグゲート上の一部又は全面を覆うよ
うにバリアー層を設ける。このような不揮発性記憶素子
を欠陥救済又は機能変更に用いる。
上記した手段によれば、素子表面部のファイナルパッシ
ベーション膜から拡散されると推測されるラジカルな水
素が上記バリアー層によって捕獲されるからフローティ
ングゲートに蓄積された情報電荷の破壊を防止できる。
ベーション膜から拡散されると推測されるラジカルな水
素が上記バリアー層によって捕獲されるからフローティ
ングゲートに蓄積された情報電荷の破壊を防止できる。
これにより、高い信頼性のもとでの半導体集積回路装置
の欠陥救済や機能変更が可能になる。
の欠陥救済や機能変更が可能になる。
第１Ａ図ないし第１Ｄ図には、この発明に係る不揮発性
記憶素子を説明するための製造工程断面図が、同時に形
成されるＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯ
ＳＦＥＴとともに示されている。なお、この明細書にお
いて、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジス
タ（ＩＧＦＥＴ）の意味で用いている。
記憶素子を説明するための製造工程断面図が、同時に形
成されるＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯ
ＳＦＥＴとともに示されている。なお、この明細書にお
いて、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジス
タ（ＩＧＦＥＴ）の意味で用いている。
第１Ａ図ないし第１Ｄ図において、左側から１層ポリシ
リコンゲート構造の不揮発性記憶素子ＱＥ、Ｎチャンネ
ルＭＯＳＦＥＴＱＮ、ＰチャンネルＭＯＳＦＥＴＱＰが
示されている。ＮチャンネルＭＯＳＦＥＴＱＮ及びＰチ
ャンネルＭＯＳＦＥＴＱＰは、上記不揮発性記憶素子Ｑ
Ｅのアドレス選択回路等の周辺回路や、この発明に係る
ＥＰＲＯＭと同じ半導体基板上に形成される他のメモリ
回路やディジタル回路を構成するために用いられる。ま
た、不揮発性記憶素子ＱＥは、ソースとドレインに対し
て左側が垂直方向、右側が平行方向の断面図を示してい
る。
リコンゲート構造の不揮発性記憶素子ＱＥ、Ｎチャンネ
ルＭＯＳＦＥＴＱＮ、ＰチャンネルＭＯＳＦＥＴＱＰが
示されている。ＮチャンネルＭＯＳＦＥＴＱＮ及びＰチ
ャンネルＭＯＳＦＥＴＱＰは、上記不揮発性記憶素子Ｑ
Ｅのアドレス選択回路等の周辺回路や、この発明に係る
ＥＰＲＯＭと同じ半導体基板上に形成される他のメモリ
回路やディジタル回路を構成するために用いられる。ま
た、不揮発性記憶素子ＱＥは、ソースとドレインに対し
て左側が垂直方向、右側が平行方向の断面図を示してい
る。
第１Ａ図において、Ｐ型半導体基板１の一主面にＰ型ウ
ェル２とＮ型ウェル１０２とが公知の手段により形成さ
れる。次いで、公知の手段により厚い厚さのフィールド
絶縁膜３と、その下部に同図で点線で示されたＰチャン
ネルストッパー４とが形成される。
ェル２とＮ型ウェル１０２とが公知の手段により形成さ
れる。次いで、公知の手段により厚い厚さのフィールド
絶縁膜３と、その下部に同図で点線で示されたＰチャン
ネルストッパー４とが形成される。
第１Ｂ図において、不揮発性記憶素子ＱＥのコントロー
ルゲートとなるべきＮ型拡散層６が形成される。このＮ
型拡散層６は、特に制限されないが、イオン注入法によ
り絶縁膜５を介してリンが加速エネルギー８０Ｋｅｖで
１×１０１４ｃｍ−２程度注入された後、窒素中に１％
程度の酸素を含んだ雰囲気で９５０℃の温度で３０分程
度の熱処理が行われることによって形成される。もちろ
ん、不純物は砒素のみ、あるいは砒素とリンの両方を使
用してもよい。また、基本的には熱処理を行う必要はな
いが、イオン注入によりダメージを受けた半導体基板１
のダメージ回復には、上記熱処理を行った方がよい。
ルゲートとなるべきＮ型拡散層６が形成される。このＮ
型拡散層６は、特に制限されないが、イオン注入法によ
り絶縁膜５を介してリンが加速エネルギー８０Ｋｅｖで
１×１０１４ｃｍ−２程度注入された後、窒素中に１％
程度の酸素を含んだ雰囲気で９５０℃の温度で３０分程
度の熱処理が行われることによって形成される。もちろ
ん、不純物は砒素のみ、あるいは砒素とリンの両方を使
用してもよい。また、基本的には熱処理を行う必要はな
いが、イオン注入によりダメージを受けた半導体基板１
のダメージ回復には、上記熱処理を行った方がよい。
次に、上記イオン注入によりダメージを受けた絶縁膜５
が除去された後、熱酸化法により清浄なゲート絶縁膜７
が形成される。このとき、Ｎ型拡散層６の上部のゲート
絶縁膜７の膜厚は、Ｎ型拡散層６の無い領域に比べて、
１ないし２割程度厚く形成される。
が除去された後、熱酸化法により清浄なゲート絶縁膜７
が形成される。このとき、Ｎ型拡散層６の上部のゲート
絶縁膜７の膜厚は、Ｎ型拡散層６の無い領域に比べて、
１ないし２割程度厚く形成される。
そして、不揮発性記憶素子ＱＥのフローティングゲート
、ＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳ
ＦＥＴＱＰのゲート電極となる導体層８が形成される。
、ＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳ
ＦＥＴＱＰのゲート電極となる導体層８が形成される。
この導体層８は、多結晶シリコン（ポリシリコン）膜あ
るいは多結晶シリコン膜の上部にシリサイド膜を積層し
たポリサイド膜により構成される。
るいは多結晶シリコン膜の上部にシリサイド膜を積層し
たポリサイド膜により構成される。
第１Ｃ図に示すように、Ｎ型拡散層９と１０、Ｐ型拡散
層１０９が形成される。Ｎ型拡散層９はイオン注入法に
より、リンが加速エネルギー５０Ｋｅｖで２×１０１３
ｃｍ−２程度注入されることにより形成される。Ｎ型拡
散層１０はイオン注入法により、リンが加速エネルギー
５０Ｋｅｖで５×１０１５ｃｍ−２程度注入されること
により形成される。
層１０９が形成される。Ｎ型拡散層９はイオン注入法に
より、リンが加速エネルギー５０Ｋｅｖで２×１０１３
ｃｍ−２程度注入されることにより形成される。Ｎ型拡
散層１０はイオン注入法により、リンが加速エネルギー
５０Ｋｅｖで５×１０１５ｃｍ−２程度注入されること
により形成される。
Ｐ型拡散層１０９はイオン注入法により、ボロンが加速
エネルギー１５Ｋｅｖで１×１０１３ｃｍ−２程度注入
されることにより形成される。
エネルギー１５Ｋｅｖで１×１０１３ｃｍ−２程度注入
されることにより形成される。
次に、全面にＣＶＤ絶縁膜が形成された後に、異方性エ
ッチングによりサイドウォール１１が形成される。そし
て、Ｎ型拡散層１２とＰ型拡散層１１２が形成される。
ッチングによりサイドウォール１１が形成される。そし
て、Ｎ型拡散層１２とＰ型拡散層１１２が形成される。
Ｎ型拡散層１２はイオン注入法により、砒素が加速エネ
ルギー８０Ｋｅｖで５×１０１５ｃｍ−２程度注入され
ることにより形成される。Ｐ型拡散層１１２はイオン注
入法により、ボロンが加速エネルギー１５Ｋｅｖで２×
１０１５ｃｍ−２程度注入されることにより形成される
。
ルギー８０Ｋｅｖで５×１０１５ｃｍ−２程度注入され
ることにより形成される。Ｐ型拡散層１１２はイオン注
入法により、ボロンが加速エネルギー１５Ｋｅｖで２×
１０１５ｃｍ−２程度注入されることにより形成される
。
この実施例においては、Ｎ型拡散層１０をサイドウォー
ル１１の形成前に形成するよう説明したが、サイドウォ
ール１１を形成した後に形成するようにしてもよい。
ル１１の形成前に形成するよう説明したが、サイドウォ
ール１１を形成した後に形成するようにしてもよい。
また、Ｐ型拡散層１０９の製造工程を省略し、サイドウ
ォール１１の形成前にＰ型拡散層１１２が形成されるよ
うにしてもよい。この場合には、Ｎ型拡散層９が、マク
スを用いずに全面にイオン注入することよって形成でき
る。
ォール１１の形成前にＰ型拡散層１１２が形成されるよ
うにしてもよい。この場合には、Ｎ型拡散層９が、マク
スを用いずに全面にイオン注入することよって形成でき
る。
第１Ｄ図において、不揮発性記憶素子ＱＥは、コントロ
ールゲートを拡散層６と１０、フローティングゲート８
、ゲート絶縁膜７、コントロールゲートとフローティン
グゲートの間の層間絶縁膜７、ソースとドレインをＮ型
拡散層１０により構成された１層ゲート構造にされる。
ールゲートを拡散層６と１０、フローティングゲート８
、ゲート絶縁膜７、コントロールゲートとフローティン
グゲートの間の層間絶縁膜７、ソースとドレインをＮ型
拡散層１０により構成された１層ゲート構造にされる。
ソースとドレインとをＮ型拡散層１０により構成したの
は、書き込み特性を向上するためのである。Ｎ型拡散層
１０は、入出力を構成するＮチャンネルＭＯＳＦＥＴＱ
Ｎのソースとドレインと同一構成である。
は、書き込み特性を向上するためのである。Ｎ型拡散層
１０は、入出力を構成するＮチャンネルＭＯＳＦＥＴＱ
Ｎのソースとドレインと同一構成である。
ＮチャンネルＭＯＳＦＥＴＱＮは、ゲート電極８、ゲー
ト絶縁膜７、及びソースとドレインがＮ型拡散層９と１
２により構成された、いわゆるＬＤＤ構造にされる。Ｐ
チャンネルＭＯＳＦＥＴＱＰは、ゲート電極８、ゲート
絶縁膜７、及びソースとドレインがＰ型拡散層１０９と
１１２により構成された、いわゆるＬＤＤ構造にされる
。それぞれの素子は、フィールド絶縁膜３とＰ型チャン
ネルストッパー４とにより分離されている。各素子は、
絶縁膜１３に開けられたコンタクトホールを介してアル
ミニュウムからなる配線１５により接続される。上記不
揮発性素子ＱＥのコントロールゲートであるＮ型拡散層
６と１０は、配線１５でシャントして寄生抵抗を減らし
ている。すなわち、配線１５がワード線を構成し、各不
揮発性記憶素子のコントロールゲートと接続される。Ｎ
型拡散層１０は、配線１５とのオーミックコンタクトを
良好にするために設けられる。
ト絶縁膜７、及びソースとドレインがＮ型拡散層９と１
２により構成された、いわゆるＬＤＤ構造にされる。Ｐ
チャンネルＭＯＳＦＥＴＱＰは、ゲート電極８、ゲート
絶縁膜７、及びソースとドレインがＰ型拡散層１０９と
１１２により構成された、いわゆるＬＤＤ構造にされる
。それぞれの素子は、フィールド絶縁膜３とＰ型チャン
ネルストッパー４とにより分離されている。各素子は、
絶縁膜１３に開けられたコンタクトホールを介してアル
ミニュウムからなる配線１５により接続される。上記不
揮発性素子ＱＥのコントロールゲートであるＮ型拡散層
６と１０は、配線１５でシャントして寄生抵抗を減らし
ている。すなわち、配線１５がワード線を構成し、各不
揮発性記憶素子のコントロールゲートと接続される。Ｎ
型拡散層１０は、配線１５とのオーミックコンタクトを
良好にするために設けられる。
この実施例では、このような１層ゲート構造の不揮発性
記憶素子ＱＥのデータ保持特性を改善するために、絶縁
膜１３を介して上記フローティングゲート８の全面を覆
うアルミニュウム層１５がバリアー層として形成される
。絶縁膜１３は、ＰＳＧ膜又はＢＰＳＧ膜により構成さ
れる。特に制限されないが、上記絶縁膜１３を介してフ
ローティングゲートの全面を覆うよう形成されるバリア
ー層としてのアルミニュウム層１５は、上記不揮発性記
憶素子ＱＥのコントロールゲートが接続されるワード線
と一体的に構成される。
記憶素子ＱＥのデータ保持特性を改善するために、絶縁
膜１３を介して上記フローティングゲート８の全面を覆
うアルミニュウム層１５がバリアー層として形成される
。絶縁膜１３は、ＰＳＧ膜又はＢＰＳＧ膜により構成さ
れる。特に制限されないが、上記絶縁膜１３を介してフ
ローティングゲートの全面を覆うよう形成されるバリア
ー層としてのアルミニュウム層１５は、上記不揮発性記
憶素子ＱＥのコントロールゲートが接続されるワード線
と一体的に構成される。
なお、この実施例の不揮発性記憶素子ＱＥが、後述する
ようなマスクＲＯＭの欠陥救済に用いられる場合、上記
ＮチャンネルＭＯＳＦＥＴＱＮは記憶素子と類似の構造
にされる。ただし、第１Ａ図において、マスクＲＯＭが
形成される部分には、イオン注入法によりＮ型不純物が
導入され、そこに形成されるＮチャンネルＭＯＳＦＥＴ
をディプレッション型にして置くものである。
ようなマスクＲＯＭの欠陥救済に用いられる場合、上記
ＮチャンネルＭＯＳＦＥＴＱＮは記憶素子と類似の構造
にされる。ただし、第１Ａ図において、マスクＲＯＭが
形成される部分には、イオン注入法によりＮ型不純物が
導入され、そこに形成されるＮチャンネルＭＯＳＦＥＴ
をディプレッション型にして置くものである。
第４図には、上記不揮発性記憶素子ＱＥの一実施例の素
子パターン図が示されている。
子パターン図が示されている。
コントロールゲートであるＮ型拡散層６は、コトタクト
ホール１４を介して同図で点線により示されたアルミニ
ュウム層１５からなるワード線ＷＬに接続される。この
アルミニュウム層１５は、フローティングゲート８のバ
リアー層としても用いるようにするため、同図に破線に
よりハッチングが行われたフローティングゲート８の全
面を覆うように、フローティングゲート８に沿って右方
向に延びるよう形成される。同図には、一点鎖線ａ−ｂ
に対して上下対称的に２つのメモリセルが示されている
。すなわち、上側の不揮発性記憶素子ＱＥのドレインは
、コントクトホール１４を介してアルミニュウム層１５
に接続される。このアルミニュウム層１５は、コンタク
トホール１４を介して左右に延びるポリシリコン層から
なるデータ線ＤＬに接続される。また、不揮発性記憶素
子ＱＥのソースを構成するＮ型拡散層１０は、下側の不
揮発性記憶素子ＱＥのソースと一体的に構成されて、上
記バリアー層を構成するアルミニュウム層１５やドレイ
ンをポリシリコン層からなるワード線に接続するアルミ
ニュウム層と交差しない領域まで上記中心線ａ−ｂに沿
って右方向に延び、そこに形成されたコンタクトホール
１４を介して縦方向に、言い換えるならば、ワード線と
平行に延長されるアルミニュウム層からなるソース線Ｓ
Ｌに接続される。
ホール１４を介して同図で点線により示されたアルミニ
ュウム層１５からなるワード線ＷＬに接続される。この
アルミニュウム層１５は、フローティングゲート８のバ
リアー層としても用いるようにするため、同図に破線に
よりハッチングが行われたフローティングゲート８の全
面を覆うように、フローティングゲート８に沿って右方
向に延びるよう形成される。同図には、一点鎖線ａ−ｂ
に対して上下対称的に２つのメモリセルが示されている
。すなわち、上側の不揮発性記憶素子ＱＥのドレインは
、コントクトホール１４を介してアルミニュウム層１５
に接続される。このアルミニュウム層１５は、コンタク
トホール１４を介して左右に延びるポリシリコン層から
なるデータ線ＤＬに接続される。また、不揮発性記憶素
子ＱＥのソースを構成するＮ型拡散層１０は、下側の不
揮発性記憶素子ＱＥのソースと一体的に構成されて、上
記バリアー層を構成するアルミニュウム層１５やドレイ
ンをポリシリコン層からなるワード線に接続するアルミ
ニュウム層と交差しない領域まで上記中心線ａ−ｂに沿
って右方向に延び、そこに形成されたコンタクトホール
１４を介して縦方向に、言い換えるならば、ワード線と
平行に延長されるアルミニュウム層からなるソース線Ｓ
Ｌに接続される。
この実施例の単層ゲート構造の不揮発性記憶素子ＱＥは
、そのフローティングゲートの上部の全面を覆うように
形成されたアルミュウム層からるバリアー層が設けられ
る。この実施例では、後述するようなラジカルな水素の
拡散によるフローティングゲートへの注入を防ぐために
、フローティングゲート８のサイズを越えるよう余裕を
持った大きなサイズのバリアー層とされる。
、そのフローティングゲートの上部の全面を覆うように
形成されたアルミュウム層からるバリアー層が設けられ
る。この実施例では、後述するようなラジカルな水素の
拡散によるフローティングゲートへの注入を防ぐために
、フローティングゲート８のサイズを越えるよう余裕を
持った大きなサイズのバリアー層とされる。
前記第１６図に示したデータ保持特性から、次のような
ことが推測される。特性Ｂに比べて特性Ｄはデータ保持
特性の改善が見られる。両者の後続的相違は、特性Ｂが
単層ゲート構造なのに対して特性Ｄは２層ゲート構造で
ある。本願発明者は、このことから、２層ゲート構造に
おけるコントロールゲートがフローティングゲートに浸
入して保持電荷を消滅される要因を防止している作用を
持つのではないかと推測した。このことを確かめるため
に、単層ゲート構造におけるフローティングゲート上に
、バリアー層として第１Ｄ図又は第４図に示すようなア
ルミニュウム層を設けた素子を形成した。そして、その
データ保持特性は特性Ａに示すように大幅な保持特性の
改善が認められる。
ことが推測される。特性Ｂに比べて特性Ｄはデータ保持
特性の改善が見られる。両者の後続的相違は、特性Ｂが
単層ゲート構造なのに対して特性Ｄは２層ゲート構造で
ある。本願発明者は、このことから、２層ゲート構造に
おけるコントロールゲートがフローティングゲートに浸
入して保持電荷を消滅される要因を防止している作用を
持つのではないかと推測した。このことを確かめるため
に、単層ゲート構造におけるフローティングゲート上に
、バリアー層として第１Ｄ図又は第４図に示すようなア
ルミニュウム層を設けた素子を形成した。そして、その
データ保持特性は特性Ａに示すように大幅な保持特性の
改善が認められる。
上記フローティングゲートに蓄積された情報電荷を失わ
せる要因の一つが、ファイナルパッシベーション膜から
のラジカルな水素であると推測したのは、次のような理
由からである。すなわち、第１６図では省略されいてる
が、ファイナルパッシベーション膜としてプラズマナイ
トライド（Ｐ−ＳｉＮ）膜を用いた場合に、ＣＶＤ酸化
（ＰＳＧ）膜を用いた場合に比べてデータ保持特性が悪
いことが認められた。両者の相違は、ラジカルな水素量
に大きな差がある。そして、バリアー層としてのアルミ
ニュウム層は、それ自体が多量の水素を含みラジカルな
水素をせき止めるダムの役割を果たして、フローティン
グゲートへの水素の拡散を防止するものとの結論を得た
。
せる要因の一つが、ファイナルパッシベーション膜から
のラジカルな水素であると推測したのは、次のような理
由からである。すなわち、第１６図では省略されいてる
が、ファイナルパッシベーション膜としてプラズマナイ
トライド（Ｐ−ＳｉＮ）膜を用いた場合に、ＣＶＤ酸化
（ＰＳＧ）膜を用いた場合に比べてデータ保持特性が悪
いことが認められた。両者の相違は、ラジカルな水素量
に大きな差がある。そして、バリアー層としてのアルミ
ニュウム層は、それ自体が多量の水素を含みラジカルな
水素をせき止めるダムの役割を果たして、フローティン
グゲートへの水素の拡散を防止するものとの結論を得た
。
また、バリアー層としてはポリシリコン層であってもよ
い。ポリシリコン層も水素を包含し易い性質を持ち、そ
れがフローティングゲートとして用いられるときには、
ファイナルパッシベーション膜から拡散してきた水素を
捕獲し、情報電荷を失ってしまう。このことを逆に利用
し、フローティングゲートの上に、バリアー層としてポ
リシリコン層を設ける。このバリアー層としてのポリシ
リコン層は、上記ファイナルパッシベーション膜から拡
散されるラジカルな水素を先に捕獲して取り込むように
なり、その下層に設けられるフローティングゲートへの
拡散を防止するように作用する。この結果、前記アルミ
ニュウム層の場合と同様に上記バリアー層としてのポリ
シリコン層がラジカルな水素に対していわばダムの役割
を果たしてフローティングゲートへの浸入を防止するも
のとなる。
い。ポリシリコン層も水素を包含し易い性質を持ち、そ
れがフローティングゲートとして用いられるときには、
ファイナルパッシベーション膜から拡散してきた水素を
捕獲し、情報電荷を失ってしまう。このことを逆に利用
し、フローティングゲートの上に、バリアー層としてポ
リシリコン層を設ける。このバリアー層としてのポリシ
リコン層は、上記ファイナルパッシベーション膜から拡
散されるラジカルな水素を先に捕獲して取り込むように
なり、その下層に設けられるフローティングゲートへの
拡散を防止するように作用する。この結果、前記アルミ
ニュウム層の場合と同様に上記バリアー層としてのポリ
シリコン層がラジカルな水素に対していわばダムの役割
を果たしてフローティングゲートへの浸入を防止するも
のとなる。
以上の現象は、あくまでも推測であるが、前記第１６図
に示したデータ保持特性から明らかなように上記のよう
なバリアー層を設けることにより単層ゲート構造の不揮
発性記憶素子のデータ保持特性の明らかな改善が認めら
れる。
に示したデータ保持特性から明らかなように上記のよう
なバリアー層を設けることにより単層ゲート構造の不揮
発性記憶素子のデータ保持特性の明らかな改善が認めら
れる。
なお、上記ファイナルパッシベーション膜としてプラズ
マナイトライド（Ｐ−ＳｉＮ）を用いた場合には、安価
なプラスチックパッケージを利用することができる。そ
れ故、この実施例のようなバリアー層を設けることによ
り、データ保持特性の改善を図りつつ、安価なパッケー
ジを用いた半導体集積回路装置を得ることができる。
マナイトライド（Ｐ−ＳｉＮ）を用いた場合には、安価
なプラスチックパッケージを利用することができる。そ
れ故、この実施例のようなバリアー層を設けることによ
り、データ保持特性の改善を図りつつ、安価なパッケー
ジを用いた半導体集積回路装置を得ることができる。
第２図には、この発明に係る不揮発性記憶素子の他の一
実施例の素子構造断面図が示されている。
実施例の素子構造断面図が示されている。
この実施例は、不揮発性記憶素子が設けられる半導体集
積回路装置が２層のアルミュウム配線を用いる場合に向
けられている。すなわち、第１Ｄ図のように、第１層目
のアルミニュウム層１５をバリアー層として利用するこ
とに代え、このアルミニュウム層１５の上に形成される
層間絶縁膜１６の上に形成される第２層目のアルミニュ
ウム層１７をポリシリコン層８からなるフローティング
ゲート上の全面を覆うように形成する。この場合、この
第２層目のアルミニュウム層１７をワード線として利用
する場合、層間絶縁膜１３、１６に設けられたコンタク
トホール１４と第１層目のアルミニュウム層１５とを用
いて不揮発性記憶素子ＱＥの拡散層６、１０からなるコ
ントロールゲートに接続される。
積回路装置が２層のアルミュウム配線を用いる場合に向
けられている。すなわち、第１Ｄ図のように、第１層目
のアルミニュウム層１５をバリアー層として利用するこ
とに代え、このアルミニュウム層１５の上に形成される
層間絶縁膜１６の上に形成される第２層目のアルミニュ
ウム層１７をポリシリコン層８からなるフローティング
ゲート上の全面を覆うように形成する。この場合、この
第２層目のアルミニュウム層１７をワード線として利用
する場合、層間絶縁膜１３、１６に設けられたコンタク
トホール１４と第１層目のアルミニュウム層１５とを用
いて不揮発性記憶素子ＱＥの拡散層６、１０からなるコ
ントロールゲートに接続される。
図示しないが、第１層目のアルミニュウム層１５をワー
ド線として用いる場合、上記バリアー層として形成され
る第２層目のアルミニュウム層１７は、電気的にはフロ
ーティング状態にして単にフローティングゲート８の上
を覆うように形成される。
ド線として用いる場合、上記バリアー層として形成され
る第２層目のアルミニュウム層１７は、電気的にはフロ
ーティング状態にして単にフローティングゲート８の上
を覆うように形成される。
また、上記のような２層のアルミニュウム層が形成され
る場合、上記第２層目のアルミニュウム層をワード線と
して用い、第１層目のアルミニュウム層をデータ線とし
て用いる構成、あるいはこれとは逆に、第１層目のアル
ミニュウム層をワード線として用い、第２層目のアルミ
ニュウム層をデータ線として用いるものであってもよい
。あるいは、上記２つのアルミニュウム層により共通ソ
ース線や後述するサブワード線として用いるものであっ
てもよい。
る場合、上記第２層目のアルミニュウム層をワード線と
して用い、第１層目のアルミニュウム層をデータ線とし
て用いる構成、あるいはこれとは逆に、第１層目のアル
ミニュウム層をワード線として用い、第２層目のアルミ
ニュウム層をデータ線として用いるものであってもよい
。あるいは、上記２つのアルミニュウム層により共通ソ
ース線や後述するサブワード線として用いるものであっ
てもよい。
なお、同図にはＮチャンネルＭＯＳＦＥＴとＰチャンネ
ルＭＯＳＦＥＴも合わせて描かれている。
ルＭＯＳＦＥＴも合わせて描かれている。
このＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭＯＳ
ＦＥＴは、前記第１Ｄ図と同様であるので、その説明を
省略する。
ＦＥＴは、前記第１Ｄ図と同様であるので、その説明を
省略する。
第３図には、この発明に係る不揮発性記憶素子の更に他
の一実施例の素子構造断面図が示されている。
の一実施例の素子構造断面図が示されている。
第１６図の特性図において、特性Ｃは２層ゲート構造の
不揮発性記憶素子で、かつ２層のアルミニュウム配線と
するために、第１層目のアルミニュウム層と第２層目の
アルミニュウム層の間に設けられる層間絶縁膜として、
プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ−Ｓｉ
Ｏ）が配置されている。そして、同じ２層ゲート構造で
も上記酸化膜（Ｐ−ＳｉＯ）を持たない不揮発性記憶素
子の特性Ｄに比べて格段に良好なデータ保持特性が得ら
れることから、本願発明者にあっては上記酸化膜（Ｐ−
ＳｉＯ）そのものも前記ラジカルな水素の拡散を防ぐ作
用を持つことに気付いた。すなわち、酸化膜（Ｐ−Ｓｉ
Ｏ）は、モノシラン（ＳｉＨ４）＋酸化窒素（Ｎ２Ｏ）
を原料ガスとして、プラズマ反応室に導いて付着させる
ものであり、ラジカルな水素量そのものが少なく、拡散
されたラジカルな水素を吸収してしまうという作用を持
つものと推測される。
不揮発性記憶素子で、かつ２層のアルミニュウム配線と
するために、第１層目のアルミニュウム層と第２層目の
アルミニュウム層の間に設けられる層間絶縁膜として、
プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ−Ｓｉ
Ｏ）が配置されている。そして、同じ２層ゲート構造で
も上記酸化膜（Ｐ−ＳｉＯ）を持たない不揮発性記憶素
子の特性Ｄに比べて格段に良好なデータ保持特性が得ら
れることから、本願発明者にあっては上記酸化膜（Ｐ−
ＳｉＯ）そのものも前記ラジカルな水素の拡散を防ぐ作
用を持つことに気付いた。すなわち、酸化膜（Ｐ−Ｓｉ
Ｏ）は、モノシラン（ＳｉＨ４）＋酸化窒素（Ｎ２Ｏ）
を原料ガスとして、プラズマ反応室に導いて付着させる
ものであり、ラジカルな水素量そのものが少なく、拡散
されたラジカルな水素を吸収してしまうという作用を持
つものと推測される。
このことから、同図の実施例では、第１層目の層間絶縁
膜１３をＰＳＧ膜又はＢＰＳＧ膜により構成し、第２層
目の層間絶縁膜１６を上記酸化膜（Ｐ−ＳｉＯ）で構成
し、ファイナルパッシベーション膜１８として、前記プ
ラズマナイトライド膜（Ｐ−ＳｉＮ）を用いるものであ
る。
膜１３をＰＳＧ膜又はＢＰＳＧ膜により構成し、第２層
目の層間絶縁膜１６を上記酸化膜（Ｐ−ＳｉＯ）で構成
し、ファイナルパッシベーション膜１８として、前記プ
ラズマナイトライド膜（Ｐ−ＳｉＮ）を用いるものであ
る。
このような層間絶縁膜の構成は、上記第３図に示した２
層アルミニュウム配線と同じである。それ故、層間絶縁
膜（ＰＳＧ又はＢＰＳＧ）１３の上には、第１層目のア
ルミニュウム層１５がワード線等を構成し、図示しない
が、層間絶縁膜（Ｐ−ＳｉＯ）１６の上には第２層目の
アルミニュウム層がデータ線や共通ソース線或いは他の
配線として形成されてもよい。
層アルミニュウム配線と同じである。それ故、層間絶縁
膜（ＰＳＧ又はＢＰＳＧ）１３の上には、第１層目のア
ルミニュウム層１５がワード線等を構成し、図示しない
が、層間絶縁膜（Ｐ−ＳｉＯ）１６の上には第２層目の
アルミニュウム層がデータ線や共通ソース線或いは他の
配線として形成されてもよい。
また、第２図の実施例において、層間絶縁膜１６として
、上記プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ
−ＳｉＯ）を用いれば、バリアー層が酸化膜（Ｐ−Ｓｉ
Ｏ）とアルミニュウム層の二重にできるから第１６図の
特性Ｃに匹敵するような良好なデータ保持特性が得られ
るものと推測できる。
、上記プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ
−ＳｉＯ）を用いれば、バリアー層が酸化膜（Ｐ−Ｓｉ
Ｏ）とアルミニュウム層の二重にできるから第１６図の
特性Ｃに匹敵するような良好なデータ保持特性が得られ
るものと推測できる。
以下、上記のような単層ゲート構造の不揮発性記憶素子
が用いられたマスクＲＯＭの欠陥救済回路について説明
する。
が用いられたマスクＲＯＭの欠陥救済回路について説明
する。
第６図には、この発明が適用されたマスクＲＯＭの一実
施例のブロック図が示されている。
施例のブロック図が示されている。
メモリマットＭＲ−ＭＡＴは、マスクＲＯＭ用メモリ素
子がマトリックス配置されて構成される。
子がマトリックス配置されて構成される。
メモリマットＰＲ−ＭＡＴは、前記のような単層ゲート
構造の不揮発性記憶素子がマトリックス配置された構成
され、上記欠陥データの救済用に用いられる。
構造の不揮発性記憶素子がマトリックス配置された構成
され、上記欠陥データの救済用に用いられる。
メモリマットＭＲ−ＭＡＴは、公知のマスクＲＯＭと同
様にワード線とデータの各交点にメモリ素子が配置され
、上記メモリ素子のゲートはワード線に、ドレインはデ
ータ線に、ソースは回路の接地線に接続される。
様にワード線とデータの各交点にメモリ素子が配置され
、上記メモリ素子のゲートはワード線に、ドレインはデ
ータ線に、ソースは回路の接地線に接続される。
このメモリマットＭＲ−ＭＡＴのワード線は、Ｘデコー
ダ回路ＭＲ−ＸＤＣにより選択される。
ダ回路ＭＲ−ＸＤＣにより選択される。
Ｘデコーダ回路ＭＲ−ＸＤＣは、Ｘ系のアドレス信号Ａ
ｉ＋１〜Ａｎを受けるアドレスバッファＡＤＢにより形
成された相補の内部アドレス信号を解読し、上記メモリ
マットＭＲ−ＭＡＴの１本のワード線を選択動作する。
ｉ＋１〜Ａｎを受けるアドレスバッファＡＤＢにより形
成された相補の内部アドレス信号を解読し、上記メモリ
マットＭＲ−ＭＡＴの１本のワード線を選択動作する。
上記メモリマットＭＲ−ＭＡＴのデータ線は、カラムス
イッチゲートＭＲ−ＹＧＴによりコモンデータ線に接続
される。カラムスイッチゲートＭＲ−ＹＧＴは、Ｙ系の
アドレス信号Ａ０〜Ａｉを受けるアドレスバッファＡＤ
Ｂにより形成された、相補の内部アドレス信号を解読す
るＹデコーダ回路ＹＤＣにより形成されたデコード信号
に従い、上記メモリマットＭＲ−ＭＡＴ内から各出力マ
ット毎に１本のデータ線をコモンデータ線に接続動作す
る。
イッチゲートＭＲ−ＹＧＴによりコモンデータ線に接続
される。カラムスイッチゲートＭＲ−ＹＧＴは、Ｙ系の
アドレス信号Ａ０〜Ａｉを受けるアドレスバッファＡＤ
Ｂにより形成された、相補の内部アドレス信号を解読す
るＹデコーダ回路ＹＤＣにより形成されたデコード信号
に従い、上記メモリマットＭＲ−ＭＡＴ内から各出力マ
ット毎に１本のデータ線をコモンデータ線に接続動作す
る。
上記コモンデータ線は、センスアンプ回路ＭＲ−ＳＡＭ
の入力端子に接続されている。センスアンプ回路ＭＲ−
ＳＡＭは、選択されたワード線とデータ線の交点にある
メモリ素子から読み出された記憶情報の増幅を行う。
の入力端子に接続されている。センスアンプ回路ＭＲ−
ＳＡＭは、選択されたワード線とデータ線の交点にある
メモリ素子から読み出された記憶情報の増幅を行う。
メモリマットＰＲ−ＭＡＴは、前記のような単層ゲート
構造の不揮発性記憶素子が、ワード線とデータ線との各
交点に配置されてなり、メモリマットＭＲ−ＭＡＴにお
ける欠陥データに対する冗長回路として用いられる。不
揮発性記憶素子のコントロールゲートは、ワード線に接
続され、ドレインはデータ線に接続され、ソースは回路
の接地線に接続される。この冗長メモリマットＰＲ−Ｍ
ＡＴのワード線は、後述する救済アドレス記憶回路ＰＲ
−ＡＤＤにより形成される冗長ワード線選択信号が供給
される。
構造の不揮発性記憶素子が、ワード線とデータ線との各
交点に配置されてなり、メモリマットＭＲ−ＭＡＴにお
ける欠陥データに対する冗長回路として用いられる。不
揮発性記憶素子のコントロールゲートは、ワード線に接
続され、ドレインはデータ線に接続され、ソースは回路
の接地線に接続される。この冗長メモリマットＰＲ−Ｍ
ＡＴのワード線は、後述する救済アドレス記憶回路ＰＲ
−ＡＤＤにより形成される冗長ワード線選択信号が供給
される。
冗長メモリマットＰＲ−ＭＡＴのデータ線は、書き込み
データ入力回路ＰＲ−ＰＧＴ及びカラムスイッチゲート
ＰＲ−ＹＧＴに接続される。書き込みデータ入力回路Ｐ
Ｒ−ＰＧＴは、Ｙ系のアドレス信号Ａ０〜Ａｉを受ける
アドレスバッファＡＤＢにより形成された相補の内部ア
ドレス信号と、書き込みデータ入力ＤＩを受ける入力バ
ッファＤＩＢで形成されたデータ信号により、上記冗長
メモリマットＰＲ−ＭＡＴ内の１本のデータ線に書き込
み信号を伝える動作を行う。上記カラムスイッチゲート
ＰＲ−ＹＧＴは、上記Ｙ系のアドレス信号Ａ０〜Ａｉを
受けるアドレスバッファＡＤＢにより形成された相補の
内部アドレス信号を解読するＹデコーダＰＲ−ＹＤＣの
出力信号に従い、冗長メモリマットＰＲ−ＭＡＴの各出
力マット毎に１本のデータ線をコモンデータ線に接続動
作する。コモンデータ線は、センスアンプ回路ＰＲ−Ｓ
ＡＭの入力端子に接続される。センスアンプ回路ＰＲ−
ＳＡＭは、読み出しモードのときに選択されたワード線
とデータ線の交点にあるメモリセル（不揮発性記憶素子
）から読み出された記憶情報の増幅を行う。
データ入力回路ＰＲ−ＰＧＴ及びカラムスイッチゲート
ＰＲ−ＹＧＴに接続される。書き込みデータ入力回路Ｐ
Ｒ−ＰＧＴは、Ｙ系のアドレス信号Ａ０〜Ａｉを受ける
アドレスバッファＡＤＢにより形成された相補の内部ア
ドレス信号と、書き込みデータ入力ＤＩを受ける入力バ
ッファＤＩＢで形成されたデータ信号により、上記冗長
メモリマットＰＲ−ＭＡＴ内の１本のデータ線に書き込
み信号を伝える動作を行う。上記カラムスイッチゲート
ＰＲ−ＹＧＴは、上記Ｙ系のアドレス信号Ａ０〜Ａｉを
受けるアドレスバッファＡＤＢにより形成された相補の
内部アドレス信号を解読するＹデコーダＰＲ−ＹＤＣの
出力信号に従い、冗長メモリマットＰＲ−ＭＡＴの各出
力マット毎に１本のデータ線をコモンデータ線に接続動
作する。コモンデータ線は、センスアンプ回路ＰＲ−Ｓ
ＡＭの入力端子に接続される。センスアンプ回路ＰＲ−
ＳＡＭは、読み出しモードのときに選択されたワード線
とデータ線の交点にあるメモリセル（不揮発性記憶素子
）から読み出された記憶情報の増幅を行う。
このセンスアンプ回路ＰＲ−ＳＡＭの出力信号は、セン
スアンプ切り換えを行うマルチプレクサ回路ＭＰＸに入
力される。このマルチプレクサ回路ＭＰＸは、マスクＲ
ＯＭ用のセンスアンプ回路ＭＲ−ＳＡＭの出力信号又は
上記冗長用のメモリマットＰＲ−ＭＡＴ用のセンスアン
プ回路ＰＲ−ＳＡＭの出力信号のいずれかを選択して出
力バッファＤＯＢに伝える。出力バッファＤＯＢは、マ
ルチプレクサ回路ＭＰＸを通して伝えられた読み出しデ
ータを出力端子ＤＯ０〜ＤＯｍから送出する。
スアンプ切り換えを行うマルチプレクサ回路ＭＰＸに入
力される。このマルチプレクサ回路ＭＰＸは、マスクＲ
ＯＭ用のセンスアンプ回路ＭＲ−ＳＡＭの出力信号又は
上記冗長用のメモリマットＰＲ−ＭＡＴ用のセンスアン
プ回路ＰＲ−ＳＡＭの出力信号のいずれかを選択して出
力バッファＤＯＢに伝える。出力バッファＤＯＢは、マ
ルチプレクサ回路ＭＰＸを通して伝えられた読み出しデ
ータを出力端子ＤＯ０〜ＤＯｍから送出する。
特に制限されないが、この実施例では、救済アドレスを
記憶するのに、上記不揮発性記憶素子を用いている。救
済アドレスの記憶方法は、Ｘ系アドレス信号Ａｉ＋１〜
Ａｎを受けるアドレスバッファ回路ＡＤＢで形成された
アドレス信号を救済アドレス選択回路ＲＡＳにより、書
き込みデータに変換し、救済アドレス記憶回路ＰＲ−Ａ
ＤＤに配置された不揮発性記憶素子に記憶させる。特に
制限されないが、救済アドレス記憶回路ＰＲ−ＡＤＤに
は、複数の救済ワード線の記憶が可能とされる。これら
複数の救済ワード線は、救済アドレス記憶位置の変換を
Ｙ系アドレス信号Ａ０〜Ａｉを受けるアドレスバッファ
回路ＡＤＢにより形成された相補アドレス信号を解読す
る冗長ワード線選択回路ＲＡＳＴにて割り当てられる。
記憶するのに、上記不揮発性記憶素子を用いている。救
済アドレスの記憶方法は、Ｘ系アドレス信号Ａｉ＋１〜
Ａｎを受けるアドレスバッファ回路ＡＤＢで形成された
アドレス信号を救済アドレス選択回路ＲＡＳにより、書
き込みデータに変換し、救済アドレス記憶回路ＰＲ−Ａ
ＤＤに配置された不揮発性記憶素子に記憶させる。特に
制限されないが、救済アドレス記憶回路ＰＲ−ＡＤＤに
は、複数の救済ワード線の記憶が可能とされる。これら
複数の救済ワード線は、救済アドレス記憶位置の変換を
Ｙ系アドレス信号Ａ０〜Ａｉを受けるアドレスバッファ
回路ＡＤＢにより形成された相補アドレス信号を解読す
る冗長ワード線選択回路ＲＡＳＴにて割り当てられる。
救済アドレス記憶回路ＰＲ−ＡＤＤは、救済アドレスの
記憶とともに、書き込まれたアドレスのワード線選択信
号■■■１〜■■■ｐを形成し、冗長メモリマットＰＲ
−ＭＡＴのワード線選択動作を行う。また、マルチプレ
クサ回路ＭＰＸの出力切り換え相補信号ＲＳＤＡ、■■
■■を形成する。
記憶とともに、書き込まれたアドレスのワード線選択信
号■■■１〜■■■ｐを形成し、冗長メモリマットＰＲ
−ＭＡＴのワード線選択動作を行う。また、マルチプレ
クサ回路ＭＰＸの出力切り換え相補信号ＲＳＤＡ、■■
■■を形成する。
制御回路ＣＯＮＴは、本半導体集積回路装置を活性化す
るためのチップイネーブル信号■■と、読み出し時の出
力バッファ制御を行うアウトプットイネーブル信号■■
とを受け、各回路ブロック活性化信号■■、センスアン
プ回路ＭＲ−ＳＡＭの活性化信号■■■、出力バッファ
回路ＤＯＢの活性化信号■■■を形成するとともに、冗
長用に配置された不揮発性記憶素子（ＰＲ−ＭＡＴ、Ｐ
Ｒ−ＡＤＤ）の書き込み用高電圧端子Ｖｐｐ、特に制限
されないが、書き込み制御を行うライトイネーブル信号
■■を受けて、内部書き込み制御信号■■、救済アドレ
ス記憶用書き込み信号ＲＳ、ＲＷＮＳ等を形成する。
るためのチップイネーブル信号■■と、読み出し時の出
力バッファ制御を行うアウトプットイネーブル信号■■
とを受け、各回路ブロック活性化信号■■、センスアン
プ回路ＭＲ−ＳＡＭの活性化信号■■■、出力バッファ
回路ＤＯＢの活性化信号■■■を形成するとともに、冗
長用に配置された不揮発性記憶素子（ＰＲ−ＭＡＴ、Ｐ
Ｒ−ＡＤＤ）の書き込み用高電圧端子Ｖｐｐ、特に制限
されないが、書き込み制御を行うライトイネーブル信号
■■を受けて、内部書き込み制御信号■■、救済アドレ
ス記憶用書き込み信号ＲＳ、ＲＷＮＳ等を形成する。
第７図には、上記冗長ワード線選択回路ＲＡＳＴの一実
施例の回路図が示されている。
施例の回路図が示されている。
Ｙ系のアドレス信号Ａ０〜Ａｈ（ｈ≦ｉ）を受けるアド
レスバッファ回路ＡＤＢにより形成された相補アドレス
信号ａ０、■０〜ａｈ、■ｈを受け、救済アドレス記憶
回路ＰＲ−ＡＤＤの記憶用素子への書き込み時に活性化
される信号ＲＷＮＳにより、記憶位置の割り当て信号Ａ
ＳＴ１〜ＡＳＴｊが形成される。例えば、３ビットのア
ドレス信号Ａ０〜Ａ２を用いると、８通りの記憶位置の
割り当て信号ＡＳＴ１〜ＡＳＴ８を形成することができ
る。これにより、メモリマットＭＲ−ＭＡＴの最大８本
までの欠陥ビットが存在するワード線を、冗長用メモリ
マットＰＲ−ＭＡＴの記憶セルに置き換えることができ
る。それ故、上記のような救済アドレス記憶回路ＰＲ−
ＡＤＤを用いた場合には、冗長用メモリマットＰＲ−Ｍ
ＡＴには、上記８本分ワード線に対応した不揮発性記憶
素子がマトリックス配置される。
レスバッファ回路ＡＤＢにより形成された相補アドレス
信号ａ０、■０〜ａｈ、■ｈを受け、救済アドレス記憶
回路ＰＲ−ＡＤＤの記憶用素子への書き込み時に活性化
される信号ＲＷＮＳにより、記憶位置の割り当て信号Ａ
ＳＴ１〜ＡＳＴｊが形成される。例えば、３ビットのア
ドレス信号Ａ０〜Ａ２を用いると、８通りの記憶位置の
割り当て信号ＡＳＴ１〜ＡＳＴ８を形成することができ
る。これにより、メモリマットＭＲ−ＭＡＴの最大８本
までの欠陥ビットが存在するワード線を、冗長用メモリ
マットＰＲ−ＭＡＴの記憶セルに置き換えることができ
る。それ故、上記のような救済アドレス記憶回路ＰＲ−
ＡＤＤを用いた場合には、冗長用メモリマットＰＲ−Ｍ
ＡＴには、上記８本分ワード線に対応した不揮発性記憶
素子がマトリックス配置される。
第８図には、上記救済アドレス選択回路ＲＡＳの一実施
例の回路図が示されている。
例の回路図が示されている。
救済アドレス選択回路ＲＡＳは、Ｘ系アドレス信号Ａｉ
＋１〜Ａｎをそれぞれ受けるアドレスバッファ回路ＡＤ
Ｂにより形成された上記各アドレス信号ａｉ＋１〜ａｎ
を受け、救済アドレス記憶回路ＰＲ−ＡＤＤの不揮発性
記憶素子への書き込み時に活性化される信号ＲＷＮＳに
より、入力されたアドレス信号ａｉ＋１〜ａｎが書き込
みデータＲＡＷａｉ＋１〜ＲＡＷａｎとして、救済アド
レス記憶回路ＰＲ−ＡＤＤに伝えられる。記憶された救
済アドレスと、Ｘ系アドレス信号Ａｉ＋１〜Ａｎとの比
較を行うためのアドレス信号Ｃａｉ＋１〜Ｃａｎが、先
に割り当てられた救済アドレス記憶部にてそれぞれ形成
される。
＋１〜Ａｎをそれぞれ受けるアドレスバッファ回路ＡＤ
Ｂにより形成された上記各アドレス信号ａｉ＋１〜ａｎ
を受け、救済アドレス記憶回路ＰＲ−ＡＤＤの不揮発性
記憶素子への書き込み時に活性化される信号ＲＷＮＳに
より、入力されたアドレス信号ａｉ＋１〜ａｎが書き込
みデータＲＡＷａｉ＋１〜ＲＡＷａｎとして、救済アド
レス記憶回路ＰＲ−ＡＤＤに伝えられる。記憶された救
済アドレスと、Ｘ系アドレス信号Ａｉ＋１〜Ａｎとの比
較を行うためのアドレス信号Ｃａｉ＋１〜Ｃａｎが、先
に割り当てられた救済アドレス記憶部にてそれぞれ形成
される。
第９図には、救済アドレス記憶回路ＰＲ−ＡＤＤの一実
施例の回路図が示されている。
施例の回路図が示されている。
救済アドレス記憶用書き込み信号ＲＳが、記憶素子とし
て配置された前記のような単層ゲート構造の不揮発性記
憶素子が結合されたワード線に伝えられるとともに、救
済アドレス選択回路ＲＡＳにて形成された記憶アドレス
データＲＡＷａｉ＋１〜ＲＡＷａｎがデータ線に伝えら
れることにより、メモリ素子への書き込みが行われる。
て配置された前記のような単層ゲート構造の不揮発性記
憶素子が結合されたワード線に伝えられるとともに、救
済アドレス選択回路ＲＡＳにて形成された記憶アドレス
データＲＡＷａｉ＋１〜ＲＡＷａｎがデータ線に伝えら
れることにより、メモリ素子への書き込みが行われる。
救済アドレスを記憶したメモリ素子が接続されたデータ
線は、センスアンプＳＡの入力端子に接続されおり、読
み出し動作のときにはセンスアンプＳＡにより増幅され
る。この実施例では、特に制限されないが、救済アドレ
ス記憶用のメモリ素子として上記救済アドレスの他に、
１ビットのメモリ素子が余分に設けられる。この１ビッ
トのメモリ素子に“１”情報又は“０”情報の任意のデ
ータを記憶させることにより、救済アドレスの記憶が行
われているか否かの確認と、上記センスアンプＳＡの活
性化信号及び救済アドレス選択回路ＲＡＳのアドレス比
較信号Ｃａｉ＋１〜Ｃａｎ形成用の活性化信号■■１〜
■■ｐが形成される。
線は、センスアンプＳＡの入力端子に接続されおり、読
み出し動作のときにはセンスアンプＳＡにより増幅され
る。この実施例では、特に制限されないが、救済アドレ
ス記憶用のメモリ素子として上記救済アドレスの他に、
１ビットのメモリ素子が余分に設けられる。この１ビッ
トのメモリ素子に“１”情報又は“０”情報の任意のデ
ータを記憶させることにより、救済アドレスの記憶が行
われているか否かの確認と、上記センスアンプＳＡの活
性化信号及び救済アドレス選択回路ＲＡＳのアドレス比
較信号Ｃａｉ＋１〜Ｃａｎ形成用の活性化信号■■１〜
■■ｐが形成される。
救済アドレスを記憶したメモリ素子の読み出しが行われ
ると、上記センスアンプＳＡの各出力信号は、上記アド
レス比較信号Ｃａｉ＋１〜Ｃａｎとの一致／不一致確認
のために排他的論理和回路に入力される。この排他的論
理和回路の出力は、上記センスアンプＳＡの出力と上記
アドレス比較信号Ｃａｉ＋１〜Ｃａｎとが一致した場合
に“０”となり、不一致の場合には“１”になる。救済
アドレス記憶用のメモリ素子の全データが一致した場合
、冗長ワード線選択信号ＲＷＳ１〜ＲＷＳｐのいずれか
を選択信号として活性化する。さらに、上記冗長ワード
線選択信号ＲＷＳ１〜ＲＷＳｐのいずれか１本が選択さ
れた場合、冗長用メモリマットＰＲ−ＭＡＴに設けられ
たセンスアンプ回路ＰＲ−ＳＡＭの活性化、及びマルチ
プレクサＭＰＸに供給される切り換え信号ＲＳＡＤ、■
■■■が形成される。
ると、上記センスアンプＳＡの各出力信号は、上記アド
レス比較信号Ｃａｉ＋１〜Ｃａｎとの一致／不一致確認
のために排他的論理和回路に入力される。この排他的論
理和回路の出力は、上記センスアンプＳＡの出力と上記
アドレス比較信号Ｃａｉ＋１〜Ｃａｎとが一致した場合
に“０”となり、不一致の場合には“１”になる。救済
アドレス記憶用のメモリ素子の全データが一致した場合
、冗長ワード線選択信号ＲＷＳ１〜ＲＷＳｐのいずれか
を選択信号として活性化する。さらに、上記冗長ワード
線選択信号ＲＷＳ１〜ＲＷＳｐのいずれか１本が選択さ
れた場合、冗長用メモリマットＰＲ−ＭＡＴに設けられ
たセンスアンプ回路ＰＲ−ＳＡＭの活性化、及びマルチ
プレクサＭＰＸに供給される切り換え信号ＲＳＡＤ、■
■■■が形成される。
第１０図には、書き込みデータ入力回路ＰＲ−ＰＧＣの
一実施例の回路図が示されている。
一実施例の回路図が示されている。
Ｙ系のアドレス信号Ａ０〜Ａｉを受けるアドレスバッフ
ァ回路ＡＤＢにて形成された相補の内部アドレス信号ａ
０、■０〜ａｉ、■ｉとデータＤａｔａを解読し、書き
込み信号ｗｅにより冗長用のメモリマットＰＲ−ＭＡＴ
の各データ線に書き込みデータＤｙ０〜Ｄｙｋを供給す
る。
ァ回路ＡＤＢにて形成された相補の内部アドレス信号ａ
０、■０〜ａｉ、■ｉとデータＤａｔａを解読し、書き
込み信号ｗｅにより冗長用のメモリマットＰＲ−ＭＡＴ
の各データ線に書き込みデータＤｙ０〜Ｄｙｋを供給す
る。
第１１図には、冗長用のＹデコーダ回路ＰＲ−ＹＤＣの
一実施例の回路図が示されている。
一実施例の回路図が示されている。
冗長用のＹデコーダ回路ＰＲ−ＹＤＣは、Ｙ系のアドレ
ス信号Ａ０〜Ａｉを受けるアドレスバッファ回路ＡＤＢ
にて形成された相補の内部アドレス信号ａ０、■０〜ａ
ｉ、■ｉを解読してカラムスイッチゲートＰＲ−ＹＧＴ
に供給されるカラム選択信号ｙ０〜ｙｋを形成する。
ス信号Ａ０〜Ａｉを受けるアドレスバッファ回路ＡＤＢ
にて形成された相補の内部アドレス信号ａ０、■０〜ａ
ｉ、■ｉを解読してカラムスイッチゲートＰＲ−ＹＧＴ
に供給されるカラム選択信号ｙ０〜ｙｋを形成する。
第１２図には、冗長用のメモリマットＰＲ−ＭＡＴとカ
ラムスイッチゲートＰＲ−ＹＧＴ及びセンスアンプ回路
ＰＲ−ＳＡＭの一実施例の回路図が示されている。
ラムスイッチゲートＰＲ−ＹＧＴ及びセンスアンプ回路
ＰＲ−ＳＡＭの一実施例の回路図が示されている。
第１３図には、上記マルチプレクサＭＰＸの一実施例の
回路図が示されている。
回路図が示されている。
この実施例では、３状態出力機能を持つクロックドイン
バータ回路が用いられる。反転の切り換え信号ＲＳＤＡ
が活性化されると、マスクＲＯＭを構成するメモリマッ
トＭＲ−ＭＡＴにより選択されたメモリ素子の読み出し
信号を受けるクロックドインバータ回路が活性化されて
、それを出力バッファ回路ＤＯＢに伝える。非反転の切
り換え信号ＲＳＤＡが活性化されると、冗長用のメモリ
マットＰＲ−ＭＡＴにより選択されたメモリ素子の読み
出し信号を受けるクロックドインバータ回路が活性化さ
れて、それを出力バッファ回路ＤＯＢに伝える。すなわ
ち、メモリマットＭＲ−ＭＡＴに存在する欠陥ビットを
含む読み出しデータに代えて、冗長用のメモリマットＰ
Ｒ−ＭＡＴに記憶された正しいデータが出力される。
バータ回路が用いられる。反転の切り換え信号ＲＳＤＡ
が活性化されると、マスクＲＯＭを構成するメモリマッ
トＭＲ−ＭＡＴにより選択されたメモリ素子の読み出し
信号を受けるクロックドインバータ回路が活性化されて
、それを出力バッファ回路ＤＯＢに伝える。非反転の切
り換え信号ＲＳＤＡが活性化されると、冗長用のメモリ
マットＰＲ−ＭＡＴにより選択されたメモリ素子の読み
出し信号を受けるクロックドインバータ回路が活性化さ
れて、それを出力バッファ回路ＤＯＢに伝える。すなわ
ち、メモリマットＭＲ−ＭＡＴに存在する欠陥ビットを
含む読み出しデータに代えて、冗長用のメモリマットＰ
Ｒ−ＭＡＴに記憶された正しいデータが出力される。
第１４図には、この発明が適用されたマスクＲＯＭの他
の一実施例の回路図が示されている。この実施例のマス
クＲＯＭは、Ｎチャンネル型の記憶用ＭＯＳＦＥＴの直
列回路が複数から構成される。上記各記憶用ＭＯＳＦＥ
ＴＱｍは、記憶情報に従ってディプレッション型かエン
ハンスメント型かに形成される。このようなメモリ素子
への記憶情報の書き込みは、前記説明したようにイオン
注入法により行われる。同図において、上記ディプレッ
ション型のＭＯＳＦＥＴは、そのチャンネル部分に直線
が付加されることにより、エンハンスメント型のＭＯＳ
ＦＥＴと区別される。
の一実施例の回路図が示されている。この実施例のマス
クＲＯＭは、Ｎチャンネル型の記憶用ＭＯＳＦＥＴの直
列回路が複数から構成される。上記各記憶用ＭＯＳＦＥ
ＴＱｍは、記憶情報に従ってディプレッション型かエン
ハンスメント型かに形成される。このようなメモリ素子
への記憶情報の書き込みは、前記説明したようにイオン
注入法により行われる。同図において、上記ディプレッ
ション型のＭＯＳＦＥＴは、そのチャンネル部分に直線
が付加されることにより、エンハンスメント型のＭＯＳ
ＦＥＴと区別される。
代表として例示的に示されている１つのデータ線Ｄ１に
対応した直列回路は、カラム選択用のＭＯＳＦＥＴＴ１
、Ｔ２等とデータ記憶用の記憶ＭＯＳＦＥＴＱ１〜Ｑ３
等から構成される。これと隣接し、代表として例示的に
示されている他のデータ線Ｄ２に対応した直列回路は、
カラム選択用のＭＯＳＦＥＴＴ３、Ｔ４にはデータ記憶
用の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。
対応した直列回路は、カラム選択用のＭＯＳＦＥＴＴ１
、Ｔ２等とデータ記憶用の記憶ＭＯＳＦＥＴＱ１〜Ｑ３
等から構成される。これと隣接し、代表として例示的に
示されている他のデータ線Ｄ２に対応した直列回路は、
カラム選択用のＭＯＳＦＥＴＴ３、Ｔ４にはデータ記憶
用の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。
例えば、例示的に示されているカラム選択用のＭＯＳＦ
ＥＴＴ１とＴ４はディプレッション型ＭＯＳＦＥＴに、
Ｔ２とＴ３はエンハンスメント型ＭＯＳＦＥＴによりそ
れぞれ構成され、同図では省略された他の直列ＭＯＳＦ
ＥＴがオン状態のとき、カラムセレクタによりＴ１、Ｔ
３のゲートに供給される選択信号がロウレベルで、Ｔ２
とＴ４のゲートに供給される選択信号がハイレベルのと
きには、Ｔ１とＴ２が共にオン状態となってデータ線Ｄ
１に直列形態の記憶ＭＯＳＦＥＴＱ１〜Ｑ３等が接続さ
れる。また、カラムセレクタによりＴ１、Ｔ３のゲート
に供給される選択信号がハイレベルで、Ｔ２とＴ４のゲ
ートに供給される選択信号がロウレベルのときには、Ｔ
３とＴ４が共にオン状態となってデータ線Ｄ２に直列形
態の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。それ
故、図示しないが、同図の各データ線Ｄ１、Ｄ２等に対
して、複数からなる直列回路を並列に設けることが可能
になる。
ＥＴＴ１とＴ４はディプレッション型ＭＯＳＦＥＴに、
Ｔ２とＴ３はエンハンスメント型ＭＯＳＦＥＴによりそ
れぞれ構成され、同図では省略された他の直列ＭＯＳＦ
ＥＴがオン状態のとき、カラムセレクタによりＴ１、Ｔ
３のゲートに供給される選択信号がロウレベルで、Ｔ２
とＴ４のゲートに供給される選択信号がハイレベルのと
きには、Ｔ１とＴ２が共にオン状態となってデータ線Ｄ
１に直列形態の記憶ＭＯＳＦＥＴＱ１〜Ｑ３等が接続さ
れる。また、カラムセレクタによりＴ１、Ｔ３のゲート
に供給される選択信号がハイレベルで、Ｔ２とＴ４のゲ
ートに供給される選択信号がロウレベルのときには、Ｔ
３とＴ４が共にオン状態となってデータ線Ｄ２に直列形
態の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。それ
故、図示しないが、同図の各データ線Ｄ１、Ｄ２等に対
して、複数からなる直列回路を並列に設けることが可能
になる。
メモリアレイの各直列形態の記憶用ＭＯＳＦＥＴのうち
、横方向に対応する記憶用ＭＯＳＦＥＴＱｍのゲートは
、代表として例示的に示されているワード線Ｗ１、Ｗ２
、Ｗ３等にそれぞれ共通に接続される。これらワード線
Ｗ１〜Ｗ３は、Ｘデコーダの対応する各出力端子に接続
される。
、横方向に対応する記憶用ＭＯＳＦＥＴＱｍのゲートは
、代表として例示的に示されているワード線Ｗ１、Ｗ２
、Ｗ３等にそれぞれ共通に接続される。これらワード線
Ｗ１〜Ｗ３は、Ｘデコーダの対応する各出力端子に接続
される。
上記データ線Ｄ１、Ｄ２等は、Ｙデコーダを介して共通
データ線ＣＤに接続される。同図のＹデコーダは、Ｙデ
コーダそのものと、その選択信号によりスイッチ制御さ
るスイッチ素子からなるカラムスイッチ回路とを合わせ
て示している。
データ線ＣＤに接続される。同図のＹデコーダは、Ｙデ
コーダそのものと、その選択信号によりスイッチ制御さ
るスイッチ素子からなるカラムスイッチ回路とを合わせ
て示している。
共通データ線ＣＤにはセンスアンプＳＡの入力端子に接
続される。センスアンプＳＡは、基準電圧発生回路ＶＲ
Ｆにより形成された基準電圧を参照して、選択されたメ
モリセルの読み出し信号のハイレベルとロウレベルをセ
ンス増幅する。
続される。センスアンプＳＡは、基準電圧発生回路ＶＲ
Ｆにより形成された基準電圧を参照して、選択されたメ
モリセルの読み出し信号のハイレベルとロウレベルをセ
ンス増幅する。
特に制限されないが、上記センスアンプＳＡの基準電圧
として、上記メモリアレイ部と同様な記憶回路からなる
ダミーアレイによりそれぞれ形成される基準電圧を参照
してそのセンス動作を行せるようにしてもよい。ダミー
アレイは、記憶用ＭＯＳＦＥＴＱｍが全てエンハスメン
ト型ＭＯＳＦＥＴにより構成され、そのゲートには定常
的に電源電圧Ｖｃｃが供給されることによって定常的に
オン状態にされたものを利用できる。
として、上記メモリアレイ部と同様な記憶回路からなる
ダミーアレイによりそれぞれ形成される基準電圧を参照
してそのセンス動作を行せるようにしてもよい。ダミー
アレイは、記憶用ＭＯＳＦＥＴＱｍが全てエンハスメン
ト型ＭＯＳＦＥＴにより構成され、そのゲートには定常
的に電源電圧Ｖｃｃが供給されることによって定常的に
オン状態にされたものを利用できる。
この実施例における縦型ＲＯＭのアドレス選択動作を次
に説明する。
に説明する。
Ｘデコーダは、ロウアドレスバッファから供給される内
部アドレス信号を解読して、選択レベルをロウレベルと
し、非選択レベルをハイレベルとするデコード出力を形
成する。例えば、ワード線の数が５１２本の場合、選択
された１つのワード線をロウレベルに、他の残り５１１
本のワード線を全てハイレベルにする。これによって、
選択されたワード線に結合される記憶ＭＯＳＦＥＴがデ
ィプレッション型なら直列回路に電流バスが形成され、
エンハンスメント型なら電流バスが形成されない。Ｙデ
コーダＹＤＣＲは、アドレスバッファを通して供給され
る内部アドレス信号を解読して、例えば５１２本の１本
のデータ線を選んで共通データ線ＣＤに接続させる。こ
れによって、選択された１つのデータ線に対応した１つ
の読み出し信号がセンスアンプＳＡにより増幅させる。
部アドレス信号を解読して、選択レベルをロウレベルと
し、非選択レベルをハイレベルとするデコード出力を形
成する。例えば、ワード線の数が５１２本の場合、選択
された１つのワード線をロウレベルに、他の残り５１１
本のワード線を全てハイレベルにする。これによって、
選択されたワード線に結合される記憶ＭＯＳＦＥＴがデ
ィプレッション型なら直列回路に電流バスが形成され、
エンハンスメント型なら電流バスが形成されない。Ｙデ
コーダＹＤＣＲは、アドレスバッファを通して供給され
る内部アドレス信号を解読して、例えば５１２本の１本
のデータ線を選んで共通データ線ＣＤに接続させる。こ
れによって、選択された１つのデータ線に対応した１つ
の読み出し信号がセンスアンプＳＡにより増幅させる。
読み出しデータとして、８ビット又は１６ビットのよう
な複数ビットの単位で読み出す場合、上記同様なメモリ
アレイを８又は１６個設けるか、あるいはＹデコーダに
より８本又は１６本のデータ線を同時に選択し、それぞ
れに対応してセンスアンプ及び出力回路を設けるように
すればよい。
な複数ビットの単位で読み出す場合、上記同様なメモリ
アレイを８又は１６個設けるか、あるいはＹデコーダに
より８本又は１６本のデータ線を同時に選択し、それぞ
れに対応してセンスアンプ及び出力回路を設けるように
すればよい。
このような縦型ＲＯＭの欠陥救済のために、前記のよう
な不揮発性記憶素子が用いられる。この不揮発性記憶素
子を用いた救済アドレス記憶回路及び冗長用メモリマッ
トは、前記第６図等に示した回路を用いることができる
。
な不揮発性記憶素子が用いられる。この不揮発性記憶素
子を用いた救済アドレス記憶回路及び冗長用メモリマッ
トは、前記第６図等に示した回路を用いることができる
。
第１５図には、冗長用メモリマットとその周辺回路の他
の一実施例の回路図が示されている。同図の各素子に付
された回路記号が、前記第１４図に示した素子と一部重
複しているが、それぞれは別個のものであると理解され
たい。
の一実施例の回路図が示されている。同図の各素子に付
された回路記号が、前記第１４図に示した素子と一部重
複しているが、それぞれは別個のものであると理解され
たい。
同図には、１本のワード線Ｗ１とそれに接続された複数
の記憶素子Ｑｍが代表として例示的に示されている。ワ
ード線Ｗ１の選択回路は、レシオ型論理回路により構成
される。すなわち、ナンドゲート回路Ｇにより形成され
た選択信号は、Ｎチャンネル駆動ＭＯＳＦＥＴＱ１のゲ
ートに供給される。このＭＯＳＦＥＴＱ１のソースは回
路の接地電位に接続され、ドレイン側と電源電圧Ｖｃｃ
との間にはＣＭＯＳインバータ回路Ｎにより反転された
選択信号を受けるＮチャンネルＭＯＳＦＥＴＱ２が設け
られる。上記駆動ＭＯＳＦＥＴＱ１のドレイン出力は、
ゲートに書き込み制御信号ＷＥが供給されたディプレッ
ション型ＭＯＳＦＥＴＱ３を介してワード線Ｗ１に接続
される。ワード線Ｗ１にはディプレッション型の負荷Ｍ
ＯＳＦＥＴＱ４が設けられる。このディプレッション型
負荷ＭＯＳＦＥＴＱ４が接続される電源端子には、書き
込み動作のときには高電圧Ｖｐｐが供給され、読み出し
動作のときには５Ｖのような低い電源電圧Ｖｃｃが供給
される。
の記憶素子Ｑｍが代表として例示的に示されている。ワ
ード線Ｗ１の選択回路は、レシオ型論理回路により構成
される。すなわち、ナンドゲート回路Ｇにより形成され
た選択信号は、Ｎチャンネル駆動ＭＯＳＦＥＴＱ１のゲ
ートに供給される。このＭＯＳＦＥＴＱ１のソースは回
路の接地電位に接続され、ドレイン側と電源電圧Ｖｃｃ
との間にはＣＭＯＳインバータ回路Ｎにより反転された
選択信号を受けるＮチャンネルＭＯＳＦＥＴＱ２が設け
られる。上記駆動ＭＯＳＦＥＴＱ１のドレイン出力は、
ゲートに書き込み制御信号ＷＥが供給されたディプレッ
ション型ＭＯＳＦＥＴＱ３を介してワード線Ｗ１に接続
される。ワード線Ｗ１にはディプレッション型の負荷Ｍ
ＯＳＦＥＴＱ４が設けられる。このディプレッション型
負荷ＭＯＳＦＥＴＱ４が接続される電源端子には、書き
込み動作のときには高電圧Ｖｐｐが供給され、読み出し
動作のときには５Ｖのような低い電源電圧Ｖｃｃが供給
される。
この実施例では、記憶素子Ｑｍの書き込み動作のとき、
非選択のワード線に設けられる記憶素子において、デー
タ線の書き込みハイレベルによりフローティングゲート
の電位が高くされることに応じてチャンネルにリーク電
流が流れることを防止するために、ワード線に対応した
記憶ＭＯＳＦＥＴＱｍのソースは共通ソース線Ｓ１に接
続され、このソース線にはスイッチＭＯＳＦＥＴＱ７を
介して接地電位が与えられる。
非選択のワード線に設けられる記憶素子において、デー
タ線の書き込みハイレベルによりフローティングゲート
の電位が高くされることに応じてチャンネルにリーク電
流が流れることを防止するために、ワード線に対応した
記憶ＭＯＳＦＥＴＱｍのソースは共通ソース線Ｓ１に接
続され、このソース線にはスイッチＭＯＳＦＥＴＱ７を
介して接地電位が与えられる。
この実施例では、上記のようにレシオ型の論理回路によ
り形成されるため、それに対応したワード線が非選択状
態のときＭＯＳＦＥＴＱ１、Ｑ３と負荷ＭＯＳＦＥＴＱ
４とのコンダクタンス比に従って接地電位より高いレベ
ルにされ、上記ＭＯＳＦＥＴＱ７を確実にオフ状態にさ
せることができない。すなわち、書き込み動作のときに
は、書き込み制御信号ＷＥがロウレベルになっており、
ゲート回路Ｇの出力信号がハイレベルの非選択状態とき
には、ＭＯＳＦＥＴＱ１がオン状態になって、ワード線
を回路の接地電位側のロウレベルにするが、そのレベル
は上記負荷ＭＯＳＦＥＴＱ４のコンダクタンスとＭＯＳ
ＦＥＴＱ３とＱ１の合成コンダクタンスとの比に従って
接地電位より持ち上がってしまう。そこで、ＣＭＯＳイ
ンバータ回路Ｎ１の出力信号が供給されるサブワード線
ＳＷ１を設け、上記スイッチＭＯＳＦＥＴＱ７のゲート
にワード線Ｗ１に対応した選択信号を供給するものであ
る。この構成では、ワード線Ｗ１が非選択状態になると
きにはＣＭＯＳインバータ回路Ｎの出力信号が接地電位
のようなロウレベルになり、上記スイッチＭＯＳＦＥＴ
Ｑ７を確実にオフ状態にすることができる。
り形成されるため、それに対応したワード線が非選択状
態のときＭＯＳＦＥＴＱ１、Ｑ３と負荷ＭＯＳＦＥＴＱ
４とのコンダクタンス比に従って接地電位より高いレベ
ルにされ、上記ＭＯＳＦＥＴＱ７を確実にオフ状態にさ
せることができない。すなわち、書き込み動作のときに
は、書き込み制御信号ＷＥがロウレベルになっており、
ゲート回路Ｇの出力信号がハイレベルの非選択状態とき
には、ＭＯＳＦＥＴＱ１がオン状態になって、ワード線
を回路の接地電位側のロウレベルにするが、そのレベル
は上記負荷ＭＯＳＦＥＴＱ４のコンダクタンスとＭＯＳ
ＦＥＴＱ３とＱ１の合成コンダクタンスとの比に従って
接地電位より持ち上がってしまう。そこで、ＣＭＯＳイ
ンバータ回路Ｎ１の出力信号が供給されるサブワード線
ＳＷ１を設け、上記スイッチＭＯＳＦＥＴＱ７のゲート
にワード線Ｗ１に対応した選択信号を供給するものであ
る。この構成では、ワード線Ｗ１が非選択状態になると
きにはＣＭＯＳインバータ回路Ｎの出力信号が接地電位
のようなロウレベルになり、上記スイッチＭＯＳＦＥＴ
Ｑ７を確実にオフ状態にすることができる。
これにより、ワード線Ｗ１がロウレベルのような非選択
状態ときに、データ線Ｄ１〜Ｄ１６等にハイレベルが供
給されることによって、図示しない他のワード線に結合
される記憶素子Ｑｍへの書き込み動作のときに、書き込
みが行われない非選択のワード線Ｗ１に設けられる記憶
ＭＯＳＦＥＴＱｍにリーク電流が流れることを防止する
ことができる。このように非選択の記憶素子Ｑｍにチャ
ンネル電流が流れないので、ＭＯＳＦＥＴの耐圧も向上
する。これはチャンネル電流が流れる時のＭＯＳ耐圧は
ソースと基板とドレインで構成される寄生バイポーラ動
作によるものであり、チャンネル電流が流れない時の表
面ブレーグダウンによるＭＯＳ耐圧よりも低いためであ
る。
状態ときに、データ線Ｄ１〜Ｄ１６等にハイレベルが供
給されることによって、図示しない他のワード線に結合
される記憶素子Ｑｍへの書き込み動作のときに、書き込
みが行われない非選択のワード線Ｗ１に設けられる記憶
ＭＯＳＦＥＴＱｍにリーク電流が流れることを防止する
ことができる。このように非選択の記憶素子Ｑｍにチャ
ンネル電流が流れないので、ＭＯＳＦＥＴの耐圧も向上
する。これはチャンネル電流が流れる時のＭＯＳ耐圧は
ソースと基板とドレインで構成される寄生バイポーラ動
作によるものであり、チャンネル電流が流れない時の表
面ブレーグダウンによるＭＯＳ耐圧よりも低いためであ
る。
なお、ワード線の選択信号を形成するワードドライバー
をＣＭＯＳ回路により構成した場合には、ワード線Ｗ１
によりスイッチＭＯＳＦＥＴＱ７のスイッチ制御を行う
構成としてもよい。この場合には、書き込み動作時のワ
ード線の電位が高電圧Ｖｐｐのように高くされるから、
スイッチＭＯＳＦＥＴＱ７はそれに応じて高耐圧化する
必要がある。
をＣＭＯＳ回路により構成した場合には、ワード線Ｗ１
によりスイッチＭＯＳＦＥＴＱ７のスイッチ制御を行う
構成としてもよい。この場合には、書き込み動作時のワ
ード線の電位が高電圧Ｖｐｐのように高くされるから、
スイッチＭＯＳＦＥＴＱ７はそれに応じて高耐圧化する
必要がある。
この実施例では、書き込み時間の短縮化のために、代表
として例示的に示されているデータ線Ｄ１のように、ラ
ッチ回路ＦＦを持つ書き込み回路ＷＡが全てのデータ線
Ｄ２〜Ｄ１６…等に設けられる。記憶素子Ｑｍは、前記
第１Ｄ図や第４図に示したような単層ゲート構造の不揮
発性記憶素子から構成される。それ故、そのサイズは２
層ゲート構造の不揮発性記憶素子に比べてその占有面積
が大きく形成される。それ故、データ線相互のピッチが
比較的大きくなり、メモリマットのデータ線ピッチを犠
牲にすることなく、上記のような書き込み回路ＷＡを各
データ線に設けることが可能になる。
として例示的に示されているデータ線Ｄ１のように、ラ
ッチ回路ＦＦを持つ書き込み回路ＷＡが全てのデータ線
Ｄ２〜Ｄ１６…等に設けられる。記憶素子Ｑｍは、前記
第１Ｄ図や第４図に示したような単層ゲート構造の不揮
発性記憶素子から構成される。それ故、そのサイズは２
層ゲート構造の不揮発性記憶素子に比べてその占有面積
が大きく形成される。それ故、データ線相互のピッチが
比較的大きくなり、メモリマットのデータ線ピッチを犠
牲にすることなく、上記のような書き込み回路ＷＡを各
データ線に設けることが可能になる。
このように各データ線に書き込み回路ＷＡを設ける構成
では、２ステップからなる書き込み動作が行われる。す
なわち、第１ステップの書き込み動作は、上記ラッチ回
路ＦＦに書き込みデータを記憶させる動作である。この
ときには、データ入力回路ＤＩＢを通し入力されたデー
タは、カラムスイッチＣＷを介して順次データ線を選択
し、それに設けられるラッチ回路ＦＦへのデータ転送が
行われる。このようにして、１つのワード線に対応した
全データ線又は所定の複数のデータ線に対応したラッチ
回路ＦＦへのデータ転送が終了すると、第２ステップの
書き込み動作が開始される。
では、２ステップからなる書き込み動作が行われる。す
なわち、第１ステップの書き込み動作は、上記ラッチ回
路ＦＦに書き込みデータを記憶させる動作である。この
ときには、データ入力回路ＤＩＢを通し入力されたデー
タは、カラムスイッチＣＷを介して順次データ線を選択
し、それに設けられるラッチ回路ＦＦへのデータ転送が
行われる。このようにして、１つのワード線に対応した
全データ線又は所定の複数のデータ線に対応したラッチ
回路ＦＦへのデータ転送が終了すると、第２ステップの
書き込み動作が開始される。
この第２ステップの書き込み動作は、選択ワード線の電
位をワード線を書き込み高電圧にしておいて、各書き込
み回路ＷＡのラッチ回路ＦＦに取り込まれたデータに従
いデータ線Ｄ１に書き込み高電圧を供給するスイッチＭ
ＯＳＦＥＴＱ６のスイッチ制御を行い、記憶素子Ｑｍの
フローティングゲートに電荷の注入を行う。
位をワード線を書き込み高電圧にしておいて、各書き込
み回路ＷＡのラッチ回路ＦＦに取り込まれたデータに従
いデータ線Ｄ１に書き込み高電圧を供給するスイッチＭ
ＯＳＦＥＴＱ６のスイッチ制御を行い、記憶素子Ｑｍの
フローティングゲートに電荷の注入を行う。
この場合には、上記のように複数の記憶素子に対して一
斉に書き込み電流が流れるため、書き込み電流が膨大に
なってしまうのを防ぐ意味でも上記のようなリーク電流
の防止回路を設けることが必要になるものである。
斉に書き込み電流が流れるため、書き込み電流が膨大に
なってしまうのを防ぐ意味でも上記のようなリーク電流
の防止回路を設けることが必要になるものである。
また、上記のように複数からなる記憶素子Ｑｍに対して
一斉に書き込み動作を行う場合には、フローティングゲ
ートに電荷の注入が行われる記憶素子Ｑｍには比較的大
きな電流が流れるからソース線Ｓ１には大電流が流れて
マイグレーションによる配線の断線を防止する必要が生
じる。このようなマイグレーションによる断線を防ぐた
めにソース線の配線幅を太してもよい。しかし、高集積
化のためには、配線幅を太くするのは得策ではない。そ
こで、ソース線Ｓ１の一定間隔毎にスイッチＭＯＳＦＥ
ＴＱ７を複数個設け、書き込み電流を分散させることに
より、上記ソース線をそれ程太く形成することなく上記
のようなマイグレーションによる断線防止が可能になる
。
一斉に書き込み動作を行う場合には、フローティングゲ
ートに電荷の注入が行われる記憶素子Ｑｍには比較的大
きな電流が流れるからソース線Ｓ１には大電流が流れて
マイグレーションによる配線の断線を防止する必要が生
じる。このようなマイグレーションによる断線を防ぐた
めにソース線の配線幅を太してもよい。しかし、高集積
化のためには、配線幅を太くするのは得策ではない。そ
こで、ソース線Ｓ１の一定間隔毎にスイッチＭＯＳＦＥ
ＴＱ７を複数個設け、書き込み電流を分散させることに
より、上記ソース線をそれ程太く形成することなく上記
のようなマイグレーションによる断線防止が可能になる
。
以上の書き込み動作は、特に制限されないが、半導体ウ
ェハ上に回路が完成された時のプロービング工程により
行われる。すなわち、プロービング工程において、マス
クＲＯＭの読み出し試験を行い、その検査結果から不良
ビットを検出して救済アドレスの書き込みと、救済アド
レスに対応した記憶データの書き込みが行われる。欠陥
救済を行う場合、このようにプロービング工程において
書き込みを行うようにすることによって、マスクＲＯＭ
が完成された時点では、上記救済アドレスやそれに対応
したデータの書き込みために特別の制御端子が不要にな
る。
ェハ上に回路が完成された時のプロービング工程により
行われる。すなわち、プロービング工程において、マス
クＲＯＭの読み出し試験を行い、その検査結果から不良
ビットを検出して救済アドレスの書き込みと、救済アド
レスに対応した記憶データの書き込みが行われる。欠陥
救済を行う場合、このようにプロービング工程において
書き込みを行うようにすることによって、マスクＲＯＭ
が完成された時点では、上記救済アドレスやそれに対応
したデータの書き込みために特別の制御端子が不要にな
る。
なお、ユーザーにおいてデータの変更や修正を行うよう
にする場合には、半導体集積回路装置が完成された後に
書き込みを行う必要があるから、適当な外部端子を設け
るか、あるいは高電圧入力を含む３値入力回路を設けて
、１つの端子を多重化して使うようにすればよい。
にする場合には、半導体集積回路装置が完成された後に
書き込みを行う必要があるから、適当な外部端子を設け
るか、あるいは高電圧入力を含む３値入力回路を設けて
、１つの端子を多重化して使うようにすればよい。
また、データ線に与えられる書き込み電圧は、電源電圧
Ｖｃｃから高電圧Ｖｐｐに切り換えるのではなく、通常
約５Ｖの電源電圧ＶｃｃをＭＯＳＦＥＴの耐圧の許容範
囲で約７Ｖ〜８Ｖ程度に高くして同図に示すような電圧
（Ｖｃｃ’）にするものであってもよい。この場合には
、書き込み系のＭＯＳＦＥＴＱ６、Ｑ５を高耐圧化する
必要がないから製造工程の簡略化か可能になる。そして
、高電圧Ｖｐｐをワード線の書き込み時の選択レベルと
してのみ用いる場合には、高電圧端子Ｖｐｐから直流電
流が流れなくできるから高電圧Ｖｐｐを比較的簡単な内
部昇圧回路により形成できる。
Ｖｃｃから高電圧Ｖｐｐに切り換えるのではなく、通常
約５Ｖの電源電圧ＶｃｃをＭＯＳＦＥＴの耐圧の許容範
囲で約７Ｖ〜８Ｖ程度に高くして同図に示すような電圧
（Ｖｃｃ’）にするものであってもよい。この場合には
、書き込み系のＭＯＳＦＥＴＱ６、Ｑ５を高耐圧化する
必要がないから製造工程の簡略化か可能になる。そして
、高電圧Ｖｐｐをワード線の書き込み時の選択レベルと
してのみ用いる場合には、高電圧端子Ｖｐｐから直流電
流が流れなくできるから高電圧Ｖｐｐを比較的簡単な内
部昇圧回路により形成できる。
なお、書き込み時にデータ線に与えられる書き込み電圧
が上記のように７〜８Ｖ程度と比較的低いと、書き込み
時間が比較的長くされる。しかし、この実施例のように
１層ゲート構造の不揮発接続性記憶素子を欠陥救済や機
能変更等に用いる場合には、その書き込みデータ数は比
較的少なくてよいから、単位の書き込み時間が多少長く
なっても大きな問題にはなることない。
が上記のように７〜８Ｖ程度と比較的低いと、書き込み
時間が比較的長くされる。しかし、この実施例のように
１層ゲート構造の不揮発接続性記憶素子を欠陥救済や機
能変更等に用いる場合には、その書き込みデータ数は比
較的少なくてよいから、単位の書き込み時間が多少長く
なっても大きな問題にはなることない。
上記のように１層ゲート構造の不揮発性記憶素子の書き
込み動作において、そのドレインに与えられる高電圧を
電源電圧ＶｃｃをＶｃｃ’のように高くする方法は、上
記第１５図の実施例のようにラッチ回路ＦＦを用いた書
き込み回路ＷＡを利用するもの他、パッドや外部端子あ
るいはアドレス端子等のような他の端子と共用された外
部端子からデータを入力する場合にも利用できることは
いうまでもない。
込み動作において、そのドレインに与えられる高電圧を
電源電圧ＶｃｃをＶｃｃ’のように高くする方法は、上
記第１５図の実施例のようにラッチ回路ＦＦを用いた書
き込み回路ＷＡを利用するもの他、パッドや外部端子あ
るいはアドレス端子等のような他の端子と共用された外
部端子からデータを入力する場合にも利用できることは
いうまでもない。
第５図には、上記のようなサブワード線を設けた構成の
記憶素子の一実施例のパターン図が示されている。
記憶素子の一実施例のパターン図が示されている。
この実施例では、ソース線ＳＬに平行にソース線ＳＬと
同じアルミニュウム層からなるサブワード線ＳＷを配置
するものである。このようにサブワード線ＳＷを配置す
る構成では、その分記憶セルのサイズが大きくなるから
、それを防ぐためにソース拡散層が小さく形成され、そ
れに延びるようにソース線配線が形成される。
同じアルミニュウム層からなるサブワード線ＳＷを配置
するものである。このようにサブワード線ＳＷを配置す
る構成では、その分記憶セルのサイズが大きくなるから
、それを防ぐためにソース拡散層が小さく形成され、そ
れに延びるようにソース線配線が形成される。
第１７Ａ図ないし第２０Ｂ図には、この発明の他の一実
施例が示されている。これらの実施例では、フローティ
ングゲートの上部を覆うバリアー層からフローティング
ゲートの一部が露出した構成となっている。すなわち、
バリアー層はフローティングゲート上の全面を覆うので
はなく、その一部を覆う構造になっている。
施例が示されている。これらの実施例では、フローティ
ングゲートの上部を覆うバリアー層からフローティング
ゲートの一部が露出した構成となっている。すなわち、
バリアー層はフローティングゲート上の全面を覆うので
はなく、その一部を覆う構造になっている。
先に述べたように、データ保持特性を改善するにはフロ
ーティングゲート上の全面を覆うようにバリアー層を形
成することが望ましい。しかし、フローティングゲート
上の全面を覆うようにすると不揮発性記憶素子のサイズ
をそれだけ大きくしてしまう。このため、マスクＲＯＭ
の救済のように大容量の単層ゲート構造の不揮発性記憶
素子が必要な場合には集積度の観点から不利となる。そ
こで、不揮発性記憶素子のサイズを小さくするために、
バリアー層からフローティングゲートの一部が露出した
構成にすること、言い換えるならば、バリアー層はフロ
ーティングゲート上の全面を覆うのではなく、ワード線
、データ線又はソース線の形状を可能な範囲で意図的に
一部変形させてフローティングゲートの上部に延在させ
る。このようにすることによって、フローティングゲー
トが部分的にでもバリアー層によって覆われるから、そ
の分確実にデータ保持特性を改善させることができる。
ーティングゲート上の全面を覆うようにバリアー層を形
成することが望ましい。しかし、フローティングゲート
上の全面を覆うようにすると不揮発性記憶素子のサイズ
をそれだけ大きくしてしまう。このため、マスクＲＯＭ
の救済のように大容量の単層ゲート構造の不揮発性記憶
素子が必要な場合には集積度の観点から不利となる。そ
こで、不揮発性記憶素子のサイズを小さくするために、
バリアー層からフローティングゲートの一部が露出した
構成にすること、言い換えるならば、バリアー層はフロ
ーティングゲート上の全面を覆うのではなく、ワード線
、データ線又はソース線の形状を可能な範囲で意図的に
一部変形させてフローティングゲートの上部に延在させ
る。このようにすることによって、フローティングゲー
トが部分的にでもバリアー層によって覆われるから、そ
の分確実にデータ保持特性を改善させることができる。
すなわち、データ保持特性を損なう原因は、ファイナル
パッシベーション膜からのラジカルな水素がフローティ
ングゲートに蓄積された電子と反応して結合する結果、
蓄積された電子が減少することにあると推測される。こ
の場合、蓄積された電子が単位時間に減少する割合は、
フローティグゲートの表面の電子密度とラジカルな水素
密度の積に比例すると考えられる。したがって、フロー
ティングゲートがバリアー層から露出する面積割合が減
少すれば、ラジカルな水素とフローティングゲートに蓄
積された電子との反応が少なくなるので、蓄積された電
子が減少する割合も減少する。
パッシベーション膜からのラジカルな水素がフローティ
ングゲートに蓄積された電子と反応して結合する結果、
蓄積された電子が減少することにあると推測される。こ
の場合、蓄積された電子が単位時間に減少する割合は、
フローティグゲートの表面の電子密度とラジカルな水素
密度の積に比例すると考えられる。したがって、フロー
ティングゲートがバリアー層から露出する面積割合が減
少すれば、ラジカルな水素とフローティングゲートに蓄
積された電子との反応が少なくなるので、蓄積された電
子が減少する割合も減少する。
この結果、上述のようにデータ保持特性の改善が図られ
るものとなる。
るものとなる。
第１７Ａ図には、この発明に係る不揮発性記憶素子の他
の一実施例の素子構造断面図が示され、第１７Ｂ図には
、その平面図が示されている。
の一実施例の素子構造断面図が示され、第１７Ｂ図には
、その平面図が示されている。
第１７Ａ図及び第１７Ｂ図において、ワード線ＷＬを構
成するアルミニュウム層１５は、同図において右側（ソ
ース線側）に意図的に延在させてフローティングゲート
８のバリアー層として用いるものである。
成するアルミニュウム層１５は、同図において右側（ソ
ース線側）に意図的に延在させてフローティングゲート
８のバリアー層として用いるものである。
第１８Ａ図には、この発明に係る不揮発性記憶素子の他
の一実施例の素子構造断面図が示され、第１８Ｂ図には
、その平面図が示されている。
の一実施例の素子構造断面図が示され、第１８Ｂ図には
、その平面図が示されている。
第１８Ａ図及び第１８Ｂ図においては、ワード線ＷＬを
構成するアルミニュウム層１５にスリットが設けられる
結果、フローティングゲート８の一部が露出するように
される。このスリットは、特に制限されないが、２つの
フローティングゲートにまたがるようなワード線と平行
となるような長方形にされる。上記のようにバリアー層
を構成するためにワード線をフローティングゲート上の
全面を覆うように延在させると、その分ワード線が太く
なる。このようにワード線が太くなるとファイナルパッ
シベーション膜のストレスによってワード線としてのア
ルミニュウム層１５及びアルミニュウム層１５の下部絶
縁膜１３等にクラックが形成され、素子特性を損なう虞
れがある。そこで、この実施例では上記バリアー層とし
て作用するアルミニュウム層にスリットを設けて実質的
な太さを細くして上記のようなクラックの発生を防止す
るものである。
構成するアルミニュウム層１５にスリットが設けられる
結果、フローティングゲート８の一部が露出するように
される。このスリットは、特に制限されないが、２つの
フローティングゲートにまたがるようなワード線と平行
となるような長方形にされる。上記のようにバリアー層
を構成するためにワード線をフローティングゲート上の
全面を覆うように延在させると、その分ワード線が太く
なる。このようにワード線が太くなるとファイナルパッ
シベーション膜のストレスによってワード線としてのア
ルミニュウム層１５及びアルミニュウム層１５の下部絶
縁膜１３等にクラックが形成され、素子特性を損なう虞
れがある。そこで、この実施例では上記バリアー層とし
て作用するアルミニュウム層にスリットを設けて実質的
な太さを細くして上記のようなクラックの発生を防止す
るものである。
上記第１７Ａ図ないし第１８Ｂ図において、ワード線Ｗ
Ｌを構成するアルミニュウム層１５を延在させてフロー
ティングゲート上の一部を覆うように構成したが、これ
に代えてデータ線ＤＬあるいはソース線ＳＬを構成する
アルミニュウム層１５を延在させてフローティングゲー
ト上の一部又は全面を覆うバリアー層を構成するもので
あってもよい。上記同様にスリットを設けてクラックの
防止を図るようにしてもよい。
Ｌを構成するアルミニュウム層１５を延在させてフロー
ティングゲート上の一部を覆うように構成したが、これ
に代えてデータ線ＤＬあるいはソース線ＳＬを構成する
アルミニュウム層１５を延在させてフローティングゲー
ト上の一部又は全面を覆うバリアー層を構成するもので
あってもよい。上記同様にスリットを設けてクラックの
防止を図るようにしてもよい。
第１９Ａ図には、この発明に係る不揮発性記憶素子の他
の一実施例の素子構造断面図が示され、第１９Ｂ図には
、その平面図が示されている。
の一実施例の素子構造断面図が示され、第１９Ｂ図には
、その平面図が示されている。
第１９Ａ図及び第１９Ｂ図においては、ワード線ＷＬと
データ線ＤＬを構成するアルミニュウム層１５がそれぞ
れ延在させられることによって、フローティングゲート
８の一部をそれぞれが覆うようにされる。このように場
合には、ワード線ＷＬとデータ線ＤＬを構成する個々の
アルミニュウム層がフローティングゲートの上部を覆う
割合は少ないが、ワード線ＷＬとデータ線ＤＬの両方を
バリアー層として作用させることによって、フローティ
ングゲート８の上部を覆う割合を実質的に大きくするこ
とができる。このように２つに分けてバリアー層を構成
すると、それぞれのアルミニウム層の太さを細くできる
から、上記のようなスリットを設けることなくクラック
の発生を防止できる。
データ線ＤＬを構成するアルミニュウム層１５がそれぞ
れ延在させられることによって、フローティングゲート
８の一部をそれぞれが覆うようにされる。このように場
合には、ワード線ＷＬとデータ線ＤＬを構成する個々の
アルミニュウム層がフローティングゲートの上部を覆う
割合は少ないが、ワード線ＷＬとデータ線ＤＬの両方を
バリアー層として作用させることによって、フローティ
ングゲート８の上部を覆う割合を実質的に大きくするこ
とができる。このように２つに分けてバリアー層を構成
すると、それぞれのアルミニウム層の太さを細くできる
から、上記のようなスリットを設けることなくクラック
の発生を防止できる。
上記の実施例では、共にワード線ＷＬがアルミニュウム
層１５、データ線ＤＬがポリシリコンあるいはポリサイ
ド等の導体層８により構成される。
層１５、データ線ＤＬがポリシリコンあるいはポリサイ
ド等の導体層８により構成される。
このような構成は、データ線ＤＬに接続される不揮発性
記憶素子の数がワード線ＷＬに接続される不揮発性記憶
素子の数よりも少ない場合に都合がよい。すなわち、ワ
ード線ＷＬが抵抗値の小さなアルミニュウム層１５によ
り構成されているので読み出し時のワード線ＷＬの遅延
時間を小さくできるからである。
記憶素子の数がワード線ＷＬに接続される不揮発性記憶
素子の数よりも少ない場合に都合がよい。すなわち、ワ
ード線ＷＬが抵抗値の小さなアルミニュウム層１５によ
り構成されているので読み出し時のワード線ＷＬの遅延
時間を小さくできるからである。
第２０Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例の平面図が示されている。
一実施例の平面図が示されている。
この実施例では、ワード線ＷＬがポリシリコンまたはポ
リサイド等からなる導体層８により構成される。このよ
うな構成は、ワード線ＷＬに接続される不揮発性記憶素
子の数がデータ線ＤＬに接続される不揮発性記憶素子の
数よりも少ない場合に都合がよい。データ線ＤＬは、同
図に点線で示されているようにアルミュウム層１５から
構成される、それ故、このデータ線ＤＬを構成するアル
ミニュウム層１５がフローティングゲート８の上部の一
部に対して延在されるよう形成されることよってバリア
ー層が構成される。
リサイド等からなる導体層８により構成される。このよ
うな構成は、ワード線ＷＬに接続される不揮発性記憶素
子の数がデータ線ＤＬに接続される不揮発性記憶素子の
数よりも少ない場合に都合がよい。データ線ＤＬは、同
図に点線で示されているようにアルミュウム層１５から
構成される、それ故、このデータ線ＤＬを構成するアル
ミニュウム層１５がフローティングゲート８の上部の一
部に対して延在されるよう形成されることよってバリア
ー層が構成される。
第２０Ｂ図は、この発明に係る不揮発性記憶素子の他の
一実施例の平面図が示されている。
一実施例の平面図が示されている。
この実施例では、ワード線ＷＬがポリシリコンまたはポ
リサイド等からなる導体層８により構成される。このよ
うな構成は、ワード線ＷＬに接続される不揮発性記憶素
子の数がデータ線ＤＬに接続される不揮発性記憶素子の
数よりも少ない場合に都合がよい。データ線ＤＬとソー
ス線ＳＬは、同図に点線で示されているようにアルミュ
ウム層１５から構成される。この実施例では、ソース線
ＳＬを構成するアルミニュウム層１５がそれを挟んで構
成される２つの不揮発性記憶素子を構成する２つのフロ
ーティングゲート８の上部の一部に対してそれぞれ延在
されるよう形成されることよってバリアー層が構成され
る。
リサイド等からなる導体層８により構成される。このよ
うな構成は、ワード線ＷＬに接続される不揮発性記憶素
子の数がデータ線ＤＬに接続される不揮発性記憶素子の
数よりも少ない場合に都合がよい。データ線ＤＬとソー
ス線ＳＬは、同図に点線で示されているようにアルミュ
ウム層１５から構成される。この実施例では、ソース線
ＳＬを構成するアルミニュウム層１５がそれを挟んで構
成される２つの不揮発性記憶素子を構成する２つのフロ
ーティングゲート８の上部の一部に対してそれぞれ延在
されるよう形成されることよってバリアー層が構成され
る。
なお、上記第１９Ａ図及び第１９Ｂ図に示した実施例と
同様に、データ線ＤＬとソース線ＳＬの両方のアルミニ
ュウム層１５がフローティングゲート８上の一部をそれ
ぞれ分担して覆うように延在させてもよい。
同様に、データ線ＤＬとソース線ＳＬの両方のアルミニ
ュウム層１５がフローティングゲート８上の一部をそれ
ぞれ分担して覆うように延在させてもよい。
第２１Ａ図ないし第２１Ｄ図には、この発明に係る不揮
発性記憶素子の他の一実施例を説明するための製造工程
断面図が、同時に形成されるＮチャンネルＭＯＳＦＥＴ
とＰチャンネルＭＯＳＦＥＴとともに示されている。
発性記憶素子の他の一実施例を説明するための製造工程
断面図が、同時に形成されるＮチャンネルＭＯＳＦＥＴ
とＰチャンネルＭＯＳＦＥＴとともに示されている。
この実施例では、前記第１Ａ図ないし第１Ｄ図によって
示された不揮発性記憶素子とは異なり、Ｎ型拡散層６の
形成工程が省略される。すなわち、この実施例の不揮発
性記憶素子ＱＥのコントロールゲートは、Ｐチャンネル
ＭＯＳＦＥＴＱＰを構成するＮ型ウェル領域１０２（ｎ
−）で構成している。更に、上記不揮発性記憶素子ＱＥ
は、前記第１Ａ図ないし第１Ｄ図に示した不揮発性記憶
素子ＱＥと同様にフローティングゲートの下部に延在す
るようにＮ型拡散層１０が形成される。つまり、フロー
ティングゲートとコントロールゲートとの間の容量結合
はＮ型ウェル領域１０２とフローティングゲートの間の
容量とＮ型拡散層とフローティングゲートの間の容量と
で決まり、Ｎ型ウェル領域１０２とフローティングゲー
トとの間の容量のみの場合よりも容量結合を大きくでき
るのでセルサイズを小さくすることができる。
示された不揮発性記憶素子とは異なり、Ｎ型拡散層６の
形成工程が省略される。すなわち、この実施例の不揮発
性記憶素子ＱＥのコントロールゲートは、Ｐチャンネル
ＭＯＳＦＥＴＱＰを構成するＮ型ウェル領域１０２（ｎ
−）で構成している。更に、上記不揮発性記憶素子ＱＥ
は、前記第１Ａ図ないし第１Ｄ図に示した不揮発性記憶
素子ＱＥと同様にフローティングゲートの下部に延在す
るようにＮ型拡散層１０が形成される。つまり、フロー
ティングゲートとコントロールゲートとの間の容量結合
はＮ型ウェル領域１０２とフローティングゲートの間の
容量とＮ型拡散層とフローティングゲートの間の容量と
で決まり、Ｎ型ウェル領域１０２とフローティングゲー
トとの間の容量のみの場合よりも容量結合を大きくでき
るのでセルサイズを小さくすることができる。
第２１Ｅ図には、上記第２１Ａ図ないし第２１Ｄ図に対
応した不揮発性記憶素子の平面図が示されている。この
場合、ディプレッション型のＮチャンネルＭＯＳＦＥＴ
が同一半導体基板上に形成されるときには、ディプレッ
ション型にするのに使用するＮ型不純物を注入すればＮ
型ウェル領域１０２とフローティングゲートの間の容量
値を更に大きくする効果がある。勿論、Ｎ型ウェル領域
１０２だけでコントロールゲートを構成してもよい。あ
るいはＮ型ウェル領域１０２を使用しないで、Ｎ型拡散
層１０のようなフローティングゲートの下部に延在する
拡散層をコントロールゲートとして使用してもよい。
応した不揮発性記憶素子の平面図が示されている。この
場合、ディプレッション型のＮチャンネルＭＯＳＦＥＴ
が同一半導体基板上に形成されるときには、ディプレッ
ション型にするのに使用するＮ型不純物を注入すればＮ
型ウェル領域１０２とフローティングゲートの間の容量
値を更に大きくする効果がある。勿論、Ｎ型ウェル領域
１０２だけでコントロールゲートを構成してもよい。あ
るいはＮ型ウェル領域１０２を使用しないで、Ｎ型拡散
層１０のようなフローティングゲートの下部に延在する
拡散層をコントロールゲートとして使用してもよい。
本実施例では、Ｐ型半導体基板に形成したＮ型ウェル領
域をコントロールゲートに使用したが、Ｎ型半導体基板
を使用する場合にはＰ型ウェル領域をコントロールゲー
トに使用したＰＭＯＳ構成の不揮発性記憶素子にしても
よく、種々の変形が可能である。
域をコントロールゲートに使用したが、Ｎ型半導体基板
を使用する場合にはＰ型ウェル領域をコントロールゲー
トに使用したＰＭＯＳ構成の不揮発性記憶素子にしても
よく、種々の変形が可能である。
本実施例によれば、製造工程を全く付加することなく、
コントロールゲートを拡散層で構成した不揮発性記憶素
子を得ることができるので、どのような半導体集積回路
装置にも適用できる。
コントロールゲートを拡散層で構成した不揮発性記憶素
子を得ることができるので、どのような半導体集積回路
装置にも適用できる。
本実施例の不揮発性記憶素子はＮ型ウェル領域とＮ型拡
散層１０などの他の拡散層を分離するための距離が長く
なるので、そのセルサイズは第４図あるいは第５図等の
前記の実施例のセルサイズよりも大きくなる。しかし、
後述するように、ＲＡＭの救済の場合のようにアドレス
変換のみの場合には必要な不揮発性記憶素子の数も少な
いので、セルサイズが少々大きくても問題はない。
散層１０などの他の拡散層を分離するための距離が長く
なるので、そのセルサイズは第４図あるいは第５図等の
前記の実施例のセルサイズよりも大きくなる。しかし、
後述するように、ＲＡＭの救済の場合のようにアドレス
変換のみの場合には必要な不揮発性記憶素子の数も少な
いので、セルサイズが少々大きくても問題はない。
第２２Ａ図ないし第２２Ｃ図には、この発明に係る不揮
発性記憶素子の更に他の一実施例を説明するための製造
工程断面図が、同時に形成されるＮチャンネルＭＯＳＦ
ＥＴ及びＰチャンネルＭＯＳＦＥＴ並びに２層ゲート構
造のマスクＲＯＭを構成する記憶ＭＯＳＦＥＴＱＭとと
もに示されている。
発性記憶素子の更に他の一実施例を説明するための製造
工程断面図が、同時に形成されるＮチャンネルＭＯＳＦ
ＥＴ及びＰチャンネルＭＯＳＦＥＴ並びに２層ゲート構
造のマスクＲＯＭを構成する記憶ＭＯＳＦＥＴＱＭとと
もに示されている。
この実施例では、マスクＲＯＭの集積度を向上させるた
めに、隣接ワード線が異なる導体層８と１０８により構
成される。すなわち、直列形態にされる複数の記憶ＭＯ
ＳＦＥＴのうち、第１層目のポリシリコン層８により奇
数番目のＭＯＳＦＥＴのワード線を構成し、第２層目の
ポリシリコン層１０８により偶数番目のＭＯＳＦＥＴの
ワード線を構成する。このような隣接ワード線を２層ゲ
ート構造とすることにより、実質的なワード線の間隔（
記憶ＭＯＳＦＥＴのピッチ）が狭くなるので集積度を向
上させることができる。この場合においても、欠陥救済
のために使用する不揮発性記憶素子ＱＥはコントロール
ゲートを拡散層により構成した１層ゲート構造としてい
る。このようにポリシリコン層が２層構造にされるにも
かかわらず、不揮発性記憶素子を１層ゲート構造とする
は、次の理由によるものである。２層ゲート構造の不揮
発性記憶素子は、第１層目と第２層目のポリシリコン層
の間に設けられるゲート絶縁膜は、同じく２層ゲート構
造のマスクＲＯＭのそれと本質的に異なる。すなわち、
マスクＲＯＭにおける２層ゲート構造は、第１層目と第
２層目のゲートを単に電気的に分離するだけの目的で絶
縁膜を形成すればよいのに対して、２層ゲート構造の不
揮発性記憶素子ではその膜質及び膜圧が所望の書き込み
／及び読み出し特性を満足するように制御された薄い絶
縁膜である必要がある。それ故、２層ゲート構造の不揮
発性記憶素子においては、上記フローティングゲートと
コントロールゲートとの間に形成されるべき絶縁膜を形
成する特別な製造工程が付加することが必要である。し
たがって、上記のように１層ゲート構造の不揮発性記憶
素子を用いることにより、実質的な製造工程を増加させ
ることなく、欠陥救済等を行うことができる。
めに、隣接ワード線が異なる導体層８と１０８により構
成される。すなわち、直列形態にされる複数の記憶ＭＯ
ＳＦＥＴのうち、第１層目のポリシリコン層８により奇
数番目のＭＯＳＦＥＴのワード線を構成し、第２層目の
ポリシリコン層１０８により偶数番目のＭＯＳＦＥＴの
ワード線を構成する。このような隣接ワード線を２層ゲ
ート構造とすることにより、実質的なワード線の間隔（
記憶ＭＯＳＦＥＴのピッチ）が狭くなるので集積度を向
上させることができる。この場合においても、欠陥救済
のために使用する不揮発性記憶素子ＱＥはコントロール
ゲートを拡散層により構成した１層ゲート構造としてい
る。このようにポリシリコン層が２層構造にされるにも
かかわらず、不揮発性記憶素子を１層ゲート構造とする
は、次の理由によるものである。２層ゲート構造の不揮
発性記憶素子は、第１層目と第２層目のポリシリコン層
の間に設けられるゲート絶縁膜は、同じく２層ゲート構
造のマスクＲＯＭのそれと本質的に異なる。すなわち、
マスクＲＯＭにおける２層ゲート構造は、第１層目と第
２層目のゲートを単に電気的に分離するだけの目的で絶
縁膜を形成すればよいのに対して、２層ゲート構造の不
揮発性記憶素子ではその膜質及び膜圧が所望の書き込み
／及び読み出し特性を満足するように制御された薄い絶
縁膜である必要がある。それ故、２層ゲート構造の不揮
発性記憶素子においては、上記フローティングゲートと
コントロールゲートとの間に形成されるべき絶縁膜を形
成する特別な製造工程が付加することが必要である。し
たがって、上記のように１層ゲート構造の不揮発性記憶
素子を用いることにより、実質的な製造工程を増加させ
ることなく、欠陥救済等を行うことができる。
第２２Ａ図において、前記第１Ａ図ないし第１Ｄ図に示
した実施例と同様にコントロールゲートになるＮ型拡散
層６、第１ゲート絶縁膜７と第１ゲート電極８からなる
マスクＲＯＭの第１ＭＯＳＦＥＴを形成する。マスクＲ
ＯＭの第２ＭＯＳＦＥＴとの絶縁のために、第１ゲート
電極８の上部と側面には絶縁膜２０１と２１１が形成さ
れる。
した実施例と同様にコントロールゲートになるＮ型拡散
層６、第１ゲート絶縁膜７と第１ゲート電極８からなる
マスクＲＯＭの第１ＭＯＳＦＥＴを形成する。マスクＲ
ＯＭの第２ＭＯＳＦＥＴとの絶縁のために、第１ゲート
電極８の上部と側面には絶縁膜２０１と２１１が形成さ
れる。
第２２Ｂ図において、第２ゲート絶縁膜１０７と第２ゲ
ート電極１０８からなるマスクＲＯＭの第２ＭＯＳＦＥ
Ｔが形成される。本実施例では不揮発性記憶素子ＱＥの
フローティングゲートとマスクＲＯＭの周辺回路を構成
するＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯ
ＳＦＥＴＱＰのゲート電極は、第２層目の導体層１０８
で形成されている。もちろん、これらのゲート電極は第
１層目の導体層８により構成してもよい。
ート電極１０８からなるマスクＲＯＭの第２ＭＯＳＦＥ
Ｔが形成される。本実施例では不揮発性記憶素子ＱＥの
フローティングゲートとマスクＲＯＭの周辺回路を構成
するＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯ
ＳＦＥＴＱＰのゲート電極は、第２層目の導体層１０８
で形成されている。もちろん、これらのゲート電極は第
１層目の導体層８により構成してもよい。
第２２Ｃ図に示すように、前記の実施例と同様にしてこ
れらの各回路素子が完成される。ただし、同図において
はパッシベーション膜は省略されている。
れらの各回路素子が完成される。ただし、同図において
はパッシベーション膜は省略されている。
この実施例では、上述のように本来の半導体集積回路装
置が２層ゲート構造であっても、不揮発性記憶素子を１
層ゲート構造にすることよって製造工程が簡単となる。
置が２層ゲート構造であっても、不揮発性記憶素子を１
層ゲート構造にすることよって製造工程が簡単となる。
第２３Ａ図と第２３Ｂ図には、ダイナミック型ＲＡＭの
救済に１層ゲート構造の不揮発性記憶素子を使用した場
合の半導体集積回路装置の一実施例の素子構造断面図が
示されている。
救済に１層ゲート構造の不揮発性記憶素子を使用した場
合の半導体集積回路装置の一実施例の素子構造断面図が
示されている。
第２３Ａ図のダイナミック型メモリセルは、情報記憶用
キャパシタが導体層２０３、誘電体膜２０４、導体層２
０５により構成された、いわゆるＳＴＣ構造とされる。
キャパシタが導体層２０３、誘電体膜２０４、導体層２
０５により構成された、いわゆるＳＴＣ構造とされる。
第２３Ｂ図のダイナミック型メモリセルは、情報記憶用
キャパシタがＮ型拡散層６、誘電体膜２０４、導体層２
０５で構成された、いわゆるプレーナー構造とされる。
キャパシタがＮ型拡散層６、誘電体膜２０４、導体層２
０５で構成された、いわゆるプレーナー構造とされる。
同図におていは、パッシベーション膜が省略して描かれ
ている。
ている。
上記第２３Ａ図及び第２３Ｂ図のいずれの実施例におい
ても、前記第２１Ａ図なしい第２１Ｅ図に示した実施例
と同様に、１層ゲート構造の不揮発性記憶素子はＮ型ウ
ェル領域１０２によりコントロールゲートを構成してい
るので、製造工程の追加はない。ダイナミック型ＲＡＭ
における欠陥救済は、アドレス変換を行うだけなので、
必要な不揮発性記憶素子の数が少なくてよいからセルサ
イズが大きくても実質的な問題はない。
ても、前記第２１Ａ図なしい第２１Ｅ図に示した実施例
と同様に、１層ゲート構造の不揮発性記憶素子はＮ型ウ
ェル領域１０２によりコントロールゲートを構成してい
るので、製造工程の追加はない。ダイナミック型ＲＡＭ
における欠陥救済は、アドレス変換を行うだけなので、
必要な不揮発性記憶素子の数が少なくてよいからセルサ
イズが大きくても実質的な問題はない。
また、２層からなる配線層１５と１７を供えている場合
には、第２３Ｂ図の断面図及び第２３Ｃ図に示した平面
図に示すように、不揮発性記憶素子のフローティングゲ
ートの全面が、２つの層からなる配線層１５と１７との
組み合わせによって覆われている。すなわち、この実施
例では、ワード線ＷＬが第１層目のアルミニュウム層１
５により構成され、データ線ＤＬが第２層目のアルミニ
ュウム層１７から構成される。それ故、２層のアルミニ
ュウム層１５と１７とが互いに重なりあってその下に設
けられるフローティングゲートを覆うようにするもので
ある。
には、第２３Ｂ図の断面図及び第２３Ｃ図に示した平面
図に示すように、不揮発性記憶素子のフローティングゲ
ートの全面が、２つの層からなる配線層１５と１７との
組み合わせによって覆われている。すなわち、この実施
例では、ワード線ＷＬが第１層目のアルミニュウム層１
５により構成され、データ線ＤＬが第２層目のアルミニ
ュウム層１７から構成される。それ故、２層のアルミニ
ュウム層１５と１７とが互いに重なりあってその下に設
けられるフローティングゲートを覆うようにするもので
ある。
第２３Ｄ図には、この発明に係る不揮発性記憶素子によ
る欠陥救済回路を内蔵したダイナミック型ＲＡＭの一実
施例のブロック図が示されている。
る欠陥救済回路を内蔵したダイナミック型ＲＡＭの一実
施例のブロック図が示されている。
ダイナミック型ＲＡＭのメモリ部は、メモリマットＤＲ
−ＭＡＴ、Ｙゲート回路ＤＲ−ＹＧＴ、センスアンプ回
路ＤＲ−ＳＡＭから構成される。
−ＭＡＴ、Ｙゲート回路ＤＲ−ＹＧＴ、センスアンプ回
路ＤＲ−ＳＡＭから構成される。
メモリマットＤＲ−ＭＡＴは、第２３Ａ図又は第２３Ｂ
図に示すような情報記憶用キャパシタと、アドレス選択
用のトランスファーＭＯＳＦＥＴからなるメモリセルが
マトリックス状に配置されて構成されている。ダイナミ
ック型ＲＡＭの場合には、マスクＲＯＭのように後でデ
ータを記憶させる不揮発性記憶素子は必要ではなく、メ
モリマットＤＲ−ＭＡＴと同じメモリセルからなるマト
リックス状に配置されて構成されている予備（冗長）の
メモリマットｄｒ−ＭＡＴ、Ｙゲート回路ｄｒ−ＭＡＴ
、センスアンプ回路ｄｒ−ＳＡＭから構成されている。
図に示すような情報記憶用キャパシタと、アドレス選択
用のトランスファーＭＯＳＦＥＴからなるメモリセルが
マトリックス状に配置されて構成されている。ダイナミ
ック型ＲＡＭの場合には、マスクＲＯＭのように後でデ
ータを記憶させる不揮発性記憶素子は必要ではなく、メ
モリマットＤＲ−ＭＡＴと同じメモリセルからなるマト
リックス状に配置されて構成されている予備（冗長）の
メモリマットｄｒ−ＭＡＴ、Ｙゲート回路ｄｒ−ＭＡＴ
、センスアンプ回路ｄｒ−ＳＡＭから構成されている。
また、ダイナミック型ＲＡＭでは基板バイアス発生回路
ＶＢＢＧが内蔵される。
ＶＢＢＧが内蔵される。
すなわち、上記のように予備のメモリマットｄｒ−ＭＡ
ＴがメモリマットＤＲ−ＭＡＴと同じ揮発性のメモリセ
ルを用いること、予備のメモリマットｄｒ−ＭＡＴへの
書き込み用回路がないこと、基板バイアス発生回路ＶＢ
ＢＧが搭載されている点を除けば、マスクＲＯＭのアド
レス変換の場合と同じ方法によりダイナミック型ＲＡＭ
の欠陥救済ができる。
ＴがメモリマットＤＲ−ＭＡＴと同じ揮発性のメモリセ
ルを用いること、予備のメモリマットｄｒ−ＭＡＴへの
書き込み用回路がないこと、基板バイアス発生回路ＶＢ
ＢＧが搭載されている点を除けば、マスクＲＯＭのアド
レス変換の場合と同じ方法によりダイナミック型ＲＡＭ
の欠陥救済ができる。
特に制限されないが、不揮発性記憶素子への書き込み時
には基板バイアス発生回路ＶＢＢＧは非活性状態にされ
、半導体基板は回路の接地電位（グランド電位）に設定
されている。これは不揮発性記憶素子への書き込み時に
半導体基板に形成された拡散層からなるコントロールゲ
ートに高い電圧を加えるので、ＰＮ接合の電圧が高くな
りすぎないようにするためである。すなわち、これによ
り、ＰＮ接合に対して格別な高耐圧化を施すことなく、
上記拡散層をコントロールゲートとして用いる１層ゲー
ト構造の不揮発性記憶素子への書き込みが可能になる。
には基板バイアス発生回路ＶＢＢＧは非活性状態にされ
、半導体基板は回路の接地電位（グランド電位）に設定
されている。これは不揮発性記憶素子への書き込み時に
半導体基板に形成された拡散層からなるコントロールゲ
ートに高い電圧を加えるので、ＰＮ接合の電圧が高くな
りすぎないようにするためである。すなわち、これによ
り、ＰＮ接合に対して格別な高耐圧化を施すことなく、
上記拡散層をコントロールゲートとして用いる１層ゲー
ト構造の不揮発性記憶素子への書き込みが可能になる。
もちろん、本実施例のようなダイナミック型ＲＡＭの欠
陥救済と同様な方法により、スタティック型ＲＡＭの欠
陥救済も実現できる。
陥救済と同様な方法により、スタティック型ＲＡＭの欠
陥救済も実現できる。
第２４図には、この発明に係る１層ゲート構造の不揮発
性記憶素子をマイクロコンピュータの救済等に使用した
場合の一実施例のブロック図が示されている。
性記憶素子をマイクロコンピュータの救済等に使用した
場合の一実施例のブロック図が示されている。
本実施例のマイクロコンピュータは、同一半導体基板上
に構成されたＣＰＵ（マイクロプロセッサ）、ＲＯＭ、
ＲＡＭ、Ｉ／Ｏ（入出力）ポートからなり、それぞれの
回路ブロックはＢＵＳ（バス）により相互に接続されて
いる。ＣＰＵには、μＲＯＭ（マイクロプログラムＲＯ
Ｍ）が備えられている。救済回路は、μＲＯＭ、ＲＯＭ
、ＲＯＭ及びＩ／Ｏポートにおいてそれぞれ斜線により
示されている。これらの救済回路は、前記第６図ないし
第１５図により示された回路と類似の構成となっており
、μＲＯＭとＲＯＭでは不揮発性記憶素子を用いてアド
レス変換とともにデータ記憶を行い、ＲＡＭでは不揮発
性記憶素子を用いてアドレス変換を行っている。これら
の救済方法は前記実施例と同様であるので説明を省略す
る。また、Ｉ／Ｏポートでは、例えばＴＴＬレベルの入
出力と、ＣＭＯＳレベルの入出力の変更等が行われる。
に構成されたＣＰＵ（マイクロプロセッサ）、ＲＯＭ、
ＲＡＭ、Ｉ／Ｏ（入出力）ポートからなり、それぞれの
回路ブロックはＢＵＳ（バス）により相互に接続されて
いる。ＣＰＵには、μＲＯＭ（マイクロプログラムＲＯ
Ｍ）が備えられている。救済回路は、μＲＯＭ、ＲＯＭ
、ＲＯＭ及びＩ／Ｏポートにおいてそれぞれ斜線により
示されている。これらの救済回路は、前記第６図ないし
第１５図により示された回路と類似の構成となっており
、μＲＯＭとＲＯＭでは不揮発性記憶素子を用いてアド
レス変換とともにデータ記憶を行い、ＲＡＭでは不揮発
性記憶素子を用いてアドレス変換を行っている。これら
の救済方法は前記実施例と同様であるので説明を省略す
る。また、Ｉ／Ｏポートでは、例えばＴＴＬレベルの入
出力と、ＣＭＯＳレベルの入出力の変更等が行われる。
本実施例のようにコントロールゲートを拡散層で構成し
た１層ゲート構造の不揮発性記憶素子により、マイクロ
プロセッサに搭載したそれぞれの論理ブロックの救済、
あるいはＩ／Ｏポートのような論理変更が容易に行うこ
とができる。
た１層ゲート構造の不揮発性記憶素子により、マイクロ
プロセッサに搭載したそれぞれの論理ブロックの救済、
あるいはＩ／Ｏポートのような論理変更が容易に行うこ
とができる。
更に、予備のＢＵＳを用意しておき、不良となったＢＵ
Ｓに接続されるそれぞれの論理ブロックのアドレスを変
換することも可能である。
Ｓに接続されるそれぞれの論理ブロックのアドレスを変
換することも可能である。
第２５図には、この発明に係る１層ゲート構造の不揮発
性記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭
載した場合の一実施例の素子構造断面図が示されている
。
性記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭
載した場合の一実施例の素子構造断面図が示されている
。
この発明に係る１層ゲート構造の不揮発性記憶素子ＱＥ
のコントロールゲートは、前記同様に製造工程を追加す
る必要のないＮ型ウェル領域１０２で構成されている。
のコントロールゲートは、前記同様に製造工程を追加す
る必要のないＮ型ウェル領域１０２で構成されている。
ＮチャンネルＭＯＳＦＥＴＱＨＮとＰチャンネルＭＯＳ
ＦＥＴＱＨＰとは、２層ゲート構造の不揮発性記憶素子
（ＥＰＲＯＭ）ＱＥＰの書き込み時に使用する高耐圧Ｍ
ＯＳＦＥＴであり、第１ゲート絶縁膜７と第１ゲート電
極８とから構成されている。ＮチャンネルＭＯＳＦＥＴ
ＱＮとＰチャンネルＭＯＳＦＥＴＱＰとは、通常の動作
電圧で使用するＭＯＳＦＥＴであり、第２ゲート絶縁膜
１０７と第２ゲート電極１０８とから構成されている。
ＦＥＴＱＨＰとは、２層ゲート構造の不揮発性記憶素子
（ＥＰＲＯＭ）ＱＥＰの書き込み時に使用する高耐圧Ｍ
ＯＳＦＥＴであり、第１ゲート絶縁膜７と第１ゲート電
極８とから構成されている。ＮチャンネルＭＯＳＦＥＴ
ＱＮとＰチャンネルＭＯＳＦＥＴＱＰとは、通常の動作
電圧で使用するＭＯＳＦＥＴであり、第２ゲート絶縁膜
１０７と第２ゲート電極１０８とから構成されている。
２層ゲート構造の不揮発性記憶素子ＱＥＰは、第１ゲー
ト電極８からなるフローティングゲートと、その上部に
絶縁膜２０７を介して設けられる第２ゲート電極１０８
からなるコントロールゲートとから構成されている。
ト電極８からなるフローティングゲートと、その上部に
絶縁膜２０７を介して設けられる第２ゲート電極１０８
からなるコントロールゲートとから構成されている。
上記のような２層ゲート構造のＥＰＲＯＭの救済のみの
場合には、救済用の不揮発性記憶素子としても２層ゲー
ト構造のＥＰＲＯＭを使用するのが簡単である。しかし
、前記第２４図に示したマイクロコンピュータのような
場合には、製品開発の初期にはデータの変更が容易なＥ
ＰＲＯＭをデータＲＯＭとして使用するが、一時データ
が決定した後は機能が同じであっても安価なマスクＲＯ
Ｍを使用する。このとき、救済を２層ゲート構造のＥＰ
ＲＯＭで行っていると、２層ゲート構造のＥＰＲＯＭを
１層ゲート構造の不揮発性記憶素子に変更しなければな
らず、救済回路のデバッグあるいはチップ構成（レイア
ウト）の大幅な変更が生じてしまう。したがって、この
ような場合には本実施例のように、救済回路の部分は初
めから１層ゲート構造の不揮発性記憶素子を含む回路で
構成しておく。これにより、例えば、データＲＯＭを２
層ゲート構造のＥＰＲＯＭからマスクＲＯＭに変更した
マイクロコンピュータを容易に得ることができる。ある
いは、マイクロコンピュータに搭載する不揮発性記憶素
子の数が少なくてもよい場合に便利である。
場合には、救済用の不揮発性記憶素子としても２層ゲー
ト構造のＥＰＲＯＭを使用するのが簡単である。しかし
、前記第２４図に示したマイクロコンピュータのような
場合には、製品開発の初期にはデータの変更が容易なＥ
ＰＲＯＭをデータＲＯＭとして使用するが、一時データ
が決定した後は機能が同じであっても安価なマスクＲＯ
Ｍを使用する。このとき、救済を２層ゲート構造のＥＰ
ＲＯＭで行っていると、２層ゲート構造のＥＰＲＯＭを
１層ゲート構造の不揮発性記憶素子に変更しなければな
らず、救済回路のデバッグあるいはチップ構成（レイア
ウト）の大幅な変更が生じてしまう。したがって、この
ような場合には本実施例のように、救済回路の部分は初
めから１層ゲート構造の不揮発性記憶素子を含む回路で
構成しておく。これにより、例えば、データＲＯＭを２
層ゲート構造のＥＰＲＯＭからマスクＲＯＭに変更した
マイクロコンピュータを容易に得ることができる。ある
いは、マイクロコンピュータに搭載する不揮発性記憶素
子の数が少なくてもよい場合に便利である。
第２６Ａ図には、この発明に係る不揮発性記憶素子をア
ナログ回路を含む半導体集積回路装置のトリミングに使
用する場合の一実施例の素子構造断面図が示され、第２
６Ｂ図にはトリミング回路の一実施例の回路図が示され
ている。
ナログ回路を含む半導体集積回路装置のトリミングに使
用する場合の一実施例の素子構造断面図が示され、第２
６Ｂ図にはトリミング回路の一実施例の回路図が示され
ている。
アナログ回路を含む半導体集積回路装置は、第２６Ａ図
に示すように、ディジタル部やアナログ部の演算増幅回
路ＡＭＰをこうせいするＮチャンネルＭＯＳＦＥＴＱＮ
やＰチャンネルＭＯＳＦＥＴＱＰと、容量素子ＱＣ、抵
抗素子ＱＲとから構成される。
に示すように、ディジタル部やアナログ部の演算増幅回
路ＡＭＰをこうせいするＮチャンネルＭＯＳＦＥＴＱＮ
やＰチャンネルＭＯＳＦＥＴＱＰと、容量素子ＱＣ、抵
抗素子ＱＲとから構成される。
第２６Ｂ図に示したトリミング回路は、アナログ回路で
使用される基準電圧のトリミングを行うものであり、内
部で発生された電圧Ｖｉｎを３ビットのデータにより所
望の電圧Ｖｏｕｔに設定するものである。電圧Ｖｏｕｔ
と接地電位との間には直列抵抗回路Ｒ０が設けられ、そ
れぞれの相互端子はデコーダＤＥＣを介してオペアンプ
ＡＭＰの一方の端子に接続されている。トリミング回路
ＴＲＣ１なしいＴＲＣ３で発生させられたデータにらり
デコーダＤＥＣを動作させて、この抵抗比をかえてトリ
ミングを行う。
使用される基準電圧のトリミングを行うものであり、内
部で発生された電圧Ｖｉｎを３ビットのデータにより所
望の電圧Ｖｏｕｔに設定するものである。電圧Ｖｏｕｔ
と接地電位との間には直列抵抗回路Ｒ０が設けられ、そ
れぞれの相互端子はデコーダＤＥＣを介してオペアンプ
ＡＭＰの一方の端子に接続されている。トリミング回路
ＴＲＣ１なしいＴＲＣ３で発生させられたデータにらり
デコーダＤＥＣを動作させて、この抵抗比をかえてトリ
ミングを行う。
まず、ＰＣ端子を接地電位にして、ＰＤ端子に所定デー
タを入力してトリミングのデータを決める。次に、Ｖｃ
ｃ端子を接地電位にし、ＰＣ端子に書き込み電圧Ｖｐｐ
を加えてＰＤ端子に先に決めたデータを入力して不揮発
性記憶素子ＱＥの書き込みを行う。
タを入力してトリミングのデータを決める。次に、Ｖｃ
ｃ端子を接地電位にし、ＰＣ端子に書き込み電圧Ｖｐｐ
を加えてＰＤ端子に先に決めたデータを入力して不揮発
性記憶素子ＱＥの書き込みを行う。
本実施例では、データは抵抗Ｒを介してＰＤ端子から直
接に入力したが、前記実施例のようにしてもよい。ある
いはデータ入力用の端子を１つだけ設けて、シフトレジ
スタによりシリアルデータをパラレルデータに変更して
書き込を行うようにしてもよい。
接に入力したが、前記実施例のようにしてもよい。ある
いはデータ入力用の端子を１つだけ設けて、シフトレジ
スタによりシリアルデータをパラレルデータに変更して
書き込を行うようにしてもよい。
また、アナログ回路を含む半導体集積回路装置では１Ｖ
程度の電池で動作させる場合がよくある。
程度の電池で動作させる場合がよくある。
不揮発性記憶素子ＱＥの書き込み前のしきい値電圧は通
常１Ｖ程度であり、このままでは書き込み前後の判定が
できない。このような場合には、（１）不揮発性記憶素
子ＱＥのゲート電圧を書き込み前後の判定が可能な電圧
、例えば３ないし５Ｖ程度に昇圧する。（２）書き込み
前の状態がディプレッションモードとなるようにしてお
き、書き込み後にエンハンスメントモードにする。そし
て、ゲート電圧を接地電位にして読み出す。（３）後述
する方法により、書き込み前の状態がエンハンスメント
モードになるようにしておき、書き込み後にディプレッ
ションモードにする。そして、ゲート電圧を接地電位に
して読み出す。
常１Ｖ程度であり、このままでは書き込み前後の判定が
できない。このような場合には、（１）不揮発性記憶素
子ＱＥのゲート電圧を書き込み前後の判定が可能な電圧
、例えば３ないし５Ｖ程度に昇圧する。（２）書き込み
前の状態がディプレッションモードとなるようにしてお
き、書き込み後にエンハンスメントモードにする。そし
て、ゲート電圧を接地電位にして読み出す。（３）後述
する方法により、書き込み前の状態がエンハンスメント
モードになるようにしておき、書き込み後にディプレッ
ションモードにする。そして、ゲート電圧を接地電位に
して読み出す。
第２７Ａ図には、この発明に係る不揮発性記憶素子を用
いた縦型（ＮＡＮＤ）構成にしたメモリアレイの一実施
例の回路図が示され、第２７Ｂ図には、その一部平面図
が示され、第２７Ｃ図には書き込み方法の原理図が示さ
れている。
いた縦型（ＮＡＮＤ）構成にしたメモリアレイの一実施
例の回路図が示され、第２７Ｂ図には、その一部平面図
が示され、第２７Ｃ図には書き込み方法の原理図が示さ
れている。
第２７Ａ図において、ＮＡＮＤ構成のメモリアレイは、
不揮発性記憶素子が直列形態に接続され、データ線（又
はビット線）Ｄ０、Ｄ１側にはカラムスイッチを構成す
るＭＯＳＦＥＴが設けられ、他端側と回路の接地電位点
との間にはスイッチＭＯＳＦＥＴが設けられる。この構
成は、基本的には記憶ＭＯＳＦＥＴが不揮発性記憶素子
である点とスイッチＭＯＳＦＥＴが設けられる点を除け
ば縦型のマスクＲＯＭと同様な構成である。
不揮発性記憶素子が直列形態に接続され、データ線（又
はビット線）Ｄ０、Ｄ１側にはカラムスイッチを構成す
るＭＯＳＦＥＴが設けられ、他端側と回路の接地電位点
との間にはスイッチＭＯＳＦＥＴが設けられる。この構
成は、基本的には記憶ＭＯＳＦＥＴが不揮発性記憶素子
である点とスイッチＭＯＳＦＥＴが設けられる点を除け
ば縦型のマスクＲＯＭと同様な構成である。
第２７Ｂ図において、縦方向に延長されるアルミニュウ
ム層からなるワード線ＷＬが隣接する２つのデータ線Ｄ
Ｌに対応したコントロールゲートを構成する拡散層に共
通にコンタクトされ、この拡散層にオーバーラップする
斜線が付されたコントロールゲートが横方向に延長され
るソース、ドレインを構成するデータ線ＤＬを跨ぐよう
に延長されることによって直列形態に接続される１層ゲ
ート構造の不揮発性記憶素子が形成される。このような
レイアウトを採ることによって、従来の横型（ＮＯＲ）
構成のメモリアレイに比べて占有面積を約４２％に低減
できる。
ム層からなるワード線ＷＬが隣接する２つのデータ線Ｄ
Ｌに対応したコントロールゲートを構成する拡散層に共
通にコンタクトされ、この拡散層にオーバーラップする
斜線が付されたコントロールゲートが横方向に延長され
るソース、ドレインを構成するデータ線ＤＬを跨ぐよう
に延長されることによって直列形態に接続される１層ゲ
ート構造の不揮発性記憶素子が形成される。このような
レイアウトを採ることによって、従来の横型（ＮＯＲ）
構成のメモリアレイに比べて占有面積を約４２％に低減
できる。
第２７Ｃ図において、直列形態にされた不揮発性記憶素
子のうちソース側から順に書き込みが行われる。このと
き、書き込み時に直列回路において直流電流が流れない
ように制御信号ＳＷが接地電位のようなロウレベルにさ
れてスイッチＭＯＳＦＥＴがオフ状態にされる。そして
、初期状態では不揮発性記憶素子のしきい値電圧は正の
電圧（エンハンスモード）を持つようにされている。
子のうちソース側から順に書き込みが行われる。このと
き、書き込み時に直列回路において直流電流が流れない
ように制御信号ＳＷが接地電位のようなロウレベルにさ
れてスイッチＭＯＳＦＥＴがオフ状態にされる。そして
、初期状態では不揮発性記憶素子のしきい値電圧は正の
電圧（エンハンスモード）を持つようにされている。
この状態で、ワード線Ｗ７に接続された不揮発性記憶素
子から書き込みが行われ、ワード線Ｗ７が接地電位のよ
うなロウレベルに、他のワード線Ｗ６〜Ｗ１とカラムス
イッチの制御電圧Ｙ０、Ｙ１は比較的高い電圧にされる
。書き込みデータＤ０がロウレベルなら、コントロール
ゲートとドレインとの間に電界が作用しないから、フロ
ーティングゲートからドレインに向かってトンネル電流
がながれず、上記しきい値電圧（Ｖｔｈ＞０）のままで
ある。これに対して、書き込みデータＤ０が比較的高い
電圧にされたハイレベルなら、コントロールゲートとド
レインとの間に高電界が作用してフローティングゲート
からドレインに向かってトンネル電流が流れてしきい値
電圧（Ｖｔｈ＜０）に変化させる。
子から書き込みが行われ、ワード線Ｗ７が接地電位のよ
うなロウレベルに、他のワード線Ｗ６〜Ｗ１とカラムス
イッチの制御電圧Ｙ０、Ｙ１は比較的高い電圧にされる
。書き込みデータＤ０がロウレベルなら、コントロール
ゲートとドレインとの間に電界が作用しないから、フロ
ーティングゲートからドレインに向かってトンネル電流
がながれず、上記しきい値電圧（Ｖｔｈ＞０）のままで
ある。これに対して、書き込みデータＤ０が比較的高い
電圧にされたハイレベルなら、コントロールゲートとド
レインとの間に高電界が作用してフローティングゲート
からドレインに向かってトンネル電流が流れてしきい値
電圧（Ｖｔｈ＜０）に変化させる。
以下、同様にしてＷ６〜Ｗ０の順序で選択ワード線をロ
ウレベルにして書き込みを行う。このような書き込み動
作においては、トンネル電流した流れないから書き込み
電流は小さくなり、ＮＯＲ型構成の場合のような電流ク
ランプ等が不要となり回路構成が簡単になる。
ウレベルにして書き込みを行う。このような書き込み動
作においては、トンネル電流した流れないから書き込み
電流は小さくなり、ＮＯＲ型構成の場合のような電流ク
ランプ等が不要となり回路構成が簡単になる。
なお、読み出し時には、制御信号ＳＷをハイレベルにし
てスイッチＭＯＳＦＥＴをオン状態にする。この状態で
、従来のメモリセルが上記のように記憶情報に従ってデ
ィプレッション型がエンハンスメント型かになっいるの
で、従来の縦型ＲＯＭと同様にして読み出される。
てスイッチＭＯＳＦＥＴをオン状態にする。この状態で
、従来のメモリセルが上記のように記憶情報に従ってデ
ィプレッション型がエンハンスメント型かになっいるの
で、従来の縦型ＲＯＭと同様にして読み出される。
第２８図には、この発明に係る不揮発性記憶素子を用い
て電気的にも消去可能にする場合の一実施例の回路図が
示されている。
て電気的にも消去可能にする場合の一実施例の回路図が
示されている。
この実施例では、データの書き込みを従来のＥＰＲＯＭ
と同様にホットキャリアを利用して行い、データの消去
を前記第２７Ｃ図に示したと同様にトンネル電流を利用
する。すなわち、データの書き込みは、前記第１５図に
示したと同様にして行う。データの消去の場合は、消去
したい不揮発性記憶素子のワード線をロウレベルにする
。これにより、ＰチャンネルＭＯＳＦＥＴＱ２がオン状
態になって、ソース線にハイレベル（Ｖｐｐ）を供給し
、前記第２７図に示したのと類似のようにコントロール
ゲートとソース間に高電界を作用させてフローティング
ゲートとソース間にトンネル電流を流すようにするもの
である。ＭＯＳＦＥＴＱ３は、制御信号ＲＷによって書
き込み時にはオフ状態、消去時にはオン状態にされる。
と同様にホットキャリアを利用して行い、データの消去
を前記第２７Ｃ図に示したと同様にトンネル電流を利用
する。すなわち、データの書き込みは、前記第１５図に
示したと同様にして行う。データの消去の場合は、消去
したい不揮発性記憶素子のワード線をロウレベルにする
。これにより、ＰチャンネルＭＯＳＦＥＴＱ２がオン状
態になって、ソース線にハイレベル（Ｖｐｐ）を供給し
、前記第２７図に示したのと類似のようにコントロール
ゲートとソース間に高電界を作用させてフローティング
ゲートとソース間にトンネル電流を流すようにするもの
である。ＭＯＳＦＥＴＱ３は、制御信号ＲＷによって書
き込み時にはオフ状態、消去時にはオン状態にされる。
ＭＯＳＦＥＴＱ１はワード線の選択／選択に応じてオン
状態にされる。
状態にされる。
読み出し時には非選択ワード線に接続された不揮発性記
憶素子のソースはＭＯＳＦＥＴＱ１のオフ状態によって
オープン状態になるので、不揮発性記憶素子が過消去さ
れてディプレッション状態になっても、記憶素子にリー
ク電流が流れず読み出しには問題が生じない。
憶素子のソースはＭＯＳＦＥＴＱ１のオフ状態によって
オープン状態になるので、不揮発性記憶素子が過消去さ
れてディプレッション状態になっても、記憶素子にリー
ク電流が流れず読み出しには問題が生じない。
第２９Ａ図と第２９Ｂ図には、この発明に係る半導体集
積回路装置の一実施例のレイアウト図が示されている。
積回路装置の一実施例のレイアウト図が示されている。
同図の実施例は、この発明に係る不揮発性記憶素子を用
いた救済回路をマスクＲＯＭに搭載した場合に向けられ
ている。
いた救済回路をマスクＲＯＭに搭載した場合に向けられ
ている。
第２９Ａ図において、チップの中央部にパッドが設けら
れ、パッドとメモリマットＭＡＴの間に斜線を付したよ
うに救済回路が設けられる。
れ、パッドとメモリマットＭＡＴの間に斜線を付したよ
うに救済回路が設けられる。
第２９Ｂ図において、チップの中央部に設けられたジグ
ザグ状に２列に配列されたパッドの間に斜線を付したよ
うに救済回路が設けられる。
ザグ状に２列に配列されたパッドの間に斜線を付したよ
うに救済回路が設けられる。
上記のような構成においては、
一）チップの中央部はパッケージに封止されたとの応力
が小さいので、不揮発性記憶素子の特性変動が小さく、
また、信頼性も高くできる。
が小さいので、不揮発性記憶素子の特性変動が小さく、
また、信頼性も高くできる。
二）マスクＲＯＭが大容量になると、電源線や接地線あ
るいは信号線が長くなる。この結果、信号遅延やノイズ
による誤動作が問題になる。この対策として、パッドを
チップの中央部に配置する必要がある。この場合に、救
済回路を配置する位置は最もスペースを得やすいパッド
周辺が望ましい。
るいは信号線が長くなる。この結果、信号遅延やノイズ
による誤動作が問題になる。この対策として、パッドを
チップの中央部に配置する必要がある。この場合に、救
済回路を配置する位置は最もスペースを得やすいパッド
周辺が望ましい。
このようにすれば、チップサイズの増大を防止できる。
第２９Ｃ図と第２９Ｄ図には、この発明に係る半導体集
積回路装置の他の一実施例のレイアウト図が示されてい
る。同図の実施例は、この発明に係る不揮発性記憶素子
を用いた救済回路をマイクロコンピュータに搭載した場
合に向けられている。
積回路装置の他の一実施例のレイアウト図が示されてい
る。同図の実施例は、この発明に係る不揮発性記憶素子
を用いた救済回路をマイクロコンピュータに搭載した場
合に向けられている。
第２９Ｃ図においては、斜線を付した救済回路は、チッ
プの一つの個所にまとめられている。この構成において
は、外部から救済回路へのデータ線の入力が容易に行え
る。
プの一つの個所にまとめられている。この構成において
は、外部から救済回路へのデータ線の入力が容易に行え
る。
第２９Ｄ図においては、救済回路は、各救済すべき機能
ブロック毎、例えばμＲＯＭ、、ＲＯＭ、ＲＡＭ、ある
いはＡＤＣ（アナログ／ディジタル変換回路）に分散さ
れて配置される。この構成においては、救済回路がそれ
と対応する回路に近接して設けられるから、救済時の遅
延時間が短くできる。
ブロック毎、例えばμＲＯＭ、、ＲＯＭ、ＲＡＭ、ある
いはＡＤＣ（アナログ／ディジタル変換回路）に分散さ
れて配置される。この構成においては、救済回路がそれ
と対応する回路に近接して設けられるから、救済時の遅
延時間が短くできる。
第３０Ａ図と第３０Ｂ図には、不揮発性記憶素子への書
き込み動作に使用するパッドの一実施例の回路図が示さ
れている。第３０Ａ図では、パッドを電源電圧Ｖｃｃに
プルアップする高抵抗値を持つようにされたＰチャンネ
ルＭＯＳＦＥＴが設けられる。第３０Ｂ図では、パッド
を回路の接地電位にプルダウンする高抵抗値を持つよう
にされたＮチャンネルＭＯＳＦＥＴが設けられる。
き込み動作に使用するパッドの一実施例の回路図が示さ
れている。第３０Ａ図では、パッドを電源電圧Ｖｃｃに
プルアップする高抵抗値を持つようにされたＰチャンネ
ルＭＯＳＦＥＴが設けられる。第３０Ｂ図では、パッド
を回路の接地電位にプルダウンする高抵抗値を持つよう
にされたＮチャンネルＭＯＳＦＥＴが設けられる。
このように救済時や機能変更時において１層ゲート構造
の不揮発性記憶素子への書き込み動作に使用されるパッ
ドに対してプルアップ又はプルダウン抵抗素子を設けて
、これらのパッドは直接外部端子に接続しない。このよ
うな構成とすることにより、外部端子数が増加が防止で
きる。また、上記のような欠陥救済や機能変更が行われ
た半導体集積回路装置においては、それに用いられるパ
ッドがプルアップ又はプルダウンされて固定レベルにさ
れるから、パッドが不所望な電位を持つことによる誤動
作を防止することができる。プルアップ又はプルダウン
させる抵抗素子は、上記のような高抵抗ＭＯＳＦＥＴに
代えて、ポリシリコン等を利用するものであってもよい
。
の不揮発性記憶素子への書き込み動作に使用されるパッ
ドに対してプルアップ又はプルダウン抵抗素子を設けて
、これらのパッドは直接外部端子に接続しない。このよ
うな構成とすることにより、外部端子数が増加が防止で
きる。また、上記のような欠陥救済や機能変更が行われ
た半導体集積回路装置においては、それに用いられるパ
ッドがプルアップ又はプルダウンされて固定レベルにさ
れるから、パッドが不所望な電位を持つことによる誤動
作を防止することができる。プルアップ又はプルダウン
させる抵抗素子は、上記のような高抵抗ＭＯＳＦＥＴに
代えて、ポリシリコン等を利用するものであってもよい
。
第３１Ａ図には、トリミンド方法の一実施例を説明する
ためのフローチャート図が示されている。
ためのフローチャート図が示されている。
この実施例では、外部端子又は他の端子と共用する端子
により、パッケージに封止された後にトリミングデータ
を決定する。
により、パッケージに封止された後にトリミングデータ
を決定する。
第３１Ｂ図には、トリミンド方法の他の一実施例を説明
するためのフローチャート図が示されている。
するためのフローチャート図が示されている。
この実施例では、トリミングに使用される複数ビットの
データのうち、パッケージに封止する前、言い換えるな
らば、半導体ウェハ上にチップが完成された時のプロー
ビング工程において上位ビットを決定して大まかなトリ
ミングを行い、チップがパッケージに封止された後に残
りの下位ビットを決定して微小なトリミングを行う。こ
のようなトリミング方法を採ることによって、チップが
パッケージに封止されるときの熱処理等によって発生す
る素子特性の微小な変動にも対応した精度のよいトリミ
ングが可能となる。
データのうち、パッケージに封止する前、言い換えるな
らば、半導体ウェハ上にチップが完成された時のプロー
ビング工程において上位ビットを決定して大まかなトリ
ミングを行い、チップがパッケージに封止された後に残
りの下位ビットを決定して微小なトリミングを行う。こ
のようなトリミング方法を採ることによって、チップが
パッケージに封止されるときの熱処理等によって発生す
る素子特性の微小な変動にも対応した精度のよいトリミ
ングが可能となる。
第３２図には、この発明に係る不揮発性記憶素子に書き
込みをパッケージに封止後に行う場合の一実施例のフロ
ーチャート図が示されている。
込みをパッケージに封止後に行う場合の一実施例のフロ
ーチャート図が示されている。
チップ形成工程では、前記説明したように半導体ウェハ
上において所望の半導体集積回路を形成する。
上において所望の半導体集積回路を形成する。
テスト工程では、不揮発性記憶素子を含む半導体集積回
路のテストを行う。不揮発性記憶素子のテストは、デー
タを書き込み前の状態とデータを書き込んだ後の状態と
の両方を行う。
路のテストを行う。不揮発性記憶素子のテストは、デー
タを書き込み前の状態とデータを書き込んだ後の状態と
の両方を行う。
消去工程では、不揮発性記憶素子を初期状態に戻す。す
なわち、データを書き込む前の状態にする。消去動作は
、不揮発性記憶素子がＥＰＲＯＭのときには紫外線を照
射させることにより行う。
なわち、データを書き込む前の状態にする。消去動作は
、不揮発性記憶素子がＥＰＲＯＭのときには紫外線を照
射させることにより行う。
この実施例の１層ゲート構造の不揮発性記憶素子は、そ
のフローティングゲート上にアルミニュウム等からなる
バリアー層が設けられている。このアルミニュウム層自
体は紫外線を透過させないが、紫外線の回折や乱反射に
より消去が可能である。
のフローティングゲート上にアルミニュウム等からなる
バリアー層が設けられている。このアルミニュウム層自
体は紫外線を透過させないが、紫外線の回折や乱反射に
より消去が可能である。
特に、前記実施例のようにバリアー層をフローティング
ゲート上の一部にしか設けない場合やスリットを設けた
場合には効率よく消去が可能である。
ゲート上の一部にしか設けない場合やスリットを設けた
場合には効率よく消去が可能である。
ファイナルパッシベーション膜からのラジカルな水素が
フローティングゲートに到達するのを防ぐようにフロー
ティングゲート上の全面をアルミニュウムで覆うように
した場合でも、バリアー層がフローティングゲートから
延在する距離が短いから上記のような紫外線の回折や乱
反射によって十分消去が可能である。
フローティングゲートに到達するのを防ぐようにフロー
ティングゲート上の全面をアルミニュウムで覆うように
した場合でも、バリアー層がフローティングゲートから
延在する距離が短いから上記のような紫外線の回折や乱
反射によって十分消去が可能である。
なお、従来のように２層ゲート構造のＥＰＲＯＭにおい
て、同じく欠陥救済のための２層ゲート構造のＥＰＲＯ
Ｍを用いてアドレス変換に用いた場合にはメモリアレイ
部の消去動作によって上記アドレス変換部も消去される
のを防ぐためにアルミニュウム層をアドレス変換部の全
面を覆うことが行われている。この場合には、メモリア
レイ部の消去用の紫外線の回折や乱反射も考慮してアル
ミニュウムの遮蔽膜を大きなサイズにより形成する。し
たがって、同じアルミニュウム層でもこの発明に係る１
層ゲート構造の不揮発性記憶素子においては、ファイナ
ルパッシベーション膜からラジカルな水素がフローティ
ングゲートに浸入してまうのを防ぐためのバリアー層と
してのアルミニュウム層とは、その技術的思想において
本質的に異なるものである。
て、同じく欠陥救済のための２層ゲート構造のＥＰＲＯ
Ｍを用いてアドレス変換に用いた場合にはメモリアレイ
部の消去動作によって上記アドレス変換部も消去される
のを防ぐためにアルミニュウム層をアドレス変換部の全
面を覆うことが行われている。この場合には、メモリア
レイ部の消去用の紫外線の回折や乱反射も考慮してアル
ミニュウムの遮蔽膜を大きなサイズにより形成する。し
たがって、同じアルミニュウム層でもこの発明に係る１
層ゲート構造の不揮発性記憶素子においては、ファイナ
ルパッシベーション膜からラジカルな水素がフローティ
ングゲートに浸入してまうのを防ぐためのバリアー層と
してのアルミニュウム層とは、その技術的思想において
本質的に異なるものである。
封止工程では、半導体ウェハから個々に分離されたチッ
プのうちテスト結果が良品とされたものをパッケージに
封止する。
プのうちテスト結果が良品とされたものをパッケージに
封止する。
データ記憶工程では、所望のデータを不揮発性記憶素子
に記憶する。
に記憶する。
上記テスト工程において、不揮発性記憶素子のテストが
行われているので、データ記憶工程では不揮発性記憶素
子に対してどのようなデータを記憶しても、良好な半導
体集積回路装置を得ることができる。
行われているので、データ記憶工程では不揮発性記憶素
子に対してどのようなデータを記憶しても、良好な半導
体集積回路装置を得ることができる。
上記のテスト工程は、どのような不揮発性記憶素子にも
有効であるが、特に、不揮発性記憶素子がＥＰＲＯＭで
あって、紫外線を透過させないプラスティック等のパッ
ケージに封止した場合、言い換えるならば、紫外線によ
る消去機能を不能にして不揮発性記憶素子を１回限りの
書き込みに使用する場合に有効である。
有効であるが、特に、不揮発性記憶素子がＥＰＲＯＭで
あって、紫外線を透過させないプラスティック等のパッ
ケージに封止した場合、言い換えるならば、紫外線によ
る消去機能を不能にして不揮発性記憶素子を１回限りの
書き込みに使用する場合に有効である。
この発明に係る単層ゲート構造の不揮発性記憶素子をマ
スクＲＯＭの欠陥救済の他、他にマスクＲＯＭのデータ
変更、あるいは修正に利用するものであってもよい。さ
らに、不揮発性記憶素子を論理決定素子として用いたＰ
ＬＤに適用し、回路機能の設定／変更を行うように用い
るものであってもよい。このようなマスクＲＯＭやディ
ジタル集積回路の機能設定や変更に単層ゲート構造の不
揮発性記憶素子を用いる場合には、コントロールゲート
を形成する拡散層を追加するだけでよし、ＣＭＯＳ回路
にあってはウェル領域が利用できるからそれも不要とな
り、２層ゲート構造の不揮発性記憶素子を用いる場合に
比べて製造工程の簡略化ができる。そして、上記１層ゲ
ート構造の不揮発性記憶素子には、バリアー層が設けら
れているから、高い信頼性を得ることができる。この実
施例の１層ゲート構造の不揮発性記憶素子は、それ自体
で１つの半導体記憶装置を構成してもよい。
スクＲＯＭの欠陥救済の他、他にマスクＲＯＭのデータ
変更、あるいは修正に利用するものであってもよい。さ
らに、不揮発性記憶素子を論理決定素子として用いたＰ
ＬＤに適用し、回路機能の設定／変更を行うように用い
るものであってもよい。このようなマスクＲＯＭやディ
ジタル集積回路の機能設定や変更に単層ゲート構造の不
揮発性記憶素子を用いる場合には、コントロールゲート
を形成する拡散層を追加するだけでよし、ＣＭＯＳ回路
にあってはウェル領域が利用できるからそれも不要とな
り、２層ゲート構造の不揮発性記憶素子を用いる場合に
比べて製造工程の簡略化ができる。そして、上記１層ゲ
ート構造の不揮発性記憶素子には、バリアー層が設けら
れているから、高い信頼性を得ることができる。この実
施例の１層ゲート構造の不揮発性記憶素子は、それ自体
で１つの半導体記憶装置を構成してもよい。
しかし、２層ゲート構造の不揮発性記憶素子に比べてセ
ルサイズが大幅に大きくなってしまう。それ故、この実
施例の単層ゲート構造の不揮発性記憶素子は、上記のよ
うなマスクＲＯＭ等のメモリ回路の欠陥救済用やディジ
タル回路の機能設定／変更用の小容量の記憶回路に適し
ている。
ルサイズが大幅に大きくなってしまう。それ故、この実
施例の単層ゲート構造の不揮発性記憶素子は、上記のよ
うなマスクＲＯＭ等のメモリ回路の欠陥救済用やディジ
タル回路の機能設定／変更用の小容量の記憶回路に適し
ている。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）拡散層により構成されたコントロールゲートに対
してその一部が薄く絶縁膜を介してオーバーラップする
よう形成された導体層からなるフローティングゲートの
上部全面を覆うようにバリアー層を形成することにより
、データ保持特性の大幅な改善が可能になるという効果
が得られる。
る。すなわち、 （１）拡散層により構成されたコントロールゲートに対
してその一部が薄く絶縁膜を介してオーバーラップする
よう形成された導体層からなるフローティングゲートの
上部全面を覆うようにバリアー層を形成することにより
、データ保持特性の大幅な改善が可能になるという効果
が得られる。
（２）半導体集積回路装置におけるファイナルパッシベ
ーション膜として、プラズマＣＶＤ法により形成された
ナイトライド膜により構成する場合には、安価なプラス
ティックパッケージを利用できるから、上記バリアー層
によりデータ保持特性の改善を図りつつ、安価な半導体
集積回路装置を得ることができるという効果が得られる
。
ーション膜として、プラズマＣＶＤ法により形成された
ナイトライド膜により構成する場合には、安価なプラス
ティックパッケージを利用できるから、上記バリアー層
によりデータ保持特性の改善を図りつつ、安価な半導体
集積回路装置を得ることができるという効果が得られる
。
（３）上記バリアー層は、導体層又はプラブマ−ＣＶＤ
法により形成された酸化膜を用いることにより格別な製
造工程を追加することなく、単層ゲート構造の不揮発性
記憶素子のデータ保持特性を改善できるという効果が得
られる。
法により形成された酸化膜を用いることにより格別な製
造工程を追加することなく、単層ゲート構造の不揮発性
記憶素子のデータ保持特性を改善できるという効果が得
られる。
（４）上記バリアー層は、上記コントロールゲートか接
続されるアルミニュウム層からなるワード線と一体的に
構成することにより、簡単にバリアー層を形成できると
いう効果が得られる。
続されるアルミニュウム層からなるワード線と一体的に
構成することにより、簡単にバリアー層を形成できると
いう効果が得られる。
（５）上記バリアー層が設けられた単層ゲート構造の不
揮発性記憶素子を用いてマスクＲＯＭ又はディジタル回
路の欠陥救済又は機能設定／変更に用いることにより、
製造工程の増加を防ぎつつ高い信頼性のもとに上記欠陥
救済及び機能設定／変更が可能になるという効果が得ら
れる。
揮発性記憶素子を用いてマスクＲＯＭ又はディジタル回
路の欠陥救済又は機能設定／変更に用いることにより、
製造工程の増加を防ぎつつ高い信頼性のもとに上記欠陥
救済及び機能設定／変更が可能になるという効果が得ら
れる。
（６）アナログ回路とＲＯＭ又はＲＡＭを含む半導体集
積回路装置において、パッケージに封止前にＲＯＭ又は
ＲＡＭの救済を行い、パッケージ封止後にアナログ回路
のトリミングを行うことができるという効果が得られる
。
積回路装置において、パッケージに封止前にＲＯＭ又は
ＲＡＭの救済を行い、パッケージ封止後にアナログ回路
のトリミングを行うことができるという効果が得られる
。
（７）マスクＲＯＭの欠陥救済やデータ修正変更にバリ
アー層が設けられた単層ゲート構造の不揮発性記憶素子
を用いることにより、製造工程や占有面積を増加させる
ことなく、高い信頼性のもとにこれらの欠陥救済やデー
タ修正変更が可能になるという効果が得られる。
アー層が設けられた単層ゲート構造の不揮発性記憶素子
を用いることにより、製造工程や占有面積を増加させる
ことなく、高い信頼性のもとにこれらの欠陥救済やデー
タ修正変更が可能になるという効果が得られる。
（８）ワード線に対応した複数からなる単層ゲート構造
の不揮発性記憶素子のソースを共通ソース線に接続し、
対応するワード線の選択信号によりスイッチ制御される
スイッチ素子により回路の接地電位を与えるようにする
ことによって、非選択ワード線の記憶素子でのリーク電
流の発生を防止でき、それに伴い耐圧の向上も可能にな
るという効果が得られる。
の不揮発性記憶素子のソースを共通ソース線に接続し、
対応するワード線の選択信号によりスイッチ制御される
スイッチ素子により回路の接地電位を与えるようにする
ことによって、非選択ワード線の記憶素子でのリーク電
流の発生を防止でき、それに伴い耐圧の向上も可能にな
るという効果が得られる。
（９）上記マトリックス配置された不揮発性記憶素子は
、それが結合されるデータ線に設けられたラッチ回路に
保持された書き込みデータに基づいて１つのワード線に
接続される複数からなるメモリセルに対して同時に書き
込むようにすることよって、書き込み時間の短縮化が可
能になるという効果が得られる。
、それが結合されるデータ線に設けられたラッチ回路に
保持された書き込みデータに基づいて１つのワード線に
接続される複数からなるメモリセルに対して同時に書き
込むようにすることよって、書き込み時間の短縮化が可
能になるという効果が得られる。
（１０）上記ワード線の選択信号は、負荷ＭＯＳＦＥＴ
と駆動ＭＯＳＦＥＴとのコンダクタンス比に従った出力
レベルを形成する駆動回路を用いることにより回路の簡
素化が可能になり、不揮発性記憶素子の共通化されたソ
ースに接地電位を与えるスイッチ素子にはＣＭＯＳ回路
により形成された選択信号をサブワード線を介して伝え
るようにすることによってリーク電流の発生を確実に防
止することができるという効果が得られる。
と駆動ＭＯＳＦＥＴとのコンダクタンス比に従った出力
レベルを形成する駆動回路を用いることにより回路の簡
素化が可能になり、不揮発性記憶素子の共通化されたソ
ースに接地電位を与えるスイッチ素子にはＣＭＯＳ回路
により形成された選択信号をサブワード線を介して伝え
るようにすることによってリーク電流の発生を確実に防
止することができるという効果が得られる。
（１１）不揮発性記憶素子がＥＰＲＯＭのときのように
、通常の動作を行う電圧Ｖｃｃを通常状態では５Ｖのよ
うな比較的小さな電圧にし、書き込み動作のときには７
Ｖ又は８Ｖのような高い電圧とする。これにより、書き
込み系の回路として高耐圧ＭＯＳＦＥＴを用いる必要が
なく、半導体集積回路の製造工程の簡略化が可能になる
という効果が得られる。
、通常の動作を行う電圧Ｖｃｃを通常状態では５Ｖのよ
うな比較的小さな電圧にし、書き込み動作のときには７
Ｖ又は８Ｖのような高い電圧とする。これにより、書き
込み系の回路として高耐圧ＭＯＳＦＥＴを用いる必要が
なく、半導体集積回路の製造工程の簡略化が可能になる
という効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、バリアー層は、
フェイナルパッシベーション膜より下層であって、フロ
ーティングゲート層より上層に構成すればよい。１層ゲ
ート構造の不揮発性記憶素子のパターンは、種々の実施
形態を採ることができる。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、バリアー層は、
フェイナルパッシベーション膜より下層であって、フロ
ーティングゲート層より上層に構成すればよい。１層ゲ
ート構造の不揮発性記憶素子のパターンは、種々の実施
形態を採ることができる。
この発明に係る１層ゲート構造の不揮発性記憶素子は、
書き込みをホットキャリアで行い、消去はソース又はド
レインに高電圧を印加してトンネル電流で行う、あるい
は書き込みと消去をトンネル電流で行う電気的に書き込
みと消去が可能な不揮発性記憶素子としても利用できる
。
書き込みをホットキャリアで行い、消去はソース又はド
レインに高電圧を印加してトンネル電流で行う、あるい
は書き込みと消去をトンネル電流で行う電気的に書き込
みと消去が可能な不揮発性記憶素子としても利用できる
。
この発明は、１層ゲート構造の不揮発性記憶素子それ自
体及びそれを機能設定又は変更あるいは冗長回路等に用
いる半導体集積回路装置に広く利用できる。
体及びそれを機能設定又は変更あるいは冗長回路等に用
いる半導体集積回路装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果簡単に説明すれば、下記の通りである。
て得られる効果簡単に説明すれば、下記の通りである。
すなわち、拡散層により構成されたコントロールゲート
に対してその一部が薄い絶縁膜を介してオーバーラップ
するよう形成された導体層からなるフローティングゲー
トの上部全面又は一部を覆うようにバリアー層を形成す
ることにより、データ保持特性の大幅な改善が可能にな
る。また、上記バリアー層が設けられた単層ゲート構造
の不揮発性記憶素子を用いてマスクＲＯＭ又はディジタ
ル回路の欠陥救済又は機能設定／変更に用いることによ
り、製造工程の増加を防ぎつつ高い信頼性のもとに上記
欠陥救済及び機能設定／変更が可能になる。
に対してその一部が薄い絶縁膜を介してオーバーラップ
するよう形成された導体層からなるフローティングゲー
トの上部全面又は一部を覆うようにバリアー層を形成す
ることにより、データ保持特性の大幅な改善が可能にな
る。また、上記バリアー層が設けられた単層ゲート構造
の不揮発性記憶素子を用いてマスクＲＯＭ又はディジタ
ル回路の欠陥救済又は機能設定／変更に用いることによ
り、製造工程の増加を防ぎつつ高い信頼性のもとに上記
欠陥救済及び機能設定／変更が可能になる。
第１Ａ図ないし第１Ｄ図は、この発明に係る不揮発性記
憶素子を説明するための一実施例の製造工程断面図、 第２図は、この発明に係る不揮発性記憶素子の他の一実
施例を示す素子構造断面図、 第３図は、この発明に係る不揮発性記憶素子の更に他の
一実施例を示す素子構造断面図、第４図は、この発明に
係る不揮発性記憶素子の一実施例を示す素子パターン図
、 第５図は、この発明に係る不揮発性記憶素子の他の一実
施例を示す素子パターン図、 第６図は、この発明が適用されたマスクＲＯＭの一実施
例を示すブロック図、 第７図は、上記マスクＲＯＭにおける冗長ワード線選択
回路ＲＡＳＴの一実施例を示す回路図、第８図は、上記
マスクＲＯＭにおける救済アドレス選択回路ＲＡＳの一
実施例を示す回路図、第９図は、上記マスクＲＯＭにお
ける救済アドレス記憶回路ＰＲ−ＡＤＤの一実施例を示
す回路図、 第１０図は、上記マスクＲＯＭにおける書き込みデータ
入力回路ＰＲ−ＰＧＣの一実施例を示す回路図、 第１１図は、上記マスクＲＯＭにおける冗長用のＹデコ
ーダ回路ＰＲ−ＹＤＣの一実施例を示す回路図、 第１２図は、上記マスクＲＯＭにおける冗長用のメモリ
マットＰＲ−ＭＡＴとカラムスイッチゲートＰＲ−ＹＧ
Ｔ及びセンスアンプ回路ＰＲ−ＳＡＭの一実施例を示す
回路図、 第１３図は、上記マスクＲＯＭにおけるマルチプレクサ
ＭＰＸの一実施例を示す回路図、第１４図は、この発明
が適用されたマスクＲＯＭの他の一実施例を示す回路図
、 第１５図は、冗長用メモリマットとその周辺回路の他の
一実施例を示す回路図、 第１６図は、この発明を説明するための不揮発性記憶素
子のデータ保持特性図、 第１７Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１７Ｂ図は、その平
面図、 第１８Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１８Ｂ図は、その平
面図、 第１９Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１９Ｂ図は、その平
面図、 第２０Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す平面図、 第２０Ｂ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す平面図、 第２１Ａ図ないし第２１Ｄ図は、この発明に係る不揮発
性記憶素子の他の一実施例を説明するための製造工程断
面図、 第２１Ｅ図は、その平面図、 第２２Ａ図ないし第２２Ｃ図は、この発明に係る不揮発
性記憶素子の更に他の一実施例を説明するための製造工
程断面図、 第２３Ａ図と第２３Ｂ図は、それぞれダイナミック型Ｒ
ＡＭの救済に１層ゲート構造の不揮発性記憶素子を使用
した場合の半導体集積回路装置の一実施例を示すの素子
構造断面図、 第２３Ｃ図は、第２３Ｂ図に対応した平面図、第２３Ｄ
図は、この発明に係る不揮発性記憶素子による欠陥救済
回路を内蔵したダイナミック型ＲＡＭの一実施例を示す
ブロック図、 第２４図は、この発明に係る不揮発性記憶素子をマイク
ロコンピュータの救済等に使用した場合の一実施例を示
すブロック図、 第２５図は、この発明に係る１層ゲート構造の不揮発性
記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭載
した場合の一実施例を示す素子構造断面図、 第２６Ａ図は、この発明に係る不揮発性記憶素子をアナ
ログ回路を含む半導体集積回路装置のトリミングに使用
する場合の一実施例を示す素子構造断面図、 第２６Ｂ図は、そのトリミング回路の一実施例を示す回
路図、 第２７Ａ図は、この発明に係る不揮発性記憶素子を用い
た縦型構成にしたメモリアレイの一実施例を示す回路図
、 第２７Ｂ図は、そのメモリセルの一実施例を示す平面図
、 第２７Ｃ図は、その書き込み方法の一実施例を示す原理
図 第２８図は、この発明に係る不揮発性記憶素子を電気的
にも消去可能にする場合の一実施例を示す回路図、 第２９Ａ図と第２９Ｂ図は、この発明に係る半導体集積
回路装置（マスクＲＯＭ）の一実施例を示すレイアウト
図、 第２９Ｃ図と第２９Ｄ図は、この発明に係る半導体集積
回路装置（マイクロコンピュータ）の一実施例を示すレ
イアウト図、 第３０Ａ図と第３０Ｂ図は、不揮発性記憶素子への書き
込み動作に使用するパッドの一実施例を示す回路図、 第３１Ａ図は、トリミンド方法の一実施例を示すフロー
チャート図、 第３１Ｂ図は、トリミンド方法の他の一実施例を示すフ
ローチャート図、 第３２図は、この発明に係る不揮発性記憶素子に書き込
みをパッケージに封止後に行う場合の一実施例を示すフ
ローチャート図である。 ＱＥ…不揮発性記憶素子、ＱＮ…ＮチャンネルＭＯＳＦ
ＥＴ、ＱＰ…ＰチャンネルＭＯＳＦＥＴ、ＱＨＮ…高耐
圧ＮチャンネルＭＯＳＦＥＴ、ＱＨＰ…高耐圧Ｐチャン
ネルＭＯＳＦＥＴ、ＱＤ…ダイナミック型メモリセル、
ＱＭ・・マスク型メモリセル、ＱＥＰ…２層ゲート構造
のＥＰＲＯＭ、ＱＲ…抵抗素子、ＱＣ…容量素子、 １…半導体基板、２、１０２…ウェル領域、３…フィー
ルド絶縁膜、４…チャンネルストッパー、７、１０７…
ゲート絶縁膜、５、１１、１３、１６、２０１、２１１
…絶縁膜（層間絶縁層）、８、１０８、２０４、２０５
…導電層、１５、１７…配線層、６、９、１０、１０９
、１１２…拡散層、１４、１１４…コンタクトホール、
１８…ファイナルパッシベーション膜、２０４…誘電体
膜、 ＡＤＢ…アドレスバッファ、ＭＲ−ＭＡＴ・・マスクＲ
ＯＭ、ＯＲ−ＭＡＴ…冗長用のメモリ回路、ＸＤＣ…Ｘ
テコーダ回路、ＭＲ−ＹＧＴ、ＰＲ−ＹＧＴ…カラムス
イッチゲート、ＹＤＣ…Ｙデコーダ回路、ＭＲ−ＳＡＭ
、ＰＲ−ＳＡＭ…センスアンプ回路、ＤＩＢ…入力バッ
ファ回路、ＤＯＢ…出力バッファ回路、ＭＰＸ…マルチ
プレクサ、ＲＡＳ…救済アドレス選択回路、Ｒ−ＡＤＤ
…救済アドレス記憶回路、ＲＡＳＴ…冗長ワード線選択
回路、ＣＯＮＴ・・制御回路、ＰＲ−ＰＧＣ…書き込み
データ入力回路、ＷＡ…書き込み回路、ＦＦ…ラッチ回
路、ＤＥＣ…デコーダ回路、ＴＲＣ１〜ＴＲＣ３…トリ
ミング回路、ＡＭＰ…オペアンプ、μＲＯＭ…マイクロ
プログラムＲＯＭ、ＲＯＭ…リード・オンリー・メモリ
、ＲＡＭ…ランダム・アクセス・メモリ、ＣＰＵ…マイ
クロプロセッサ、ＡＤＣ…アナログ／ディジタル変換回
路、ＰＯＲＴ…入出力ポート。 代理人弁理士徳若光政
憶素子を説明するための一実施例の製造工程断面図、 第２図は、この発明に係る不揮発性記憶素子の他の一実
施例を示す素子構造断面図、 第３図は、この発明に係る不揮発性記憶素子の更に他の
一実施例を示す素子構造断面図、第４図は、この発明に
係る不揮発性記憶素子の一実施例を示す素子パターン図
、 第５図は、この発明に係る不揮発性記憶素子の他の一実
施例を示す素子パターン図、 第６図は、この発明が適用されたマスクＲＯＭの一実施
例を示すブロック図、 第７図は、上記マスクＲＯＭにおける冗長ワード線選択
回路ＲＡＳＴの一実施例を示す回路図、第８図は、上記
マスクＲＯＭにおける救済アドレス選択回路ＲＡＳの一
実施例を示す回路図、第９図は、上記マスクＲＯＭにお
ける救済アドレス記憶回路ＰＲ−ＡＤＤの一実施例を示
す回路図、 第１０図は、上記マスクＲＯＭにおける書き込みデータ
入力回路ＰＲ−ＰＧＣの一実施例を示す回路図、 第１１図は、上記マスクＲＯＭにおける冗長用のＹデコ
ーダ回路ＰＲ−ＹＤＣの一実施例を示す回路図、 第１２図は、上記マスクＲＯＭにおける冗長用のメモリ
マットＰＲ−ＭＡＴとカラムスイッチゲートＰＲ−ＹＧ
Ｔ及びセンスアンプ回路ＰＲ−ＳＡＭの一実施例を示す
回路図、 第１３図は、上記マスクＲＯＭにおけるマルチプレクサ
ＭＰＸの一実施例を示す回路図、第１４図は、この発明
が適用されたマスクＲＯＭの他の一実施例を示す回路図
、 第１５図は、冗長用メモリマットとその周辺回路の他の
一実施例を示す回路図、 第１６図は、この発明を説明するための不揮発性記憶素
子のデータ保持特性図、 第１７Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１７Ｂ図は、その平
面図、 第１８Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１８Ｂ図は、その平
面図、 第１９Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す素子構造断面図、第１９Ｂ図は、その平
面図、 第２０Ａ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す平面図、 第２０Ｂ図は、この発明に係る不揮発性記憶素子の他の
一実施例を示す平面図、 第２１Ａ図ないし第２１Ｄ図は、この発明に係る不揮発
性記憶素子の他の一実施例を説明するための製造工程断
面図、 第２１Ｅ図は、その平面図、 第２２Ａ図ないし第２２Ｃ図は、この発明に係る不揮発
性記憶素子の更に他の一実施例を説明するための製造工
程断面図、 第２３Ａ図と第２３Ｂ図は、それぞれダイナミック型Ｒ
ＡＭの救済に１層ゲート構造の不揮発性記憶素子を使用
した場合の半導体集積回路装置の一実施例を示すの素子
構造断面図、 第２３Ｃ図は、第２３Ｂ図に対応した平面図、第２３Ｄ
図は、この発明に係る不揮発性記憶素子による欠陥救済
回路を内蔵したダイナミック型ＲＡＭの一実施例を示す
ブロック図、 第２４図は、この発明に係る不揮発性記憶素子をマイク
ロコンピュータの救済等に使用した場合の一実施例を示
すブロック図、 第２５図は、この発明に係る１層ゲート構造の不揮発性
記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭載
した場合の一実施例を示す素子構造断面図、 第２６Ａ図は、この発明に係る不揮発性記憶素子をアナ
ログ回路を含む半導体集積回路装置のトリミングに使用
する場合の一実施例を示す素子構造断面図、 第２６Ｂ図は、そのトリミング回路の一実施例を示す回
路図、 第２７Ａ図は、この発明に係る不揮発性記憶素子を用い
た縦型構成にしたメモリアレイの一実施例を示す回路図
、 第２７Ｂ図は、そのメモリセルの一実施例を示す平面図
、 第２７Ｃ図は、その書き込み方法の一実施例を示す原理
図 第２８図は、この発明に係る不揮発性記憶素子を電気的
にも消去可能にする場合の一実施例を示す回路図、 第２９Ａ図と第２９Ｂ図は、この発明に係る半導体集積
回路装置（マスクＲＯＭ）の一実施例を示すレイアウト
図、 第２９Ｃ図と第２９Ｄ図は、この発明に係る半導体集積
回路装置（マイクロコンピュータ）の一実施例を示すレ
イアウト図、 第３０Ａ図と第３０Ｂ図は、不揮発性記憶素子への書き
込み動作に使用するパッドの一実施例を示す回路図、 第３１Ａ図は、トリミンド方法の一実施例を示すフロー
チャート図、 第３１Ｂ図は、トリミンド方法の他の一実施例を示すフ
ローチャート図、 第３２図は、この発明に係る不揮発性記憶素子に書き込
みをパッケージに封止後に行う場合の一実施例を示すフ
ローチャート図である。 ＱＥ…不揮発性記憶素子、ＱＮ…ＮチャンネルＭＯＳＦ
ＥＴ、ＱＰ…ＰチャンネルＭＯＳＦＥＴ、ＱＨＮ…高耐
圧ＮチャンネルＭＯＳＦＥＴ、ＱＨＰ…高耐圧Ｐチャン
ネルＭＯＳＦＥＴ、ＱＤ…ダイナミック型メモリセル、
ＱＭ・・マスク型メモリセル、ＱＥＰ…２層ゲート構造
のＥＰＲＯＭ、ＱＲ…抵抗素子、ＱＣ…容量素子、 １…半導体基板、２、１０２…ウェル領域、３…フィー
ルド絶縁膜、４…チャンネルストッパー、７、１０７…
ゲート絶縁膜、５、１１、１３、１６、２０１、２１１
…絶縁膜（層間絶縁層）、８、１０８、２０４、２０５
…導電層、１５、１７…配線層、６、９、１０、１０９
、１１２…拡散層、１４、１１４…コンタクトホール、
１８…ファイナルパッシベーション膜、２０４…誘電体
膜、 ＡＤＢ…アドレスバッファ、ＭＲ−ＭＡＴ・・マスクＲ
ＯＭ、ＯＲ−ＭＡＴ…冗長用のメモリ回路、ＸＤＣ…Ｘ
テコーダ回路、ＭＲ−ＹＧＴ、ＰＲ−ＹＧＴ…カラムス
イッチゲート、ＹＤＣ…Ｙデコーダ回路、ＭＲ−ＳＡＭ
、ＰＲ−ＳＡＭ…センスアンプ回路、ＤＩＢ…入力バッ
ファ回路、ＤＯＢ…出力バッファ回路、ＭＰＸ…マルチ
プレクサ、ＲＡＳ…救済アドレス選択回路、Ｒ−ＡＤＤ
…救済アドレス記憶回路、ＲＡＳＴ…冗長ワード線選択
回路、ＣＯＮＴ・・制御回路、ＰＲ−ＰＧＣ…書き込み
データ入力回路、ＷＡ…書き込み回路、ＦＦ…ラッチ回
路、ＤＥＣ…デコーダ回路、ＴＲＣ１〜ＴＲＣ３…トリ
ミング回路、ＡＭＰ…オペアンプ、μＲＯＭ…マイクロ
プログラムＲＯＭ、ＲＯＭ…リード・オンリー・メモリ
、ＲＡＭ…ランダム・アクセス・メモリ、ＣＰＵ…マイ
クロプロセッサ、ＡＤＣ…アナログ／ディジタル変換回
路、ＰＯＲＴ…入出力ポート。 代理人弁理士徳若光政
Claims (17)
- 【請求項１】拡散層により構成されたコントロールゲー
ト と、上記コントロールゲートに対してその一部が薄い絶
縁膜を介してオーバーラップするよう形成された導体層
からなるフローティングゲートと、上記フローティグゲ
ート上にその一部又は全面を覆うように形成されたバリ
アー層とを備えた不揮発性記憶素子を含むことを特徴と
する半導体集積回路装置。 - 【請求項２】上記半導体集積回路装置におけるファイナ
ル パッシベーション膜は、プラズマＣＶＤ法により形成さ
れたナイトライド膜により構成されるものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 - 【請求項３】上記バリアー層は、導体層又はプラブマ−
ＣＶＤ法により形成された酸化膜からなるものであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の半
導体集積回路装置。 - 【請求項４】上記バリアー層は、上記コントロールゲー
ト が接続されるアルミニュウム層からなるワード線と一体
的に構成されるものであることを特徴とする特許請求の
範囲第１、第２又は第３項記載の半導体集積回路装置。 - 【請求項５】上記コントロールゲートとしての拡散層は
、 ウェル領域により構成されるものであることを特徴とす
る特許請求の範囲１、第２、第３又は第４項記載の半導
体集積回路装置。 - 【請求項６】上記バリアー層は、多層構造によりフロー
テ ィングゲートの上部一部又は全面を覆うように構成され
るものであることを特徴とする特許請求の範囲第１、第
２、第３、第４又は第５項記載の半導体集積回路装置。 - 【請求項７】上記不揮発性記憶素子は、消去窓の無いパ
ッ ケージに封止されるものであることを特徴とする特許請
求の範囲第１、第２、第３、第４、第５又は第６項記載
の半導体集積回路装置。 - 【請求項８】拡散層により形成されたコントロールゲー
ト と、上記コントロールゲートに対してその一部が薄い絶
縁膜を介してオーバーラップするよう形成された導体層
からなるフローティングゲートと、上記フローティグゲ
ート上の一部又は全面を覆うように形成されたバリアー
層とを含む不揮発性記憶素子がマトリックス状に配置さ
れたメモリ部と、このメモリ部に書き込まれた記憶情報
に従って欠陥救済と機能又は保持データが変更されるデ
ィジタル回路からなることを特徴とする半導体集積回路
装置。 - 【請求項９】上記ディジタル回路は、マイクロコンピュ
ー タを構成するものであり、上記不揮発性記憶素子は内蔵
されたメモリ回路の欠陥救済用及び／又は内蔵された機
能ブロックの機能変更に用いられるものであることを特
徴とする特許請求の範囲第８項記載の半導体集積回路装
置。 - 【請求項１０】拡散層により形成されたコントロールゲ
ートと、上記コントロールゲートに対してその一部が薄
い絶縁膜を介してオーバーラップするよう形成された導
体層からなるフローティングゲートと、上記フローティ
グゲート上の一部又は全面を覆うように形成されたバリ
アー層とを含む不揮発性記憶素子を用いたメモリ部と、
このメモリ部に書き込まれた記憶情報に従ってトリミン
グ行われるアナログ回路を備えてなることを特徴とする
半導体集積回路装置。 - 【請求項１１】拡散層により形成されたコントロールゲ
ートと、上記コントロールゲートに対してその一部が薄
い絶縁膜を介してオーバーラップするよう形成された導
体層からなるフローティングゲートと、上記フローティ
グゲート上の一部又は全面を覆うように形成されたバリ
アー層とを含む不揮発性記憶素子がマトリックス状に配
置されたメモリ部と、このメモリ部に書き込まれた記憶
情報に従って欠陥救済が行われるメモリ回路からなるこ
とを特徴とする半導体集積回路装置。 - 【請求項１２】上記メモリ回路は、マスクＲＯＭである
ことを特徴とする特許請求の範囲第１１項記載の半導体
集積回路装置。 - 【請求項１３】拡散層により形成されたコントロールゲ
ートと、上記コントロールゲートに対してその一部が薄
い絶縁膜を介してオーバーラップするよう形成された導
体層からなるフローティングゲートと、上記フローティ
グゲート上の一部又は全面を覆うように形成されたバリ
アー層とを含む不揮発性記憶素子がマトリックス状に配
置され、ワード線に対応した複数からなる不揮発性記憶
素子のソースが共通化され、対応するワード線の選択信
号によりスイッチ制御されるスイッチ素子により回路の
接地電位が与えられる不揮発性メモリ回路を備えてなる
ことを特徴とする半導体集積回路装置。 - 【請求項１４】上記マトリックス配置された不揮発性記
憶素子は、それが結合されるデータ線に設けられたラッ
チ回路に保持された書き込みデータに基づいて１つのワ
ード線に接続される複数からなるメモリセルに対して同
時に書き込まれるものであることを特徴とする特許請求
の範囲第１２項記載の半導体集積回路装置。 - 【請求項１５】上記ワード線の選択信号は、負荷ＭＯＳ
ＦＥＴと駆動ＭＯＳＦＥＴとにより構成される駆動回路
からなり、不揮発性記憶素子の共通化されたソースに接
地電位を与える素子にはＣＭＯＳ回路により形成された
選択信号を伝えるサブワード線を介して上記ワード線の
選択信号が伝えられるものであることを特徴とする特許
請求の範囲第１３又は第１４項記載の半導体集積回路装
置。 - 【請求項１６】上記不揮発性記憶素子への書き込み用の
高電圧を供給するパッドは内部にのみ持ち、プルアップ
又はプルダウン抵抗手段により書き込み終了後は固定レ
ベルにされるものであることを特徴とする特許請求の範
囲第１、第８、第１０又は第１１項記載の半導体集積回
路装置。 - 【請求項１７】上記不揮発性記憶素子に対して外部から
与えられる書き込み用の高電圧は、選択ワード線に与え
られ、データ線に与えられる書き込み電圧は通常の動作
電圧をＭＯＳＦＥＴの耐圧の許容範囲で高くすることに
より形成されるものであることを特徴とする特許請求の
範囲第１、第８、第１０又は第１１項記載の半導体集積
回路装置。
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