JPH04149736A - 中央処理装置におけるレジスタ書込制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 中央処理装置の備えるマスタレジスタ及びコピーレジス
タの書込処理を！ＩＪＷする中央処理装置におけるレジ
スタ書込制御方式に関し、 １パイプラインフローでもって、マスタレジスタ及びコ
ピーレジスタの書込処理を実行できるようにすることを
目的し、 中央処理装置の備える命令制御部が、マスタレジスタと
コピーレジスタの双方への同時ロードを指示するコマン
ドを発行するよう構成し、かつ、マスタレジスタにロー
ドするデータをコピーレジスタのストアバスに転送する
転送バスと、同時指示のコマンドが発行されるときに、
転送バスを活性化させる活性化手段とを備えることで、
記憶制御部からフェッチされたデータをマスタレジスタ
とコピーレジスタの双方に同時に書き込むよう構成する
。

〔産業上の利用分野〕

本発明は、中央処理装置の備えるマスタレジスタ及びコ
ピーレジスタの書込処理を制御する中央処理装置におけ
るレジスタ書込制御方式に関し、特に、１パイプライン
フローでもって、マスタレジスタ及びコピーレジスタの
書込処理を実行できるようにする中央処理装置における
レジスタ書込制御方式に関するものである。

中央処理装置では、命令制御部及び実行制御部の書込／
！＊出バスに接続されて、ソフトウェアからロード／ス
トア可能となる制御用レジスタのマスクのレジスタを命
令制御部又は実行制御部に持って、ロード／ストア命令
の実行が効率的に実行できるように構成するとともに、
そのコピーのレジスタをストアバスに接続させて記憶制
御部に持って、記憶域アクセスの制御に使用する構成が
採られることになる。これらのマスクとコピーのレジス
タへのデータのロード処理は、中央処理装置の処理効率
を高めていくためにも、可能な限り高速に実行できるよ
うに構成していく必要がある。

（従来の技術〕 従来では、これらのレジスタへのロード命令が発行され
ると、第５図に示すように、最初のバイブラインフロー
で、命令制御部及び記憶制御部にフェッチ（ＦＥＴＣＨ
）を表示するＡＣＣＳコードを流して、このＡＣＣＳコ
ードに従って、ローカルバッファストレージ（ＬＢＳ）
からロードデータをフェッチして、そのフェッチしたロ
ードデータを演算ユニ７トの入力段に備えられるオペラ
ンドライトレジスタ（ＯＷＲ）にラッチさせてから、演
算ユニ７トの出力段に備えられるリザルトレジスタ（Ｒ
Ｒ）にラッチさせ、続くライトサイクルでもってマスク
レジスタにロードさせる。そして、次のパイプラインフ
ローで、命令制御部及び記憶制御部に七ノド（ＳＥＴ）
を表示するＡＣＣＳコードを流して、このＡＣＣＳコー
ドに従って、リザルト〜レジスタにラッチしであるロー
ドデータをストアデータレジスタ（ＳＴＤＲ）にラッチ
させ、続くライ［サイクルでもってコピーレジスタにロ
ードさゼでいくことで、マスタレジスタとコピーレジス
タへのロード処理を実行するように処理していた。

（発明が解決しようとする課題〕 このように、従来技術では、１組のマスタレジスタ及び
コピーレジスタに対してのロード処理に、２パイプライ
ンフローを要していた。これから、中央処理装置の処理
効率が低下してしまうという問題点があったのである。

本発明はかかる事情に鑑みてなされたものであって、１
バイブラインフローでもって、マスタレジスタ及びコピ
ーレジスタの書込処理を実行できるようにする新たな中
央処理装置におけるレジスタ書込制御方式の提供を目的
とするものである。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

図中、１は本発明を具備する中央処理装置、２は中央処
理装置１の備える命令制御部であって、マスタレジスタ
４を備えるもの、３は中央処理装置１の備える記憶制御
部であって、コピーレジスタ５を備えるものである。こ
こで、マスタレジスタ４は、図示しない中央処理装置１
の実行制御部が備えることもある。

６は命令制御部２の備えるコマンド解読部であって、処
理要求のあるコマンドを解読して発行するもの、７は記
憶制御部３の備えるデータ格納手段であって、マスタレ
ジスタ４及びコピーレジスタ５にロードするロードデー
タ等を格納するもの、８は命令＠扉部２の備えるレジス
タであって、マスタレジスタ４にロードするロードデー
タをラッチするもの、９は命令制御部２の備えるレジス
タであって、データ格納手段７からフェッチされたロー
ドデータをラッチしてレジスタ８に入力するもの、ＩＯ
は記憶制御部３の備えるレジスタであって、コピーレジ
スタ５にロードするロードデータをラッチするもの、Ｉ
Ｉは転送バスであって、レジスタ８に入力されるロード
データをレジスタＩＯに転送するもの、１２は例えばセ
レクタにより構成される活性化手段であって、転送バス
１１を活性化させるものである。

［作用〕 本発明では、コマンド解読手段６が、マスタレジスタ４
とコピーレジスタ５の双方への同時ロードを指示するコ
マンドを発行するよう構成する。

この同時ロード指示のコマンドを受は取ると、活性化手
段１２は、データ格納手段７からフェッチされたロード
データがレジスタ９からレジスタ８に転送されるタイミ
ングのときに、転送バス１１を活性化することで、レジ
スタ８にラッチされるロードデータをレジスタ１０にも
同時にランチさせていくよう処理する。このよ−うにラ
ンチさせていくことで、マスタレジスタ４とコピーレジ
スタ５の双方に同時にロードデータが書き込めるように
なるのである。

このように、本発明では、１パイプラインフローでもっ
て、中央処理装置１の備えるマスタレジスタ４及びコピ
ーレジスタ５に対して、記憶制御部３からフェッチした
ロードデータを書き込めるようになるのである。

〔実施例〕

以下、実施例に従って本発明の詳細な説明する。

第２図に、本発明により構成される中央処理装置１のハ
ードウェア機構の一実施例を図示する。

図中、第１図で説明したものと同じものについては同一
の記号で示すものであって、上段に示すＤＡＴＢＥＷの
パイプラインフローで示される部分が第１図で説明した
命令制御部２の備えるハードウェア機構、下段のＰＴＢ
ＲＷＳのパイプラインフローで示される部分が第１図で
説明した記憶制御部３の備えるハードウェア機構である
。

２０は命令バッファであって、命令コードを格納するも
の、２１はペースレジスタであって、命令コードに記述
されるベース情報を格納するもの、２２はインデックス
レジスタであって、命令コードに記述されるインデック
ス情報を格納するもの、２３はディスプレイスメントレ
ジスタであって、ディスプレイスメント情報を格納する
もの、２４は有効アドレス加算器であって、ペースレジ
スタ２１の保持するベース情報とインデックスレジスタ
２２の保持するインデックス情報とディスプレイスメン
トレジスタ２３の保持するディスプレイスメント情報と
を加算することで、アクセス対象の仮想アドレスを求め
るもの、２５は有効アドレスレジスタであって、有効ア
ドレス加算器２４により算出される仮想アドレスを格納
するもの、２６はローカルバッファストレージであって
、主記憶データの写しを格納するもの、２７はコントロ
ールストレージであって、命令コードの持つ処理種別情
報（ＡＣＣＳコード）を出力するもの、２８−４はＡＣ
ＣＳレジスタであって、コントロールストレージ２７の
出力するＡＣＣＳコードをパイプラインに流していくも
のである。

２９はオペランドライトレジスタであって、ローカルパ
ンファストレージ２６から読み出されるデータをラッチ
するもの、３０は第１オペランドレジスタであって、マ
スタレジスタ４がら読み出される演算対象のデータをラ
ッチするもの、３１は第２オペランドレジスタであって
、マスクレジスタ４から読み出される演算対象のデータ
をラッチするもの、３３は実行制御部を構成する演算ユ
ニットであって、入力データに演算処理（マスタレジス
タ４へのロード処理のときには、オペランドライトレジ
スタ２９の保持するデータをそのまま出力する）を施し
て出力するもの、３４はリザルトレジスタであって、演
算ユニット３３の演算結果をラッチするもの、３５はス
トアデータレジスタであって、コピーレジスタ５にロー
ドするデータをランチするもの、３６はセレクタであっ
て、ＡＣＯＳレジスタ２８−１を流れてくるＡＣＣＳコ
−ドに応して、オペランドライトレジスタ２９の保持す
るデータか、第１オペランドレジスタ３０の保持するデ
ータか、第２オペランドレジスタ３１の保持するデータ
の内のいずれかのデータを選択してストアデータレジス
タ３５に転送するものである。

本発明では、コントロールストレージ２７が、新たにｒ
ＦＥＴｃＨ＆ｓＥＴ」というＡＣＣＳコードを出力して
いく構成を採ることに特徴があるとともに、セレクタ３
６が、新たにオペランドライトレジスタ２９の保持する
データを選択出力していくことで、オペランドライトレ
ジスタ２９の保持するデータをストアデータレジスタ３
５に転送できるようにする構成を採ることに特徴がある
。

第３図に、この新たに設けられるｒＦＥＴＣＨ＆５ＥＴ
ＪというＡＣＣＳコードがＤＡＴＢＥＷのパイプライン
フローを流れていくときに発行する制御信号の発生回路
の一実施例を図示する。

この図に示すように、デコーダにより、ｒＦＥＴＣＨＪ
というＡＣＣＳコードか、ｒＦＥＴＣＨ＆５ＥＴＪとい
うＡＣＣＳコードがパイプラインのＢステージに流れて
くることを検出すると、記憶制御部３から送出されてく
るフェッチデータが有効であることを表示するＦＥＴＣ
ＨＤＡＴＡＶＡＬＩＤ（３号のタイミングで、オペラン
ドライトレジスタ２９のクロックを活性化して、ローカ
ルバッファストレージ２６より読み出されるデータをこ
のオペランドライトレジスタ２９に取り込むよう処理す
る。ここで、ｒＦＥＴＣＨＪというＡＣＣＳコードは、
従来通りの２パイプラインフローでもってマスタレジス
タ４とコピーレジスタ５とにデータをロードしていくこ
とを指示するコードである。

そして、デコーダにより、ｒＦＥＴＣＨ＆ＳＥＴ」とい
うＡＣＯＳコードがパイプラインのＥステージに流れて
くることを検出すると、セレクタ３６に対してＳＥＬ　
　ＯＷＲＴｏ　　５ＴＤＲ信号を送出することで、セレ
クタ３６がオペランドライトレジスタ２９の保持するデ
ータを選択出力していくよう制御することで、オペラン
ドライトレジスタ２９の保持するデータをストアデータ
レジスタ３５に取り込むよう処理する。

そして、例外処理を表すｒＥＸｃＥＰＴＩＯＮＪという
ＡＣＣＳコードか、マシンチエツクを表すｒＭＡｃＨＩ
ＮＥ　　ＣＨＥＣＫＪというＡＣＣＳコードか、パイプ
ラインのクリア指示を表す「ＣＬＥＡＲＰ［ＰＥＬＩＮ
ＥＪというＡＣＣＳコードがパイプライン１（流れてく
ることを検出すると、ＩＮ）ｌ　　ＲＥＧ　　ＷＲＩＴ
Ｅ信号を送出することで、マスタレジスタ４へのロード
を抑制していくよう処理する。更に、このＩＮＨＲＥＧ
　　ＷＲＩＴＥ信号を送出しているときに、デコーダに
より、ｒｓＴＯＲＥｊというＡＣＣＳコードが、ｒＦＥ
ＴｃＨ＆ｓＥＴ」というＡＣＣ３Ｉ−Ｆがパイプライン
のＷステージに流れてくることを検出すると、５ＴＯＲ
Ｅ　　５ＵＰＰＲＥＳＳ信号を送出することで、コピー
レジスタ５へのロートラ抑制していくよう処理する。

このようにして、本発明では、第４図に示すように、パ
イプラインのＢステージでオペランドライトレジスタ２
９のクロンク信号を活性化して、ローカルバ、ファスト
レージ２６より読み出されるデータをこのオペランドラ
イトレジスタ２９に取り込むよう処理するとともに、パ
イプラインのＥステージで、セレクタ３６が本発明でも
って新たに入力されるオペランドライトレジスタ２９の
保持するデータを選択出力していくよう制御することで
、オペランドライトレジスタ２９の保持するデータをマ
スタレジスタ４に取り込むのと同時にストアデータレジ
スタ３５に取り込むよう処理することから、１パイプラ
インフローでもって、マスタレジスタ４及びコピーレジ
スタ５に対してのロード処理を実行て゛きるようになる
のである。

（発明の効果〕 以上説明したように、本発明によれば、ｌバイブライン
フローでもって、中央処理装置の備えるマスタレジスタ
及びコピーレジスタに対して、記憶制御部からフェッチ
したロードデータを書き込めるようになるので、中央処
理装置の処理効率を高めることができるようになるので
ある。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明により構成される中央処理装置のハード
ウェア機構の一実施例、 第３図は制御信号の発生回路の一実施例、第４図は本発
明の詳細な説明図、 第５図は従来技術の説明図である。 図中、１は中央処理装置、２は命令制御部、３は記憶制
御部、４はマスタレジスタ、５はコピーレジスタ、６は
コマンド解読手段、７はデータ格納手段、１１は転送バ
ス、１２は活性化手段である。

Claims (1)

1. 【特許請求の範囲】 命令制御部（２）又は実行制御部がマスタレジスタ（４
   ）を持つとともに、記憶制御部（３）がコピーレジスタ
   （５）を持ち、命令制御部（２）の発行するコマンドに
   従って記憶制御部（３）からデータをフェッチするとと
   もに、該データを該マスタレジスタ（４）と該コピーレ
   ジスタ（５）とにロードしていくよう処理するデータ処
   理装置の備える中央処理装置において、 命令制御部（２）が、上記マスタレジスタ（４）と上記
   コピーレジスタ（５）の双方への同時ロードを指示する
   コマンドを発行するよう構成し、 かつ、上記マスタレジスタ（４）にロードするデータを
   上記コピーレジスタ（５）のストアバスに転送する転送
   バス（１１）と、上記同時指示のコマンドが発行される
   ときに、上記転送バス（１１）を活性化させる活性化手
   段（１２）とを備えることで、記憶制御部（３）からフ
   ェッチされたデータを上記マスタレジスタ（４）と上記
   コピーレジスタ（５）の双方に同時に書き込むよう処理
   することを、 特徴とする中央処理装置におけるレジスタ書込制御方式
   。