JPH06202867A - 並列計算機 - Google Patents

Abstract

(57)【要約】 【目的】 効率的なデータ処理を行い処理能力の向上を
図った並列計算機を得る。 【構成】 実行ステージ６′は、命令コードＯＰが読み
出しを指示する場合、メモリーデータ記憶部９のアドレ
スＳＭＡと、演算実行器１３で計算した読み出しアドレ
スである演算結果ＭＡとを、メモリ・アドレス比較器１
０により比較する。そして、メモリ・アドレス比較器１
０が比較結果である一致信号ＧＥＴがＨレベルで、両者
ＭＡ及びＳＭＡの一致を判定するとき、次のステージで
あるメモリ・アクセス・ステージ７によるデータ・メモ
リ３からの読み出しデータと同じデータを、メモリーデ
ータ記憶部９のデータＭＤに基づくデータＤＡＴＡを読
み出することにより得ることができる。 【効果】 パイプライン処理をより効率的に行うことが
でき、処理能力の向上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、命令をパイプライン
方式で実行する並列計算機に関し、特にパイプライン方
式を採用した縮小命令セットコンピュータＲＩＳＣに関
する。

【０００２】

【従来の技術】ＲＩＳＣでは、メモリへのアクセスは、
ロード（読み出し）命令及びストア命令に限定されるロ
ード・ストア・アーキテクチャを採用する。また演算命
令は全て内部のレジスタに格納されたデータを用いて行
われる。ＲＩＳＣは、一般に以下の特徴を備える。

【０００３】（１） 命令の実行を１マシンサイクルで
行う。

【０００４】（２） 固定長命令 （３） ロード・ストア命令のみメモリへアクセスし、
後の命令は、レジスタに対して行われる。

【０００５】（４） パイプライン処理により、同時に
いくつかの命令を並列処理する。

【０００６】（５） 性能を上げるための処理は、ハー
ドウェアで行い、複雑な処理は、ソフトウェアで行う。

【０００７】図９にＲＩＳＣの一般的な機能構成の一例
を示す。図９においてＲＩＳＣは、命令を格納する命令
メモリ１とデータを一時的に格納するための複数のレジ
スタからなるレジスタ・ファイル２とデータを格納する
ためのデータ・メモリ３と５段のパイプライン・ステー
ジ４〜８とから構成される。

【０００８】命令フェッチ・ステージ（ＩＦ）４は、プ
ログラムカウンタ（図示せず）を備えており、プログラ
ムカウンタから発生されたアドレス信号を命令メモリ１
に与える。与えられたアドレス信号により指定された命
令が取り出され、命令デコード・ステージ５に送られ
る。

【０００９】命令デコード・ステージ（ＩＤ）５は、命
令フェッチ・ステージ４を介して命令メモリ１からの命
令を受け、該命令をデコードする。そして、命令デコー
ド・ステージ５は、命令のデコード結果に基づき、与え
られた命令が待機することなく、次段の実行ステージ６
で実行することのできる命令の場合、実行ステージ６が
与えられた命令を実行するのに使うデータをレジスタ・
フィルタ２から読み出し、読み出したデータを実行ステ
ージ６に与える。

【００１０】実行ステージ（ＥＸＣ）６はデコードされ
た命令が演算命令の場合には、与えられた命令を実行す
る。デコードされた命令がメモリ・アクセス命令（ロー
ド命令、ストア命令）の場合、データ・メモリ３の実行
アドレスを計算してメモリ・アクセス・ステージ（ＭＥ
Ｍ）７に与える。

【００１１】メモリ・アクセス・ステージ７は、実行ス
テージ６から得た実行アドレスにしたがってデータ・メ
モリ３にアクセスし、データの書き込み、読み出しを実
行する。

【００１２】ライトバック・ステージ（ＷＢ）は、演算
結果及びデータ・メモリ３からの読み出しデータをレジ
スタ・ファイル２に書き込む。

【００１３】ＲＩＳＣは外部的に与えられる２相のノン
オーバラップ・クロック信号も応答して動作する。２相
のノンオーバラップ・クロック信号φ１，φ２の例を図
１０に示す。ＲＩＳＣはパイプライン化されており、各
クロック・サイクルで新しい命令をフェッチする。図９
に示すＲＩＳＣにおいては、１つの命令の実行完了には
５サイクルが必要とされる。しかし、並列計算機である
ＲＩＳＣは、各クロックサイクル毎に新しい命令を開始
することができるようにパイプライン化されているた
め、新しい命令の開始は、現在の命令の完了前に行うこ
とができる。

【００１４】図１１（ａ）にＲＩＳＣのパイプライン動
作を示す。命令１〜命令３はそれぞれ命令フェッチ・ス
テージ４でフェッチされた後、命令デコード・ステージ
５、実行ステージ６、メモリ・アクセス・ステージ７及
びライトバック・ステージ８を通過する。

【００１５】図１１（ａ）に示すように、サイクルＴ２
において、命令１の命令デコードと命令２のフェッチが
同時に行われる。サイクルＴ３において、命令１の実
行、命令２のデコード及び命令３のフェッチが同時に行
われる。このように、命令がパイプライン式に並行して
実行されるため、全体としては、１マシン・サイクルで
１命令を実行するのことができる。

【００１６】ＲＩＳＣにおけるメモリ・アクセス命令に
は、ワード単位でデータを扱う命令の他に、バイト単位
やハーフ・ワード単位で扱う命令が存在する。一般にメ
モリからの読み出しは、１ワード（複数バイト）単位で
行われ、命令がバイト単位や、ハーフ・ワード単位の場
合、不必要なデータは捨てられてしまう。

【００１７】

【発明が解決しようとする課題】上記構成の従来のＲＩ
ＳＣに対し、図１１（ｂ）に示すように、命令１（バイ
ト単位のロード（読み出し）命令），命令２（バイト単
位のロード（読み出し）命令），命令３（演算命令）の
順で３つの命令が順次与えられて処理され、これに加え
て、命令１でデータ・メモリ３から読み出されたデータ
の一部を命令２が読み出し、命令２の実行により読み出
されたデータが命令３の処理の中で使われると仮定す
る。

【００１８】このような場合、図１１（ｂ）に示すよう
に、まず命令１が実行され、かつ終了する。すなわち、
期間Ｔ１において命令フェッチ・ステージ４における命
令１の処理が行われ、期間Ｔ２においては命令デコード
・ステージ５における命令１の処理が行われる。実行ス
テージ６，メモリ・アクセス・ステージ７，ライトバッ
ク・ステージ８における命令１の処理は、期間Ｔ３，Ｔ
４，Ｔ５においてそれぞれ実行される。

【００１９】一方、命令２は、期間Ｔ２に命令フェッチ
・ステージ４が実行され、期間Ｔ３においては命令デコ
ード・ステージ５における命令２の処理が行われる。期
間Ｔ４，Ｔ５，Ｔ６において実行ステージ６，メモリ・
アクセス・ステージ７，ライトバック・ステージ８にお
ける命令２の処理が行われる。

【００２０】命令３は、期間Ｔ３において命令フェッチ
・ステージ４における処理が行われ、期間Ｔ４において
は命令デコード・ステージ５における命令３の処理が行
われる。しかし、期間５からの実行ステージ６，メモリ
・アクセス・ステージ７，ライトバック・ステージ８に
おける命令３の処理の実行は停止される。なぜなら、前
述のように、命令３が命令２でデータ・メモリ３から読
み出されたデータを使用するため、命令２の実行の終了
（ライトバック・ステージ８によるレジスタ・ファイル
２へのデータ格納）を待たないと命令３が実行できない
からである。

【００２１】すなわち、命令３は、期間Ｔ５及び期間Ｔ
６において待期状態（パイプライン・インターロック）
になり、命令２の完了した期間Ｔ６の次の期間Ｔ７で実
行が再開される。再開された命令３は、期間Ｔ７で命令
・デコード・ステージ５における命令３の処理が行われ
る。そして、実行ステージ６，メモリ・アクセス・ステ
ージ７，ライトバック・ステージ８における命令３の処
理が、期間Ｔ８，Ｔ９，Ｔ１０においてそれぞれ実行さ
れる。

【００２２】このように、命令１と命令２とが同じデー
タを連続して読み出し、命令２の読み出し対象のデータ
が命令１の実行によりデータ・メモリ３から既に読み出
されているにもかかわらず、命令２によって再度、命令
１と同様の読み出し動作を行うという無駄な動作が行わ
れている。。

【００２３】また、命令３が命令３の読み出しデータを
利用する場合は、命令２で読み出されたデータが一旦レ
ジスタファイル２に書き込まれた後、実行ステージ６で
実行することができ、命令３においてレジスタ・ファイ
ル２をアクセスする。このため、命令２の読み出し処理
実行中の期間Ｔ５及びＴ６において、待機しなければな
らない。

【００２４】しかしながら、図１１（ｂ）に示したよう
に、命令２の実行により読み出されるデータは、期間Ｔ
４の時点で既にデータ・メモリ３から読み出されてい
る。にもかかわらず、命令２の処理の際に捨てられてし
まうため、そのデータを参照する命令３は、命令２の実
行が終了を待たなければならない。

【００２５】その結果、余分な待機時間が設けられてし
まう分、命令の実行を完了するのに長い時間を要し、Ｒ
ＩＳＣ等の並列計算機の処理能力を低下させていた。

【００２６】この発明は上記問題点を解決するためにな
されたもので、効率的なデータ処理を行い処理能力の向
上を図った並列計算機を得ることを目的とする。

【００２７】

【課題を解決するための手段】この発明にかかる請求項
１記載の並列計算機は、レジスタと、命令実行に必要な
データが格納されるデータ記憶手段と、命令コードを受
け、前記命令コードを解読する命令解読手段と、前記命
令解読手段の解読結果に基づき決定される命令を、必要
に応じて前記レジスタの格納データを用いて実行し、前
記命令が前記データ記憶手段からの読み出しを指示する
場合、前記データ記憶手段の読み出しアドレスを演算し
て出力する命令実行手段と、前記命令が前記読み出しを
指示する場合、前記データ記憶手段から、前記読み出し
アドレスの格納データを読み出す外部データ読み出し手
段と、前記命令が前記読み出しを指示する場合、前記読
み出しデータを前記レジスタに書き込むレジスタ書き込
み手段とを備え、前記命令解読手段、前記命令実行手
段、前記外部データ読み出し手段及びレジスタ書き込み
手段は、各々パイプライン方式で並列実行可能であり、
前記データ記憶手段からの読み出しが実行される際、前
記読み出しアドレスを一時格納アドレスとし、前記読み
出しデータを一時格納データとして格納する一時格納記
憶手段をさらに備え、前記命令実行手段は、前記読み出
しアドレスが前記一時格納アドレスを一致すると、前記
一時的記憶手段の前記一時格納データを読み出して、前
記命令を実行することができる。

【００２８】望ましくは、請求項２記載の並列計算機の
ように、前記命令実行手段は、前記読み出しアドレスが
前記一時格納アドレスに一致すると、前記命令の前記読
み出し指示を変更して、前記外部データ読み出し手段に
よる前記データ記憶手段に対する読み出し処理を無効に
する。

【００２９】

【作用】この発明における請求項１記載の並列計算機の
一時格納記憶手段は、データ記憶手段からの読み出しが
実行される際、読み出しアドレスを一時格納アドレスと
し、読み出しデータを一時格納データをして格納してお
り、命令実行手段は、読み出しアドレスが一時格納アド
レスを一致すると、一時格納記憶手段の一時格納データ
を読み出して命令を実行することが可能である。

【００３０】したがって、先に実行される第１の命令が
データ記憶手段からの読み出しを指示し、後に実行され
る第２の命令が第１の命令の読み出しデータを利用する
処理を指示する場合、第２の命令は、第１の命令の読み
出しデータがレジスタに格納されるのを待つことなく、
一時格納記憶手段に格納された格納データを読み出して
命令を実行することができる。

【００３１】

【実施例】

＜第１の実施例＞図１は、この発明の第１の実施例であ
るＲＩＳＣの内部構成を詳細に示すブロック図である。
図１に示すＲＩＳＣは、命令を格納する命令メモリ１
と、データを一時的に格納するための複数のレジスタか
らなるレジスタ・ファイル２と、データを格納するため
のデータ・メモリ３と、５段のパイプライン・ステージ
である、命令フェッチ・ステージ４、命令デコード・ス
テージ５、実行ステージ６′、メモリ・アクセス・ステ
ージ７及びライトバック・ステージ８とから構成され
る。加えて、メモリーデータ記憶部９が実行ステージ
６′とアクセス可能に構成される。

【００３２】ＲＩＳＣの読み出し処理は、データ・メモ
リ３から１ワード（４バイト）単位で行われる。また、
ＲＩＳＣは外部的に与えられる２相のノンオーバラップ
・クロック信号φ１及びφ２に応答して動作する。基本
的な動作は、図１０に示した従来の信号φ１及びφ２と
同様であるので説明を省略する。

【００３３】命令フェッチ・ステージ４は、プログラム
カウンタ４０を備えており、プログラムカウンタから発
生されたアドレス信号を命令メモリ１に与える。命令フ
ェッチ・ステージ４により、与えられたアドレス信号に
より指定された命令が取り出され、命令デコード・ステ
ージ５に送られる。

【００３４】命令デコード・ステージ５は、命令フェッ
チ・ステージ４を介して命令メモリ１からの命令５０を
受け、該命令をデコードする。そして、命令デコード・
ステージ５は、命令のデコード結果に基づき、与えられ
た命令が待機することなく、次段の実行ステージ６′で
実行することのできる命令の場合、必要に応じて実行ス
テージ６が与えられた命令を実行するのに使うデータを
レジスタ・フィルタ２から読み出し、読み出したデータ
を実行ステージ６に与える。

【００３５】実行ステージ６′は、演算実行器１３から
出力される演算結果ＭＡとメモリーデータ記憶部９に保
持されているアドレスＳＭＡとを比較するメモリ・アド
レス比較器１０と、先行命令の命令コードＯＰに従っ
て、先行命令の格納アドレスＤとソース・アドレスＳ３
１，Ｓ３２それぞれとを比較して比較結果である選択信
号Ｓ１およびＳ２を出力するレジスタファイル・アドレ
ス比較器１１と、選択信号Ｓ１およびＳ２，一致信号Ｇ
ＥＴに応答してデータを選択するレジスタ・ファイル・
データ・セレクタ１２と、選択されたデータに基づいて
演算を実行する演算実行器１３と、レジスタ１６，１９
及び２１とから構成される。なお、デコード・ステージ
５から与えられる命令５０は、命令コードＯＰと２つの
ソース・アドレスＳ３１，Ｓ３２，格納アドレスＤを含
む。

【００３６】レジスタファイル・アドレス比較器１１
は、レジスタ１９を介して先行命令の格納アドレスＤ、
現在の命令のソース・アドレスＳ３１，Ｓ３２とを受
け、ソース・アドレスＳ３１，Ｓ３２それぞれと格納ア
ドレスＤ２を比較し、一致／不一致を検出して選択信号
Ｓ１及びＳ２をレジスタ・ファイル・データ・セレクタ
１２に出力する。なお、詳細については後に記述する。

【００３７】格納レジスタ１６は、デコード・ステージ
５から与えられる命令コードＯＰを保持する。保持され
た命令コードＯＰは、メモリ・アクセス・ステージ７内
のレジスタ１７及びメモリ・アドレス比較器１０に与え
られる。

【００３８】格納レジスタ１９は、デコード・ステージ
５から与えられる格納アドレスＤを保持する。保持され
た格納アドレスＤは、レジスタファイル・アドレス比較
器１１およびメモリ・アクセス・ステージ７内のレジス
タ２０に与えられる。

【００３９】レジスタ・ファイル・データ・セレクタ１
２は、レジスタ・ファイル２より与えられる２つのデー
タＲ１，Ｒ２を受けるとともに、メモリ・アドレス比較
器１０から得られたメモリ・データＤＡＴＡを受ける。
そして、レジスタ・ファイル・データ・セレクタ１２
は、レジスタ・アドレス比較器１１から与えられる選択
信号Ｓ１、Ｓ２及び一致信号ＧＥＴに応答して動作す
る。詳細は後に記述する。

【００４０】演算実行器１３は、データ・バス２３及び
２４を介してレジスタ・ファイル・データ・セレクタ１
２と接続され、与えられたデータを使用して命令コード
ＯＰ基づく演算を実行する。演算の実行結果ＭＡは、レ
ジスタ２１、メモリ・アドレス比較器１０及びデータ・
メモリ３に与えられる。詳細については、後に記述す
る。

【００４１】メモリ・アドレス比較器１０は、命令コー
ドＯＰと、メモリーデータ記憶部９に格納されているメ
モリ・アドレスＳＭＡ及びメモリ・データＭＤを受ける
とともに、演算実行器１３によって計算された演算結果
ＭＡを受ける。この演算結果ＭＡは読み出し時には読み
出しアドレスとなる。そして、メモリ・アドレス比較器
１０は、アドレスＳＭＡと演算結果ＭＡとを比較し、一
致／不一致を検出する。詳細については後に記述する。

【００４２】メモリ・アクセス・ステージ７は、命令コ
ードを保持するためのレジスタ１７と格納アドレスを保
持するためのレジスタ２０と演算結果のデータを保持す
るデータレジスタ２２とを含む。ライトバック・ステー
ジ８では、与えられた格納アドレス２０のアドレスにし
たがって実行結果データを保持しているレジスタ２２の
データをレジスタ・ファイル２に書き込む。

【００４３】図１に示したレジスタファイル・アドレス
比較器１１の一構成例を図２に示す。レジスタファイル
・アドレス比較器１１は、一致検出器１１１と一致検出
器１１２とからなる。

【００４４】一致検出器１１１は、レジスタ１９から得
られる先行命令の格納アドレスＤと、ソース・アドレス
Ｓ３１との一致／不一致に基づき、Ｈ／Ｌの選択信号Ｓ
１をレジスタ・ファイル・データ・セレクタ１２に出力
する。一致検出器１１２は、先行命令の格納アドレスＤ
と、ソース・アドレスＳ３２との一致／不一致に基づ
き、Ｈ／Ｌの選択信号Ｓ２をレジスタ・ファイル・デー
タ・セレクタ１２に出力する。

【００４５】レジスタ・ファイル・データ・セレクタ１
２の一構成例を図３に示す。レジスタ・ファイル・デー
タ・セレクタ１２は、各々の出力がデータバス２３に接
続されたトライステードバッファ１２１及び１２２と、
各々の出力がデータバス２４に接続されたトライステー
ドバッファ１２３及び１２４と、ＡＮＤゲート１２５及
び１２６とから構成される。

【００４６】ＡＮＤゲート１２５は、メモリ・アドレス
比較器１０より、所望するデータが得られた否かをＨ／
Ｌで示す一致信号ＧＥＴと、レジスタファイル・アドレ
ス比較器１１からの選択信号Ｓ１とを入力し、その出力
を制御信号ＧＳ１として、トライステードバッファ１２
１及び１２３に出力する。ＡＮＤゲート１２６は、一致
信号ＧＥＴと選択信号Ｓ２とを入力し、その出力を制御
信号ＧＳ２として、トライステードバッファ１２２及び
１２４に出力する。

【００４７】トライステードバッファ１２１は、制御信
号ＧＳ１の反転信号のＨ／Ｌに基づき活性／非活性が制
御され、レジスタ・ファイル２から与えられるデータＲ
１を入力部に受ける。トライステードバッファ１２３
は、制御信号ＧＳ２の反転信号のＨ／Ｌに基づき活性／
非活性が制御され、レジスタ・ファイル２から与えられ
るデータＲ２を入力部に受ける。

【００４８】また、トライステードバッファ１２２は、
制御信号ＧＳ１のＨ／Ｌに基づき活性／非活性が制御さ
れ、メモリーデータ記憶部９から得られたデータＭＤを
入力部に受ける。トライステードバッファ１２４は、制
御信号ＧＳ２メモリ・アドレス活性／非活性が制御さ
れ、メモリーデータ記憶部９から得られたデータＭＤを
入力部に受ける。

【００４９】このような構成のレジスタ・ファイル・デ
ータ・セレクタ１２において、選択信号Ｓ１がＨレベル
で与えられかつ一致信号ＧＥＴがＨレベルで与えられた
とき、制御信号ＧＳ１がＨレベルとなるため、トライス
テードバッファ１２２は、活性状態となり、データＭＤ
をデータバス２３に出力する。このとき、トライステー
ドバッファ１２１は非活性状態であるため、出力はハイ
インピーダンス状態となる。そして、選択信号Ｓ２がＨ
レベルで与えられかつ一致信号ＧＥＴがＨレベルで与え
られたとき、制御信号ＧＳ２がＨレベルとなると、トラ
イステードバッファ１２４は、活性状態となりデータＭ
Ｄをデータバス２４に出力する。このとき、トライステ
ードバッファ１２３は非活性状態であるため、出力はハ
イインピーダンス状態となる。

【００５０】一方、選択信号Ｓ１及び一致信号ＧＥＴの
うち、一方の信号がＬレベルで与えられたとき、制御信
号ＧＳ１がＬレベルとなるため、トライステードバッフ
ァ１２１が活性状態となり、データＲ１をデータバス２
３に出力する。このとき、トライステードバッファ１２
２は非活性状態であるため、出力はハイインピーダンス
状態となる。そして、選択信号Ｓ２及び一致信号ＧＥＴ
のうち、一方の信号がＬレベルで与えられたとき、制御
信号ＧＳ１がＬレベルとなるため、トライステードバッ
ファ１２３が活性状態となり、データＲ２をデータバス
２４に出力する。このとき、トライステードバッファ１
２４は非活性状態であるため、出力はハイインピーダン
ス状態となる。

【００５１】演算実行器１３の一構成例を図４に示す。
演算実行器１３は、データバス２３，２４を介して得ら
れたデータをそれぞれ保持するレジスタ１３１，１３２
と、レジスタ１３１，１３２によって保持されたデータ
を用いて、命令コードＯＰに基づく演算を実行する演算
器１３３とからなる。したがって、命令コードＯＰが読
み出し動作を指示する場合は、演算器１３３の演算結果
ＭＡが読み出しアドレスとなる。

【００５２】メモリ・アドレス比較器１０の一構成例を
図６に示す。メモリ・アドレス比較器１０は、一致検出
器１０１とデータ作成部１０２とから構成される。

【００５３】一致検出器１０１は、メモリーデータ記憶
部９に格納されているメモリ・アドレスＭＡと、演算実
行器１３によって計算された演算結果ＭＡと、命令コー
ドＯＰをそれぞれ受ける。そして、一致検出器１０１
は、命令コードＯＰがメモリ読み出し命令であるとき、
保持されているメモリ・アドレスＳＭＡと、読み出しア
ドレスである演算結果ＭＡの一致／不一致を検出し、一
致／不一致に基づきＨ／Ｌとなり、データが得られたこ
とを示す一致信号ＧＥＴを発生する。また、一致検出器
１０１は、命令コードＯＰの読み出し内容に基づき、一
致の部分が、１ワード（４バイト）のデータＭＤ内のど
のバイトであるか否かを、各々がＨ／Ｌで示すバイト選
択信号Ｂ１〜Ｂ４をデータ作成部１０２に出力する。

【００５４】データ作成部１０２は、バイト選択信号Ｂ
１〜Ｂ４とメモリーデータ記憶部９に格納されているデ
ータＭＤを受ける。そして、例えば、選択信号Ｂ１がＨ
レベルで、選択信号Ｂ２〜Ｂ４がＬレベルであるとき、
データＭＤの上位１バイトを下位バイトまでシフトして
データバス信号ＤＡＴＡを生成する。これらの一致信号
ＧＥＴ及びデータ信号ＤＡＴＡは、レジスタ・ファイル
・データ・セレクタ１２に与えられる。

【００５５】メモリーデータ記憶部９の一構成例を図５
に示す。メモリーデータ記憶部９は、ロード（読み出
し）命令のアドレスを一時的に保持する一次メモリであ
るデータ・メモリ９１と、メモリ・データを一時的に保
持する一次メモリであるデータ・メモリ９２とからな
る。アドレス・メモリ９２は、命令コードＯＰとメモリ
・アドレスＭＡを受ける。アドレス・メモリ９１は、命
令コードＯＰがロード（読み出し）命令の場合、メモリ
・アドレスＭＡの下位にビットをマスクしたアドレスを
保持する。またストア命令の場合、リセットする。

【００５６】データ・メモリ９１は、メモリ・バスに接
続され、データ・メモリ３から出力されたデータＬＤを
データＭＤとして保持する。保持したデータＭＤをメモ
リ・アドレス比較器１０に与える。

【００５７】以下、図１１（ｃ）を参照して、第１の実
施例の動作について説明する。以下の説明において図１
に示したＲＩＳＣが図１１（ｂ）を参照して説明した命
令１及び命令２，３を実行するものと仮定する。

【００５８】すなわち、命令１（バイト単位のロード
（読み出し）命令），命令２（バイト単位のロード（読
み出し）命令），命令３（演算命令）の順で３つの命令
が順次与えられて処理され、これに加えて、命令１でデ
ータ・メモリ３から読み出されたデータの一部を命令２
が読み出し、命令２の実行により読み出されたデータが
命令３の処理の中で使われると仮定する。

【００５９】命令１は、期間Ｔ１において命令フェッチ
・ステージ４における処理が行われ、期間Ｔ２において
は命令デコード・ステージ５における命令１の処理が行
われる。実行ステージ６′，メモリ・アクセス・ステー
ジ７，ライトバック・ステージ８における命令１の処理
は、期間Ｔ３，Ｔ４，Ｔ５においてそれぞれ実行され
る。

【００６０】一方、命令２は、期間Ｔ２に命令フェッチ
・ステージ４が実行され、期間Ｔ３においては命令デコ
ード・ステージ５における命令２の処理が行われる。

【００６１】期間Ｔ４において、演算実行器１３により
メモリ・アドレスである演算結果ＭＡが計算され、メモ
リーデータ記憶部９のメモリ・アドレスＳＭＡとがメモ
リ・アドレス比較器１０により比較される。

【００６２】その結果、命令１において読み出されたメ
モリ・アドレスＭＡとメモリーデータ記憶部９に格納さ
れたアドレスＳＭＡとが一致しているので、Ｈレベルの
一致信号ＧＥＴがメモリ・アドレス比較器１０より発生
される。

【００６３】また、命令３においては、期間Ｔ３で命令
フェッチ・ステージ４が実行され、期間Ｔ４において
は、命令デコード・ステージ５における命令２の処理が
行われる。期間Ｔ５においては、命令２のデータがメモ
リーデータ記憶部９に既に得られている。したがって、
期間Ｔ５で、命令３の実行ステージ６′として、メモリ
・アドレス比較器１０から出力されるデータＤＡＴＡを
用いて、演算実行器１３が演算処理を行うことができ
る。以下、この点を詳述する。

【００６４】命令２の実行ステージ６′において、メモ
リ・アドレス比較器１０は、メモリーデータ記憶部９に
格納されている命令１によって読み出されたデータのメ
モリ・アドレスＳＭＡと命令２のメモリ・アドレスであ
る演算結果ＭＡとを比較する。このとき、命令２の命令
コードＯＰを参照し、命令コードＯＰがロード（読み出
し）命令でかつ、アドレスの一致が検出されるため、Ｈ
レベルの一致信号ＧＥＴを発生する。さらに、メモリ・
アドレス比較器１０は、メモリーデータ記憶部９に格納
されているデータから必要部分を取り出しデータＤＡＴ
Ａとして出力する。従って、必要なデータがデータＤＡ
ＴＡとして、レジスタ・ファイル・データ・セレクタ１
２に転送される。

【００６５】命令３の実行ステージ６′において、レジ
スタファイル・アドレス比較器１１は、命令２の格納ア
ドレスＤと自身の命令３に含まれるソース・アドレスＳ
３１，Ｓ３２を比較して選択信号Ｓ１及びＳ２を出力す
る。このとき、命令３は命令２の読み出しだデータを利
用した演算処理を行う命令であるため、選択信号Ｓ１，
Ｓ２の少なくとも一方はＨレベルとなる。

【００６６】さらに、レジスタ・ファイル・データ・セ
レクタ１２は、選択信号Ｓ１、Ｓ２及び、モリ・データ
が得られたことを示すＨレベルの一致信号ＧＥＴに応答
して、データＤＡＴＡをデータバス２３に与える。すな
わち、データ選択信号Ｓ１またはＳ２がＨレベルで与え
られかつ一致信号ＧＥＴがＨレベルで与えらるため、そ
の信号線に応じて、データＤＡＴＡをデータバス２３あ
るいは２４に与える。

【００６７】従って、命令２で読み出したデータが命令
３で即時利用することができ、命令３は、図１１（ｂ）
で示した従来例のように、待機状態を設ける必要がなく
なる。すなわち、図１１（ｃ）を参照して、期間Ｔ４の
終了時点で、命令２の読み出したデータを得ることがで
き、得られたデータがデータＤＡＴＡとして命令３に与
えられるので、期間Ｔ５において実行ステージ６′によ
る命令３の演算処理が可能となる。

【００６８】その結果、命令３の処理が効率的に行える
ことにより、ＲＩＳＣの処理能力の向上が図れる。

【００６９】＜第２の実施例＞図７はこの発明の第２の
実施例であるＲＩＳＣの内部構成を詳細に示すブロック
図である。同図に示すように、第２の実施例の実行ステ
ージ６′′は、第１の実施例に加えて、データが得られ
たことを示す一致信号ＧＥＴに応答して命令を変更する
命令変更器２５をさらに有する。命令変更器２５の一構
成例を図８に示す。命令変更器２５は、レジスタ・ファ
イル書き込み命令を保持するレジスタ２５１と選択回路
２５２とからなる。選択回路２５２はメモリ・アドレス
比較器１０から与えられた一致信号ＧＥＴと、レジスタ
１６から与えられる命令コードＯＰとを受ける。選択回
路２５２は、一致信号ＧＥＴによって制御される。例え
ば、一致信号ＧＥＴがＨレベルである場合、選択回路
は、レジスタ２５１に保持された読み出し命令無効（変
更命令）を指示する命令コードを選択し、メモリ・アク
セス・ステージ７のレジスタ１７に書き込む。一方、一
致信号ＧＥＴがＬレベルの時は、命令コードＯＰをその
ままレジスタ１７に書き込む。

【００７０】他の構成及び基本的な動作は第１の実施例
と同様なので省略する。以下、第１の実施例と異なる動
作についてのみ言及する。

【００７１】命令変更器２５が、一致信号ＧＥＴに応答
して、レジスタ１６から得た命令コードＯＰあるいはレ
ジスタ２５１に格納された、読み出し命令の無効を指示
する変更命令のいずれかを選択する。すなわち、一致信
号ＧＥＴがＨレベルである場合、選択回路２５２によ
り、レジスタ２５１に保持された変更命令が選択され、
レジスタ１７に書き込まれる。

【００７２】その結果、既に、実行ステージ６′′で、
メモリーデータ記憶部９より読み出し処理が行われた命
令２のような読み出し命令の実行時には、次段のメモリ
・アクセス・ステージ７で、再度データ・メモリ３から
の読み出し処理を行わないように、命令変更することが
できるため、無駄なメモリ・アクセス処理の実行を阻止
することができる。

【００７３】

【発明の効果】この発明における請求項１記載の並列計
算機の一時格納記憶手段は、データ記憶手段からの読み
出しが実行される際、読み出しアドレスを一時格納アド
レスとし、読み出しデータを一時格納データをして格納
しており、命令実行手段は、読み出しアドレスが一時格
納アドレスと一致すると、一時格納記憶手段の一時格納
データを読み出して命令を実行することが可能である。

【００７４】したがって、先に実行される第１の命令が
データ記憶手段からの読み出しを指示し、後に実行され
る第２の命令が第１の命令の読み出しデータを利用する
処理を指示する場合、第２の命令は、第１の命令の読み
出しデータがレジスタに格納されるのを待つことなく、
一時格納記憶手段に格納された格納データを読み出して
命令を実行することができる。

【００７５】その結果、第２の命令の処理に要する時間
が従来に比べ短縮されるため、効率的なデータ処理を行
い処理能力の向上を図ることができる。

【００７６】また、先に実行される第１の命令がデータ
記憶手段の第１のアドレスからの読み出しを指示し、後
に実行される第２の命令もデータ記憶手段の上記第１の
アドレスからの読み出しを指示する場合、第２の命令
は、データ記憶手段にアクセスすることなく、一時格納
記憶手段に格納された格納データを読み出すことができ
る。そこで、請求項２記載の並列計算機の命令実行手段
により、読み出しアドレスが一時格納アドレスに一致し
た（一時格納記憶手段からの読み出しに成功した）場
合、外部データ読み出し手段に与える命令を変更して読
み出し命令を無効にすることにより、外部データ読み出
し手段によるデータ記憶手段からの読み出し処理を行う
という無駄を省くことができる。

【００７７】このように、第１の命令と第２の命令が同
じアドレスの読み出しを行う場合は、ＲＩＳＣのよう
に、同じアドレスにアクセスする読み出し命令であっ
て、バイト単位や・ハーフ・バイト単位でデータを読み
出す命令の場合でも、常に複数バイトからなるワード単
位でデータを読み出して必要な部分を抽出する形式の並
列計算機には比較的起こりうるため、処理効率の向上を
図るにはたいへん有効である。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるＲＩＳＣの内部
構成を示すブロック図である。

【図２】図１で示したレジスタ・ファイル・アドレス比
較器の一構成例を示すブロック図である。

【図３】図１で示したレジスタファイル・データ・セレ
クタの一構成例を示す回路図である。

【図４】図１で示した演算実行器の一構成例を示す説明
図である。

【図５】図１で示したメモリーデータ記憶部の内部構成
例を示す説明図である。

【図６】図１で示したメモリ・アドレス比較器の一構成
例を示すブロック図である。

【図７】この発明の第２の実施例であるＲＩＳＣの内部
構成を示すブロック図である。

【図８】図７で示した命令変更器の一構成例を示す説明
図である。

【図９】従来のＲＩＳＣの構成を示すのブロック図であ
る。

【図１０】ＲＩＳＣを制御する２相のクロックを示すタ
イミング図である。

【図１１】従来及び実施例のＲＩＳＣによるパイプライ
ンの処理の進行状況を示す説明図である。

【符号の説明】

２ レジスタ・ファイル ３ データ・メモリ ６′ 実行ステージ ６′′ 実行ステージ ９ メモリーデータ記憶部 １０ メモリ・アドレス比較器 １１ レジスタ・ファイル・アドレス比較器 １２ レジスタ・ファイル・データ・セレクタ １３ 演算実行器 ２５ 命令変更器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 レジスタと、 命令実行に必要なデータが格納されるデータ記憶手段
   と、 命令コードを受け、前記命令コードを解読する命令解読
   手段と、 前記命令解読手段の解読結果に基づき決定される命令
   を、必要に応じて前記レジスタの格納データを用いて実
   行し、前記命令が前記データ記憶手段からの読み出しを
   指示する場合、前記データ記憶手段の読み出しアドレス
   を演算して出力する命令実行手段と、 前記命令が前記読み出しを指示する場合、前記データ記
   憶手段から、前記読み出しアドレスの格納データを読み
   出す外部データ読み出し手段と、 前記命令が前記読み出しを指示する場合、前記読み出し
   データを前記レジスタに書き込むレジスタ書き込み手段
   とを備え、 前記命令解読手段、前記命令実行手段、前記外部データ
   読み出し手段及びレジスタ書き込み手段は、各々パイプ
   ライン方式で並列実行可能であり、 前記データ記憶手段からの読み出しが実行される際、前
   記読み出しアドレスを一時格納アドレスとし、前記読み
   出しデータを一時格納データとして格納する一時格納記
   憶手段をさらに備え、 前記命令実行手段は、前記読み出しアドレスが前記一時
   格納アドレスを一致すると、前記一時的記憶手段の前記
   一時格納データを読み出して、前記命令を実行すること
   ができる並列計算機。
2. 【請求項２】 前記命令実行手段は、前記読み出しアド
   レスが前記一時格納アドレスに一致すると、前記命令の
   前記読み出し指示を変更して、前記外部データ読み出し
   手段による前記データ記憶手段に対する読み出し処理を
   無効にする請求項１記載の並列計算機。