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JPH0410157B2 - - Google Patents

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Publication number
JPH0410157B2
JPH0410157B2 JP58146796A JP14679683A JPH0410157B2 JP H0410157 B2 JPH0410157 B2 JP H0410157B2 JP 58146796 A JP58146796 A JP 58146796A JP 14679683 A JP14679683 A JP 14679683A JP H0410157 B2 JPH0410157 B2 JP H0410157B2
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JP
Japan
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circuit
mos
pair
logic
complementary
Prior art date
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Expired - Lifetime
Application number
JP58146796A
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English (en)
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JPS5984397A (ja
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Publication date
Application filed filed Critical
Publication of JPS5984397A publication Critical patent/JPS5984397A/ja
Publication of JPH0410157B2 publication Critical patent/JPH0410157B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
〔本発明の分野〕 本発明は、MOS半導体技術に関するものであ
り、特に、TTL論理の信号レベルをMOS論理の
信号レベルに変換する緩衝回路即ちバツフア回路
に関するものである。 〔背景技術〕 半導体技術の分野では、LSI回路がMOS半導
体技術によつて製造されている。このような半導
体装置の中には、複数のアドレス信号とこれらの
信号の論理補数信号とによつてアドレス指定され
るMOS記憶装置即ちMOSメモリが、含まれる。 MOS半導体技術によつて、メモリその他のタ
イプの回路装置を製造する多くの場合には、
TTLのような別のタイプの半導体論理回路によ
つて、回路装置を駆動する必要がある。TTL回
路は、異なる電圧レベル即ち、2.2Vよりも大き
な電圧レベルである２進の１と、0.6Vよりも小
さな電圧レベルである２進の０とを、発生する。
これらの論理レベルは、十分ではなく、幾つかの
適用例においては、MOS論理レベルに適合でき
なくなつている。 TTL論理レベルをMOS論理回路に適合可能な
レベルに変換するために、バツフア回路を設ける
ことが考え出された。このようなバツフア回路
は、例えば、TTL論理で直接駆動できる、モス
テツク社製造の16KダイナミツクRAM、No.、
MK4116（商品名）に設けられている。この装置
は、電力効率は良いが、しかし、動作させるため
には、３つのクロツク信号が必要である。多数の
クロツク信号は、バツフア装置の動作速度を制限
するという望ましくない事態を生じて、バツフア
装置に接続された残りの回路にその影響を及ぼし
てしまう。 TTL論理回路とインターフエイスをなしてい
る、日立製作所(株)製造の16K高速度スタテイツク
RAM、HM6147（商品名）のような、他のタイプ
のRAMでは、装置の適切な動作速度を達成して
いる。しかしながら、TTL論理回路からの駆動
信号を受取る装置中のインバータを流れるd.c.電
流のために、電力効率は、悪い。 〔本発明の概要〕 本発明の目的は、MOS論理回路とTTL論理回
路との間のインターフエイス回路を提供すること
である。 本発明の実施により、動作速度が速くて電力効
率が良い、MOSメモリ用のアドレス・バツフア
を提供することができる。 このような低消費電力で高速動作するアドレ
ス・バツフアは、TTL論理のレベル信号をMOS
論理のレベル信号及びそれと相補関係をなす補信
号に変換する。 本発明による回路には、チツプを使用可能にす
るクロツク信号CSI及びそれと相補関係をなす補
信号によつて制御される交差結合ラツチ回路
が、設けられる。CSI信号および信号の第１
の状態の間に、このラツチ回路は、使用禁止状態
にされ、電力を節約することになる。そして、交
差結合ラツチ回路は、入力として、基準のレベル
信号とTTL論理のレベル信号とを受取る。この
ラツチ回路の論理状態は、クロツク信号のCSI及
びの第２の状態の間に受取つたTTL論理のレ
ベルに対応することになる。電気信号通路回路に
よつて、ラツチ回路の第１及び第２のノードと第
１インバータ及び第２インバータとが、各々接続
される。その第２の状態の間に、ラツチは、基準
のレベルとTTL論理のレベルとによつて定まる
適切な論理状態になり、その通路回路により、ラ
ツチのノードとインバータとの間に接続が生じ
て、MOS論理レベル信号及びそれと相補関係を
なす補信号が発生される。CSI信号及び信号
の第１の状態の間に、交差結合ラツチは、通路回
路の中断機能により、インバータから分離され
る。 〔本発明の実施例〕 第１図に、A0からAoまでの補数のアドレスが
入力されるMOS RAM１１を示す。実施例では、
記憶装置即ちメモリに対してアドレス緩衝装置即
ちアドレス・バツフアという用語を用いている
が、TTL論理レベルをMOS論理レベルへ変換す
るようにアドレス・バツフアを用いることは、他
の回路装置にも適用できる。アドレス・ラインに
は、A0からAoまでの補入力が含まれる。TTL論
理回路５によつて、MOS RAM１１のアドレス
指定を行う。入力するTTL論理レベルについて
は、0.6Vより小さい方が２進の０に対応し、
2.2Vより大きい方が２進の１に対応する。出力
する論理レベルは、MOS RAM１１についての
アドレス入力を駆動するために、各々0Vと5Vの
間になる。アドレス・バツフア７に必要なのは、
CSI及びそれと相補関係をなすにより示され
ている単一のクロツク信号である。 第２図に、MOS半導体技術で実現されるアド
レス・バツフアの１例を示す。アドレス・バツフ
アの素子は、Ｎチヤンネル型又はＰチヤンネル型
の電界効果トランジスタである。これらは、以後
NFET又はPFETとする。回路１５によつて、入
力交差結合ラツチが、提供される。この交差結合
ラツチ１５は、NFET３４から成る第１スイツ
チとPFET２８から成る第２スイツチとを含む。
これらのスイツチの間には、直列接続のトランジ
スタの組２５，３０と２６，３２とが並列に接続
されている。FET２５及び２６は、Ｐチヤンネ
ルであり、FET３０及び３２は、Ｎチヤンネル
である。トランジスタの組２５，３０と２６，３
２とのゲートは、各々、対するトランジスタの組
の接合に接続されて、第１ノードN1及び第２ノ
ードN2を形成している。 交差結合ラツチ１５は、NFET２３を介して
第１ノードN1にTTL論理レベルを、そして
NFET２２を介して第２ノードN2に基準電圧を、
各々受取る。交差結合ラツチ１５は、＝１の
間に、各ノードに入力電圧を受取る。CSIによる
チツプの選択は、MOS RAM１１のアドレス・
ラインによつてアドレス指定すべきときに、起き
る。CSIパルス信号とその補信号とが、アド
レス・バツフアを動作させるのに必要なクロツ
ク・パルスである。 交差結合ラツチ１５のノードは、ともに電流通
路回路１６に接続される。電流通路回路１６もま
た、CSI及びの制御で動作する。CSI＝１の
間に、交差結合ラツチ１５のノードは、電流通路
回路１６を介して、インバータ１８の入力N3及
びインバータ１９の入力N4に、接続される。
＝１でCSI＝０の間に、インバータ１８とノード
N1との間の接続並びにインバータ１９とノード
N2との間の接続は、中断され、こうして、交差
結合ラツチ１５とインバータとは分離される。電
流通路回路は、CSI＝１、＝０に応答して、
NFET３９及び４３とPFET３８及び４１とを導
電状態にし、そしてNFET４５及び４７をオフ
状態に保つことにより、パス・モードで動作す
る。そして、NFET３９，４３とPFET３８，４
１とが、オフにゲートされると、交差結合ラツチ
１５のノードN1及びN2とインバータ１８及び１
９とを分離することになり、そして、NFET４
５及び４７がオンにゲートされると、インバータ
１８，１９のノードN3，N4を接地することにな
る。 インバータ１８及び１９は、それらの入力接続
を除いて、同じである。インバータ１８は、
VDDにドレインを接続した３つのPFET４９，
５２及び５４と、これらに直列に接続された３つ
のNFET５０，５３及び５５であつてソースを
接地しているものと、を含む。同様に、インバー
タ１９は、VDDにドレインを接続した３つの
PFET５６，５８及び６０と、これらに直列に接
続された３つのNFET５７，５９及び６１であ
つてソースを接地しているものと、を含む。１対
の直列に接続されたトランジスタのゲートは、入
力接続を形成するために、一緒に接続され、
NFETとPFETの共通接続が、出力接続を形成す
る。 回路全体は、単一のクロツク・パルスCSIとそ
の補信号のみを用いて、電力消費を最小にし
て、動作速度を最高にするように、働く。＝
１の間に、ノードN1は、TTL論理レベルA0に、
そしてノードN2は、REFと示された基準電圧
1.5Vになる。CSI＝１の開始時に、NFET３４及
びPFET２８から成る、交差結合ラツチ１５のス
イツチが、付勢される。交差結合ラツチ１５の状
態がTTL論理レベル0により決定されると、仮
定する。インバータ１８は、ノードN1に接続さ
れてMOS出力レベルA0を提供し、インバータ１
９は、ノードN2に接続されてMOS出力レベル0
を提供する。CSI＝１の終了時に、交差結合ラツ
チ１５は、インバータ１８及び１９から減結合さ
れる。インバータ１８及び１９への入力は、
NFET４５及び４７により接地に保たれ、イン
バータ１８及び１９からの出力は、VDDに保た
れる。CSI＝１の前に、交差結合ラツチ１５をオ
フに保つておくことにより、全ての電力消費が低
減される。 第２図のアドレス・バツフアは、CMOS技術
によつて実現できる。第２図の各FETを以下の
ようにすることにより、本発明の１つの実施例を
達成することができる。即ち、
【表】 本発明の１実施例を述べたが、本発明は、この
実施例に限定されるものではない。
【図面の簡単な説明】
第１図は、本発明の実施例のアドレス・バツフ
アを示すブロツク図であり、第２図は、その回路
図である。 ５……TTL論理回路、７……アドレス・バツ
フア、１１……MOS RAM、１５……交差結合
ラツチ、１６……電流通路回路、１８，１９……
インバータ。

Claims (1)

  1. 【特許請求の範囲】 １ 相補関係にある１対のクロツク信号に応答し
    て、TTL論理のレベル信号及び基準のレベル信
    号を受取り、前記TTL論理のレベル信号により
    定まる論理状態に対応した相補関係にある１対の
    出力信号を出力する交差結合ラツチ回路と、 前記相補関係にある１対の出力信号に応答し
    て、MOS論理の相補関係にある１対のレベル信
    号を出力するインバータ回路と、 前記相補関係にある１対のクロツク信号に応答
    して、前記相補関係にある１対の出力信号を前記
    インバータ回路に提供する回路と、 を備えた、MOS論理レベルを規定するバツフ
    ア回路。
JP58146796A 1982-11-01 1983-08-12 Ｍｏｓ論理レベルを規定するバツフア回路 Granted JPS5984397A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/437,991 US4496857A (en) 1982-11-01 1982-11-01 High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels
US437991 1982-11-01

Publications (2)

Publication Number Publication Date
JPS5984397A JPS5984397A (ja) 1984-05-16
JPH0410157B2 true JPH0410157B2 (ja) 1992-02-24

Family

ID=23738772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58146796A Granted JPS5984397A (ja) 1982-11-01 1983-08-12 Ｍｏｓ論理レベルを規定するバツフア回路

Country Status (4)

Country Link
US (1) US4496857A (ja)
EP (1) EP0110060B1 (ja)
JP (1) JPS5984397A (ja)
DE (1) DE3369042D1 (ja)

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