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JP7529750B2 - 半導体装置及びパワーモジュール - Google Patents

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JP7529750B2 JP2022185920A JP2022185920A JP7529750B2 JP 7529750 B2 JP7529750 B2 JP 7529750B2 JP 2022185920 A JP2022185920 A JP 2022185920A JP 2022185920 A JP2022185920 A JP 2022185920A JP 7529750 B2 JP7529750 B2 JP 7529750B2
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Description

本発明は、半導体装置及びパワーモジュールに関する。
スイッチング素子からなるハーフブリッジ回路において、デッドタイム状態から例えば下側スイッチング素子がオンするとき、下側スイッチング素子のドレイン・ソース間電圧Ｖｄｓに起因する上側スイッチング素子のドレイン・ソース間電圧Ｖｄｓに伴い上側スイッチング素子のゲート・ソース間電圧Ｖｇｓが変動してゲート誤オンが生じる場合がある（例えば、特許文献１参照）。
特開２０１３－９９１３３号公報
近年、シリコン（Ｓｉ）を用いた半導体よりも高耐圧、低オン抵抗、高速スイッチング、及び高温動作に対応したシリコンカーバイド（ＳｉＣ：Silicon Carbide）等を用いたワイドギャップ半導体の研究、及び製造販売が進められている。このようなワイドギャップ半導体は、低電流領域におけるプラトー電圧（ミラー効果領域におけるゲート・ソース間電圧）が低く、ゲート・ドレイン間容量Ｃｇｄに対するゲート・ソース間容量Ｃｇｓの比Ｃｇｓ／Ｃｇｄが小さいため、ドレイン・ソース間電圧Ｖｄｓの時間変化ｄＶｄｓ／ｄｔが、ゲート・ドレイン間容量Ｃｇｄを介してゲート・ソース間電圧Ｖｇｓに及ぼす影響が大きい。このため、ゲート・ソース間電圧Ｖｇｓの変動が大きくなるので、その電圧サージが正方向に掛かれば、スイッチング素子がオフ状態にもかかわらずオンしてしまう、所謂セルフターンオンし易くなり、ハーフブリッジの上下に貫通電流が流れる。またその電圧サージが負方向に掛かれば、負側のゲート電圧定格を超過するおそれがある。ＳｉＣ ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）では、ゲートしきい値シフトの関係から負側のゲート電圧定格が小さく設定されていることが多く、この現象は特に問題になり易い。
本発明の目的は、ゲート・ソース間電圧の変動を低減することができる半導体装置及びパワーモジュールを提供することにある。
上記課題を解決する半導体装置は、ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、を備え、前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低い。
また、上記課題を解決するパワーモジュールは、ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、前記スイッチング素子及び前記ショットキーバリアダイオードが実装されている基板と、前記基板の少なくとも一部と前記スイッチング素子と前記ショットキーバリアダイオードと前記ダイオードとを封止する封止樹脂と、を備え、前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低い。
また、上記課題を解決するパワーモジュールは、ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有するとともに、前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードを有し、互いに並列接続された複数の上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有するとともに、前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードを有し、互いに並列接続された複数の下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続され、互いに並列接続された複数の上側ショットキーバリアダイオードと、ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続され、互いに並列接続された複数の下側ショットキーバリアダイオードと、前記上側スイッチング素子、前記下側スイッチング素子、前記上側ショットキーバリアダイオード、及び前記下側ショットキーバリアダイオードが実装された基板と、前記基板の少なくとも一部と前記上側スイッチング素子と前記下側スイッチング素子と前記上側ショットキーバリアダイオードと前記下側ショットキーバリアダイオードとを封止する封止樹脂と、を備え、前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードのそれぞれの順方向しきい値電圧は、前記上側ボディダイオード及び前記下側ボディダイオードのそれぞれの順方向しきい値電圧よりも低い。
上記半導体装置及びパワーモジュールによれば、ゲート・ソース間電圧の変動を低減することができる。
第１実施形態の半導体装置を有するパワーモジュール及びその駆動回路を示す模式回路図。 パワーモジュールの斜視図。 パワーモジュールの内部構成を示す平面図。 パワーモジュールの底面図。 （ａ）はスイッチング素子の平面図、（ｂ）は（ａ）の一部の内部拡大図。 スイッチング素子の断面図。 比較例のパワーモジュールの応用を示す模式回路図。 上側スイッチング素子及び下側スイッチング素子の寄生容量及び寄生抵抗を示す模式図。 下側スイッチング素子をオフ状態からオン状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧の変化と、上側スイッチング素子のドレイン・ソース間電圧、ドレイン・ゲート間電圧、及びゲート・ソース間電圧の変化とを示す模式回路図。 下側スイッチング素子をオン状態からオフ状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧の変化と、上側スイッチング素子のドレイン・ソース間電圧、ドレイン・ゲート間電圧、及びゲート・ソース間電圧の変化とを示す模式回路図。 下側スイッチング素子をオン状態からオフ状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧、上側スイッチング素子のドレイン・ソース間電圧、及びゲート・ソース間電圧の推移示すグラフ。 上側スイッチング素子及び下側スイッチング素子のゲート・ソース間容量及びゲート・ドレイン間容量について、ドレイン・ソース間電圧と容量との関係を示すグラフ。 上側コンデンサ及び下側コンデンサにおけるコンデンサの端子間電圧と容量との関係を示すグラフ。 パワーモジュールにおいて、上側スイッチング素子及び下側スイッチング素子のゲート・ソース間容量及びゲート・ドレイン間容量と、上側コンデンサ及び下側コンデンサとを含めたコンデンサ容量を示すグラフ。 第１実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図１５のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第２実施形態のパワーモジュールの模式回路図。 パワーモジュールの斜視図。 パワーモジュールの内部構成を示す分解斜視図。 パワーモジュールの内部構成を示す平面図。 パワーモジュールの底面図。 図２０のパワーモジュールの第２基板の一部を第２方向及び第３方向に沿う平面で切った断面図。 図２０のパワーモジュールの第１基板の一部を第１方向及び第３方向に沿う平面で切った断面図。 図２０のパワーモジュールの一部を第１方向及び第３方向に沿う平面で切った断面図。 ダイオードの平面図。 ダイオードの一部の断面図。 比較例のパワーモジュールにおいて、下側スイッチング素子をオン状態からオフ状態に変化させたときの上側スイッチング素子及び下側スイッチング素子のそれぞれのドレイン・ソース間電圧の推移を示すグラフ。 第２実施形態のパワーモジュールにおいて、下側スイッチング素子をオン状態からオフ状態に変化させたときの上側スイッチング素子及び下側スイッチング素子のそれぞれのドレイン・ソース間電圧の推移を示すグラフ。 第２実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図２９のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第３実施形態のパワーモジュールについて、（ａ）はＭＩＳトランジスタの平面図、（ｂ）は（ａ）の一部の内部拡大図。 図３１のＡ－Ａ断面、Ｂ－Ｂ断面、及びＣ－Ｃ断面の各断面図。 パワーモジュールの内部構成を示す平面図。 第３実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図３４のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第４実施形態のパワーモジュールの模式回路図。 パワーモジュールの内部構成を示す平面図。 第４実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図３８のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 変形例のパワーモジュールの下側アイランド部及びその周辺の平面図。 変形例のパワーモジュールの下側アイランド部及びその周辺の平面図。 変形例のパワーモジュールの内部構成を示す平面図。 （ａ）（ｂ）は変形例のスイッチング素子の断面図。 パワーモジュールを適用するフルブリッジ型インバータの模式回路図。 パワーモジュールを適用する３相交流インバータの模式回路図。
以下、半導体装置及びパワーモジュールの各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
（第１実施形態）
図１に示すように、パワーモジュール１とその駆動回路において、パワーモジュール１は、複数の端子を有する。パワーモジュール１は、複数の端子として図１に示されるとおり、正側となる第１入力端子Ｐ、負側となる第２入力端子Ｎ、出力端子Ｏ、第１上側制御端子ＧＵ１、第２上側制御端子ＧＵ２、第１下側制御端子ＧＬ１、及び第２下側制御端子ＧＬ２を有する。第１入力端子Ｐは、電源電圧ＶＤＤを生成する電源（図示略）と電気的に接続可能である。第２入力端子Ｎは、グランドに電気的に接続可能である。
半導体装置１０は、上側スイッチング素子１１及び下側スイッチング素子１２が直列に接続されたハーフブリッジ回路を備える。上側スイッチング素子１１及び下側スイッチング素子１２は、４Ｈ－ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が用いられている。なお、上側スイッチング素子１１及び下側スイッチング素子１２に用いられるワイドバンドギャップ半導体は、シリコンカーバイド（ＳｉＣ）に限られず、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等であってもよい。窒化ガリウム（ＧａＮ）は、その絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。酸化ガリウム（Ｇａ２Ｏ３）は、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。上側スイッチング素子１１及び下側スイッチング素子１２の一例は、ＳｉＣ ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。
上側スイッチング素子１１は、第１上側端子の一例であるドレイン端子１１ｄ、第２上側端子の一例であるソース端子１１ｓ、及び上側制御端子の一例であるゲート端子１１ｇを有する。下側スイッチング素子１２は、第１下側端子の一例であるドレイン端子１２ｄ、第２下側端子の一例であるソース端子１２ｓ、及び下側制御端子の一例であるゲート端子１２ｇを有する。
上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は２個設けられ、下側スイッチング素子１２は２個設けられている。
上側スイッチング素子１１のドレイン端子１１ｄは、第１配線１５を介して第１入力端子Ｐに電気的に接続されている。これにより、上側スイッチング素子１１のドレイン端子１１ｄには、電源電圧ＶＤＤが供給される。上側スイッチング素子１１のソース端子１１ｓは、第４配線１８を介して下側スイッチング素子１２のドレイン端子１２ｄに接続されている。第４配線１８において上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとの間のノードＮは、出力配線１８Ａを介して出力端子Ｏと電気的に接続されている。上側スイッチング素子１１のゲート端子１１ｇは、第２配線１６を介して第１上側制御端子ＧＵ１と電気的に接続されている。第１上側制御端子ＧＵ１は、第１上側配線４を介して上側ゲート駆動回路２に電気的に接続されている。上側ゲート駆動回路２は、図示しない制御回路からの指令に応じて上側スイッチング素子１１を動作させるためのゲート駆動信号をゲート端子１１ｇに出力する。上側スイッチング素子１１のソースは、上側センス配線１６Ａを介して第２上側制御端子ＧＵ２と電気的に接続されている。第２上側制御端子ＧＵ２は、第２上側配線５により上側ゲート駆動回路２に接続されている。
下側スイッチング素子１２のソース端子１２ｓは、第５配線１９を介して第２入力端子Ｎに電気的に接続されている。これにより、下側スイッチング素子１２のソース端子１２ｓは、グランドに電気的に接続される。下側スイッチング素子１２のゲート端子１２ｇは、第３配線１７を介して第１下側制御端子ＧＬ１に電気的に接続されている。第１下側制御端子ＧＬ１は、第１下側配線６を介して下側ゲート駆動回路３に電気的に接続されている。下側ゲート駆動回路３は、図示しない制御回路からの指令に応じて下側スイッチング素子１２を動作させるためのゲート駆動信号をゲート端子１２ｇに出力する。上側ゲート駆動回路２及び下側ゲート駆動回路３は、上側スイッチング素子１１及び下側スイッチング素子１２を相補的にオンオフ動作するように上側スイッチング素子１１及び下側スイッチング素子１２を制御する。下側スイッチング素子１２のソースは、下側センス配線１７Ａを介して第２下側制御端子ＧＬ２と電気的に接続されている。第２下側制御端子ＧＬ２は、第２下側配線７により下側ゲート駆動回路３に接続されている。
図１に示すとおり、上側ゲート駆動回路２、下側ゲート駆動回路３、第１上側配線４、第２上側配線５、第１下側配線６、及び第２下側配線７は、パワーモジュール１の外部に設けられている。なお、上側ゲート駆動回路２及び下側ゲート駆動回路３の少なくとも一方は、パワーモジュール１の内部に設けられてもよい。また、パワーモジュール１は上下２つのパワーモジュールを組み合せて構成されてもよい。
半導体装置１０は、上側コンデンサ１３及び下側コンデンサ１４を有する。図１及び図３に示すとおり、上側コンデンサ１３は、上側スイッチング素子１１とは別体として設けられている。下側コンデンサ１４は、下側スイッチング素子１２とは別体として設けられている。上側コンデンサ１３及び下側コンデンサ１４の一例は、セラミックコンデンサ、フィルムコンデンサ、反強誘電性のコンデンサ等であるが、パワーモジュール１内の浮遊容量によって作り込まれていてもよい。上側コンデンサ１３及び下側コンデンサ１４の容量はそれぞれ、数十ｐＦ程度である。上側コンデンサ１３は、上側スイッチング素子１１のドレイン端子１１ｄとソース端子１１ｓとの間の電圧であるドレイン・ソース間電圧Ｖｄｓｕが正の値になる場合、その容量が増加するように構成されることが好ましい。下側コンデンサ１４は、下側スイッチング素子１２のドレイン端子１２ｄとソース端子１２ｓとの間の電圧であるドレイン・ソース間電圧Ｖｄｓｌが正の値になる場合、その容量が増加するように構成されることが好ましい。この観点から、本実施形態の上側コンデンサ１３及び下側コンデンサ１４は、反強誘電性のコンデンサが用いられている。反強誘電性のコンデンサは、正の電圧が印加されると容量が増加する特性を有する。
上側コンデンサ１３は、上側スイッチング素子１１のドレイン端子１１ｄとゲート端子１１ｇとの間に設けられている。詳述すると、上側コンデンサ１３の第１端子は、ドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に接続されている。上側コンデンサ１３の第２端子は、ゲート端子１１ｇと第１上側制御端子ＧＵ１とを繋ぐ第２配線１６に接続されている。
下側コンデンサ１４は、下側スイッチング素子１２のドレイン端子１２ｄとゲート端子１２ｇとの間に設けられている。詳述すると、下側コンデンサ１４の第１端子は、ドレイン端子１２ｄと上側スイッチング素子１１のソース端子１１ｓとの間に接続されている。より詳細には、下側コンデンサ１４の第１端子は、第４配線１８においてノードＮと下側スイッチング素子１２のドレイン端子１２ｄとの間の部分に接続されている。下側コンデンサ１４の第２端子は、ゲート端子１２ｇと第１下側制御端子ＧＬ１とを繋ぐ第３配線１７に接続されている。
図２～図４は、パワーモジュール１の構成の一例を示している。パワーモジュール１の構成は、図２～図４に示す構成に限られず、種々の変更が可能である。
図２～図４に示すように、パワーモジュール１は、上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、及び下側コンデンサ１４が実装された基板２０と、上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、下側コンデンサ１４、及び基板２０の一部を封止する封止樹脂４０と、を有する。またパワーモジュール１は、端子部材の一例として、第１入力端子Ｐを構成する第１入力端子部材３０、第２入力端子Ｎを構成する第２入力端子部材３１、出力端子Ｏを構成する出力端子部材３２、第１上側制御端子ＧＵ１を構成する第１上側制御端子部材３３、第２上側制御端子ＧＵ２を構成する第２上側制御端子部材３４、第１下側制御端子ＧＬ１を構成する第１下側制御端子部材３５、及び第２下側制御端子ＧＬ２を構成する第２下側制御端子部材３６を有する。
基板２０は、支持基板の一例である平板状のセラミック基板２１を有する。セラミック基板２１の表面側には、出力配線部２２、正側となる第１入力配線部２３、負側となる第２入力配線部２４、第１上側制御配線部２５、第２上側制御配線部２６、第１下側制御配線部２７、及び第２下側制御配線部２８が設けられている。各配線部２２～２８はそれぞれ、銅（Ｃｕ）からなる。以降の説明において、基板２０の縦方向を「第１方向Ｘ」と規定し、基板２０の横方向を「第２方向Ｙ」と規定する。第２方向Ｙは、パワーモジュール１の平面視において第１方向Ｘと直交する方向となる。
出力配線部２２は、第２方向Ｙにおけるセラミック基板２１の中央に設けられている。出力配線部２２は、平面視において略Ｌ字状に形成されている。出力配線部２２は、第１方向Ｘに延びる第１部分２２ａと、第２方向Ｙに延びる第２部分２２ｂとを有する。第２部分２２ｂは、第１部分２２ａの第１方向Ｘの端部に設けられている。第１部分２２ａの幅寸法（第２方向Ｙにおける第１部分２２ａの長さ）は、第２部分２２ｂの幅寸法（第１方向Ｘにおける第２部分２２ｂの長さ）よりも大きい。第１部分２２ａは、セラミック基板２１における第２方向Ｙの中央に位置している。第２部分２２ｂは、セラミック基板２１における第１方向Ｘの端部に位置し、第１部分２２ａから各上側制御端子部材３３，３４が位置する側に向けて第２方向Ｙに沿って延びている。第２部分２２ｂには、出力端子部材３２が接続されている。出力端子部材３２は、セラミック基板２１の第２方向Ｙの中央に位置している。
第１入力配線部２３は、出力配線部２２と隣り合うように設けられている。第１入力配線部２３は、平面視において略Ｌ字状に形成されている。第１入力配線部２３は、第１方向Ｘに延びる第１部分２３ａと、第２方向Ｙに延びる第２部分２３ｂとを有する。第１部分２３ａは、出力配線部２２の第１部分２２ａに対して各上側制御端子部材３３，３４が位置する側に、第２方向Ｙにおいて第１部分２２ａと隙間を介して隣り合うように配置されている。第１部分２３ａにおける出力端子部材３２側の端部は、第１方向Ｘにおいて出力配線部２２の第２部分２２ｂと隙間を空けて隣り合うように位置している。第２部分２３ｂは、第１部分２３ａの第１方向Ｘの端部に設けられている。第２部分２３ｂは、出力配線部２２の第１部分２２ａにおける出力端子部材３２が配置される側とは反対側の端部の一部を第１方向Ｘから覆っている。第２部分２３ｂには、第１入力端子部材３０が接続されている。第１部分２３ａの幅寸法（第２方向Ｙにおける第１部分２３ａの長さ）は、第２部分２３ｂの幅寸法（第１方向Ｘにおける第２部分２３ｂの長さ）よりも大きい。第１部分２３ａの幅寸法は、出力配線部２２の第１部分２２ａの幅寸法よりも小さい。
第２入力配線部２４は、出力配線部２２と隣り合うように設けられている。第２入力配線部２４は、平面視において略Ｔ字状に形成されている。第２入力配線部２４は、第１方向Ｘに伸びる第１部分２４ａと、第２方向Ｙに延びる第２部分２４ｂとを有する。第１部分２４ａは、出力配線部２２の第１部分２２ａに対して各下側制御端子部材３５，３６が位置する側に、第２方向Ｙにおいて第１部分２２ａと隙間を介して隣り合うように配置されている。図３に示すとおり、第２方向Ｙにおいて、出力配線部２２の第１部分２２ａは、第１入力配線部２３の第１部分２３ａと第２入力配線部２４の第１部分２４ａとに挟まれるように配置されている。第２部分２４ｂは、第１部分２４ａの第１方向Ｘの端部に設けられている。第２部分２４ｂは、第２方向Ｙにおいて第１部分２４ａの両側から突出している。第１部分２４ａの幅寸法（第２方向Ｙにおける第１部分２４ａの長さ）は、第２部分２４ｂの幅寸法（第１方向Ｘにおける第２部分２４ｂの長さ）よりも大きい。第１部分２４ａの幅寸法は、出力配線部２２の第１部分２２ａの幅寸法及び第１入力配線部２３の第１部分２３ａの幅寸法よりも小さい。第１部分２４ａの第１方向Ｘの長さは、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さよりも長い。第２部分２４ｂの第１方向Ｘの位置は、第１入力配線部２３の第２部分２３ｂの第１方向Ｘの位置と等しい。第２部分２４ｂにおいて第１部分２４ａよりも第１入力配線部２３側に突出する部分は、出力配線部２２の第１部分２２ａにおける出力端子部材３２が配置される側とは反対側の端部の一部を第１方向Ｘから覆っている。
第１上側制御配線部２５は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。第１上側制御配線部２５は、第１入力配線部２３の第１部分２３ａに対して各上側制御端子部材３３，３４が配置される側に、第１部分２３ａと第２方向Ｙにおいて隣り合うように設けられている。第１上側制御配線部２５は、第１方向Ｘに延びる第１部分２５ａ、第２方向Ｙに延びる第２部分２５ｂ、及び第１部分２５ａと第２部分２５ｂとを接続する屈曲部２５ｃを有する。第１部分２５ａにおける屈曲部２５ｃ側の端部には、第２方向Ｙにおいて第１入力配線部２３側に凹む凹部２５ｄが形成されている。すなわち第１部分２５ａにおいて凹部２５ｄが形成される部分の幅寸法（第２方向Ｙにおける第１部分２５ａの長さ）は、第１部分２５ａの他の部分の幅寸法（第２方向Ｙにおける第１部分２５ａの長さ）よりも小さい。第１部分２５ａの第１方向Ｘの長さは、第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さよりも短い。第２部分２５ｂの先端部には、第１上側制御端子部材３３が接続されている。第１上側制御端子部材３３は、第２方向Ｙに延びている。
第２上側制御配線部２６は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。第２上側制御配線部２６は、第１上側制御配線部２５に対して各上側制御端子部材３３，３４が配置される側に、第１上側制御配線部２５と第２方向Ｙにおいて隣り合うように設けられている。第２上側制御配線部２６において第１上側制御配線部２５の凹部２５ｄと第２方向Ｙに対向する部分には、凹部２５ｄに向けて延びる接続部２６ａが設けられている。接続部２６ａは、第１方向Ｘにおいて第１上側制御配線部２５の第２部分２５ｂに覆われている。接続部２６ａには、第２上側制御端子部材３４が接続されている。第２上側制御端子部材３４は、第２方向Ｙに延びている。
第１下側制御配線部２７は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。第１下側制御配線部２７は、第２入力配線部２４の第１部分２４ａに対して各下側制御端子部材３５，３６が配置される側に、第１部分２４ａと第２方向Ｙにおいて隣り合うように設けられている。第１下側制御配線部２７は、第１方向Ｘに延びる第１部分２７ａ、第２方向Ｙに延びる第２部分２７ｂ、及び第１部分２７ａと第２部分２７ｂとを接続する屈曲部２７ｃを有する。第１部分２７ａにおける屈曲部２７ｃ側の端部には、第２方向Ｙにおいて第２入力配線部２４側に凹む凹部２７ｄが形成されている。すなわち第１部分２７ａにおいて凹部２７ｄが形成される部分の幅寸法（第２方向Ｙにおける第１部分２７ａの長さ）は、第１部分２７ａの他の部分の幅寸法（第２方向Ｙにおける第１部分２７ａの長さ）よりも小さい。第１部分２７ａの第１方向Ｘの長さは、第２入力配線部２４の第１部分２４ａの第１方向Ｘの長さ及び出力配線部２２の第１部分２２ａの第１方向Ｘの長さよりも短い。第２部分２７ｂの先端部には、第１下側制御端子部材３５が接続されている。第１下側制御端子部材３５は、第２方向Ｙに延びている。
第２下側制御配線部２８は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。第２下側制御配線部２８は、第１下側制御配線部２７に対して各下側制御端子部材３５，３６が配置される側に、第１下側制御配線部２７と第２方向Ｙにおいて隣り合うように設けられている。第２下側制御配線部２８において第１下側制御配線部２７の凹部２７ｄと第２方向Ｙに対向する部分には、凹部２７ｄに向けて延びる接続部２８ａが設けられている。接続部２８ａは、第１方向Ｘにおいて第１下側制御配線部２７の第２部分２７ｂに覆われている。接続部２８ａには、第２下側制御端子部材３６が接続されている。第２下側制御端子部材３６は、第２方向Ｙに延びている。
セラミック基板２１の表面側には、上側アイランド部３７及び下側アイランド部３８が設けられている。上側アイランド部３７及び下側アイランド部３８のそれぞれの形状は、第１方向Ｘが長手方向となる長方形である。上側アイランド部３７及び下側アイランド部３８は、例えば銅（Ｃｕ）からなる。
上側アイランド部３７は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。上側アイランド部３７は、第１方向Ｘにおいて各上側制御配線部２５，２６よりも第１入力端子部材３０側に設けられている。詳述すると、上側アイランド部３７は、第１方向Ｘにおいて第１上側制御配線部２５の第２部分２５ｂ及び屈曲部２５ｃと隙間を空けて隣り合い、第２方向Ｙにおいて第１入力配線部２３の第１部分２３ａと隙間を空けて隣り合うように設けられている。上側アイランド部３７と第１入力配線部２３とは、１本又は複数本の上側接続用ワイヤ３９Ｕにより電気的に接続されている。本実施形態では、２本の上側接続用ワイヤ３９Ｕにより、上側アイランド部３７と第１入力配線部２３とが電気的に接続されている。上側接続用ワイヤ３９Ｕは、例えばアルミニウム（Ａｌ）からなる。上側接続用ワイヤ３９Ｕの線径は、上側制御用ワイヤ４５（下側制御用ワイヤ４７）の線径よりも大きいことが好ましく、例えば上側電力用ワイヤ（下側電力用ワイヤ４６）の線径と等しい。
下側アイランド部３８は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。下側アイランド部３８は、第１方向Ｘにおいて各下側制御配線部２７，２８よりも出力端子部材３２側に設けられている。詳述すると、下側アイランド部３８は、第１方向Ｘにおいて第１下側制御配線部２７の第２部分２７ｂ及び屈曲部２７ｃと隙間を空けて隣り合い、第２方向Ｙにおいて第２入力配線部２４の第１部分２４ａと隙間を空けて隣り合うように設けられている。下側アイランド部３８と出力配線部２２とは、１本又は複数本の下側接続用ワイヤ３９Ｌにより電気的に接続されている。本実施形態では、２本の下側接続用ワイヤ３９Ｌにより、下側アイランド部３８と出力配線部２２とが電気的に接続されている。下側接続用ワイヤ３９Ｌは、第２入力配線部２４の第１部分２４ａを第２方向Ｙに跨ぐように設けられている。下側接続用ワイヤ３９Ｌは、例えばアルミニウム（Ａｌ）からなる。下側接続用ワイヤ３９Ｌの線径は、上側制御用ワイヤ４５（下側制御用ワイヤ４７）の線径よりも大きいことが好ましく、例えば上側電力用ワイヤ４４（下側電力用ワイヤ４６）の線径と等しい。
２個の上側スイッチング素子１１はそれぞれ、チップ状に形成され、第１入力配線部２３の第１部分２３ａに実装されている。２個の上側スイッチング素子１１は、第１方向Ｘに沿って互いに隙間を空けて位置している。すなわち、２個の上側スイッチング素子１１は、第１方向Ｘにおいて互いに離間して第１入力配線部２３に実装されている。各上側スイッチング素子１１は、第１入力配線部２３の第１部分２３ａの第２方向Ｙの中央に位置している。また各上側スイッチング素子１１は、第１方向Ｘにおいて各上側制御端子部材３３，３４よりも出力端子部材３２側に位置している。より詳細には、各上側スイッチング素子１１は、第１方向Ｘにおいて第１上側制御配線部２５の凹部２５ｄよりも出力端子部材３２側に位置している。
各上側スイッチング素子１１は、第１上側端子（ドレイン端子）を構成するドレイン電極（図示略）、第２上側端子（ソース端子）を構成するソース電極４１、及び上側制御端子（ゲート端子）を構成するゲート電極４２を有する（ともに図５（ａ）参照）。ドレイン電極は、上側スイッチング素子１１における第１入力配線部２３に実装される裏面に設けられている。ソース電極４１及びゲート電極４２は、上側スイッチング素子１１における裏面とは反対側の表面に設けられている。図５（ａ）に示すとおり、上側スイッチング素子１１の表面の外周部には、ガードリング４３が設けられている。ソース電極４１及びゲート電極４２は、ガードリング４３の内部に設けられている。ソース電極４１は、ガードリング４３内の面積の殆どを占めている。ソース電極４１は、２つの電極に分離されている。ソース電極４１は、ガードリング４３から離間するように凹む凹部４１ａを有する。凹部４１ａとガードリング４３とにより囲まれた領域には、ゲート電極４２が設けられている。
図３に示すとおり、各上側スイッチング素子１１のソース電極４１（図５（ａ）参照）は、上側電力用接続部材の一例として複数本の上側電力用ワイヤ４４により出力配線部２２の第１部分２２ａと電気的に接続されている。本実施形態では、４本の上側電力用ワイヤ４４により、上側スイッチング素子１１のソース電極４１と出力配線部２２とが電気的に接続されている。上側電力用ワイヤ４４は、例えばアルミニウム（Ａｌ）からなる。また各上側スイッチング素子１１のソース電極４１は、上側制御用接続部材の一例として１本又は複数本の上側制御用ワイヤ４５により第２上側制御配線部２６と電気的に接続されている。上側制御用ワイヤ４５は、第１上側制御配線部２５の第１部分２５ａを第２方向Ｙに跨ぐように設けられている。上側制御用ワイヤ４５は、例えばアルミニウム（Ａｌ）からなる。上側電力用ワイヤ４４の線径は、上側制御用ワイヤ４５の線径よりも大きい。上側電力用ワイヤ４４の線径の一例はφ４００μｍであり、上側制御用ワイヤ４５の線径の一例はφ１５０μｍである。各上側スイッチング素子１１のゲート電極４２は、１本又は複数本の上側制御用ワイヤ４５により第１上側制御配線部２５の第１部分２５ａと電気的に接続されている。このように、２個の上側スイッチング素子１１のドレインが共通の第１入力配線部２３に電気的に接続され、２個の上側スイッチング素子１１のソース電極４１が共通の出力配線部２２に電気的に接続されているため、２個の上側スイッチング素子１１は互いに並列に接続されることになる。なお、上側電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
２個の下側スイッチング素子１２はそれぞれ、チップ状に形成され、出力配線部２２の第１部分２２ａに実装されている。２個の下側スイッチング素子１２は、第１方向Ｘに沿って互いに隙間を空けて位置している。すなわち２個の下側スイッチング素子１２は、第１方向Ｘにおいて互いに離間して出力配線部２２に実装されている。２個の下側スイッチング素子１２はそれぞれ、第１方向Ｘにおいて２個の上側スイッチング素子１１と同じ位置となるように実装されている。各下側スイッチング素子１２は、第２方向Ｙにおいて出力配線部２２の第１部分２２ａのうちの第２入力配線部２４側に位置している。これにより、出力配線部２２の第１部分２２ａにおいて、複数本の上側電力用ワイヤ４４が接続される領域を確保することができる。
２個の下側スイッチング素子１２は、上側スイッチング素子１１と同様の構造である。すなわち各下側スイッチング素子１２は、ドレイン電極（図示略）、ソース電極４１、ゲート電極４２、及びガードリング４３を有する。
図３に示すとおり、各下側スイッチング素子１２のソース電極４１は、下側電力用接続部材の一例として複数本の下側電力用ワイヤ４６により第２入力配線部２４の第１部分２４ａと電気的に接続されている。本実施形態では、４本の下側電力用ワイヤ４６により、下側スイッチング素子１２のソース電極４１と第２入力配線部２４とが電気的に接続されている。下側電力用ワイヤ４６は、例えばアルミニウム（Ａｌ）からなる。下側電力用ワイヤ４６の線径は、上側電力用ワイヤ４４の線径と等しい。また各下側スイッチング素子１２のソース電極４１は、下側制御用接続部材の一例として１本又は複数本の下側制御用ワイヤ４７により第２下側制御配線部２８と電気的に接続されている。下側制御用ワイヤ４７は、例えばアルミニウム（Ａｌ）からなる。下側制御用ワイヤ４７の線径は、上側制御用ワイヤ４５の線径と等しい。各下側スイッチング素子１２のソース電極４１に接続された下側制御用ワイヤ４７は、第２入力配線部２４の第１部分２４ａ及び第１下側制御配線部２７の第１部分２７ａを第２方向Ｙに跨ぐように設けられている。各下側スイッチング素子１２のゲート電極４２は、１本又は複数本の下側制御用ワイヤ４７により第１下側制御配線部２７の第１部分２７ａと電気的に接続されている。ゲート電極４２に接続された下側制御用ワイヤ４７は、第２入力配線部２４の第１部分２４ａを跨ぐように設けられている。このように、２個の下側スイッチング素子１２のドレインが共通の出力配線部２２に電気的に接続され、２個の下側スイッチング素子１２のソース電極４１が共通の第２入力配線部２４に電気的に接続されているため、２個の下側スイッチング素子１２は互いに並列に接続されることになる。なお、下側電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
上側コンデンサ１３は、第１上側制御配線部２５の屈曲部２５ｃと上側アイランド部３７とに実装されている。詳述すると、上側コンデンサ１３の第１端子は第１上側制御配線部２５の屈曲部２５ｃに実装され、上側コンデンサ１３の第２端子は上側アイランド部３７に実装されている。図３に示すとおり、上側コンデンサ１３の第２端子は、上側アイランド部３７における第１入力配線部２３の第１部分２３ａ側の端部に位置している。このように、上側コンデンサ１３は、複数の上側スイッチング素子１１の共通のドレイン端子１１ｄ（ドレイン）と、複数の上側スイッチング素子１１の共通のゲート端子１１ｇ（ゲート）とを電気的に接続している。
下側コンデンサ１４は、第１下側制御配線部２７の屈曲部２７ｃと下側アイランド部３８とに実装されている。詳述すると、下側コンデンサ１４の第１端子は第１下側制御配線部２７の屈曲部２７ｃに実装され、下側コンデンサ１４の第２端子は下側アイランド部３８に実装されている。図３に示すとおり、下側コンデンサ１４の第２端子は、下側アイランド部３８における第２入力配線部２４の第１部分２４ａ側の端部に位置している。このように、下側コンデンサ１４は、複数の下側スイッチング素子１２の共通のドレイン端子１２ｄ（ドレイン）と、複数の下側スイッチング素子１２の共通のゲート端子１２ｇ（ゲート）とを電気的に接続している。
図４に示すように、セラミック基板２１の裏面側には、封止樹脂４０から露出する放熱板２９が設けられている。放熱板２９は、銅（Ｃｕ）からなる。放熱板２９の板厚は、セラミック基板２１の板厚よりも厚い。放熱板２９は、セラミック基板２１の形状と相似形状となるように形成されている。放熱板２９の外周縁は、セラミック基板２１の外周縁よりも内側に位置している。これにより、封止樹脂４０がセラミック基板２１の裏面側に回り込むため、セラミック基板２１と封止樹脂４０との密着性が向上する。なお、放熱板２９は、冷却器等に接続されることを想定して、表面がニッケル（Ｎｉ）又は銀（Ａｇ）でメッキされていてもよい。
（上側スイッチング素子及び下側スイッチング素子の構造）
次に、上側スイッチング素子１１及び下側スイッチング素子１２の構造について説明する。図５及び図６は、上側スイッチング素子１１の構造の一例を示している。なお、上側スイッチング素子１１及び下側スイッチング素子１２は同一構造である。このため、図５及び図６は、下側スイッチング素子１２の構造の一例を示しているとも言える。また以降では、上側スイッチング素子１１の構造を説明し、下側スイッチング素子１２の構造の説明を省略する。なお、上側スイッチング素子１１及び下側スイッチング素子１２の構造は、図５及び図６に示す構造に限られず、種々の変更が可能である。
上側スイッチング素子１１は、シリコンカーバイド（ＳｉＣ）を用いたプレーナゲート型ＶＤＭＯＳＦＥＴ（Vertical Double implanted MOSFET）であり、図５（ａ）に示すとおりの平面視で正方形のチップ状である。
図６に示すように、ｎ＋型のＳｉＣ基板５０を有する。本実施形態では、ＳｉＣ基板５０は、上側スイッチング素子１１のドレインとして機能し、その表面５０Ａ（上面）がシリコン面（Ｓｉ面）であり、その裏面５０Ｂ（下面）がカーボン面（Ｃ面）である。
ＳｉＣ基板５０上には、ＳｉＣ基板５０よりも低濃度のｎ－型のＳｉＣからなるエピタキシャル層５１が積層されている。半導体層としてのエピタキシャル層５１は、Ｓｉ面を成長主面として成長させられる。したがって、エピタキシャル成長により形成されるエピタキシャル層５１の表面５１Ａは、ＳｉＣ基板５０の表面５０Ａと同様にＳｉ面である。
図５（ａ）に示すように、上側スイッチング素子１１には、平面視においてエピタキシャル層５１（図６参照）上の中央部に配置され、電界効果トランジスタとして機能する活性領域５２が形成されている。エピタキシャル層５１には、活性領域５２を取り囲むように、活性領域５２から間隔を空けてガードリング４３（図５（ｂ）においてクロスハッチングを付して示す）が複数本形成されている。本実施形態では、ガードリング４３は、２本形成されている。
図６に示すように、活性領域５２とガードリング４３との間隔は、全周に亘ってほぼ一定である。ガードリング４３は、エピタキシャル層５１にｐ型不純物をインプランテーションすることにより形成されたｐ－型の低濃度領域である。
活性領域５２において、エピタキシャル層５１の表面５１Ａ側（Ｓｉ面側）には、ｐ型のボディ領域５３が、行方向及び列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域５３の形状は、例えば、平面視で正方形である。ｐ型不純物は、例えばアルミニウム（Ａｌ）であってもよい。一方、エピタキシャル層５１におけるボディ領域５３よりもＳｉＣ基板５０側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域５４となっている。
各ボディ領域５３の表層部には、その中央部にｐ＋型のボディコンタクト領域５５が形成されており、このボディコンタクト領域５５を取り囲むようにｎ＋型のソース領域５６が形成されている。ボディコンタクト領域５５の形状は、例えば、平面視で正方形である。ソース領域５６の形状は、例えば、平面視で正方形環状である。ｎ型不純物濃度の一例は、燐（Ｐ）である。
また活性領域５２において、一定のピッチで行列状に配列されたボディ領域５３の各間の領域（隣り合うボディ領域５３の側面により挟まれるボディ間領域５７）は、一定幅を有する格子状である。
ボディ間領域５７上には、このボディ間領域５７に沿って、格子状のゲート絶縁膜５８（図５（ｂ）では図示略）が形成されている。ゲート絶縁膜５８は、隣り合うボディ領域５３の間に跨っており、ボディ領域５３におけるソース領域５６を取り囲む部分（ボディ領域５３の周縁部）及びソース領域５６の外周縁を覆っている。本実施形態では、ゲート絶縁膜５８は、窒素（Ｎ）を含有する酸化膜、例えば、窒素及び酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。
ゲート絶縁膜５８は、ボディ領域５３の外部のエピタキシャル層５１に接する第１部分５８ａ、ボディ領域５３に接する第２部分５８ｂ、及びソース領域５６に接する第３部分５８ｃを含む。図６に示されるように、第３部分５８ｃの膜厚Ｔ３は、第１部分５８ａの膜厚Ｔ１及び第２部分５８ｂの膜厚Ｔ２よりも大きい。詳述すると、第３部分５８ｃの下側界面（ソース領域５６との界面）は、第１部分５８ａの下側界面（エピタキシャル層５１との界面）及び第２部分５８ｂの下側界面（ボディ領域５３との界面）よりも下側、すなわちＳｉＣ基板５０側であり、エピタキシャル層５１の表面５１Ａからより深い位置に位置している。また第３部分５８ｃの上側界面（ゲート電極４２との界面）は、第１部分５８ａの上側界面（ゲート電極４２との界面）及び第２部分５８ｂの上側界面（ゲート電極４２との界面）よりも上側、すなわちゲート電極４２側であり、エピタキシャル層５１の表面５１Ａからより遠い位置に位置している。
ゲート絶縁膜５８上には、ゲート電極４２が形成されている。ゲート電極４２は、格子状のゲート絶縁膜５８に沿って格子状に形成されており、ゲート絶縁膜５８を挟んで各ボディ領域５３の周縁部に対向している。詳述すると、ゲート電極４２は、ゲート絶縁膜５８を挟んで、ボディ領域５３の外部のエピタキシャル層５１、ボディ領域５３、及びソース領域５６に跨る領域に対向している。したがって、ゲート電極４２は、平面視においてソース領域５６とオーバーラップしている。例えば、ゲート電極４２は、平面視において、ボディ領域５３とソース領域５６との境界線からソース領域５６に向けて僅かにはみ出している。これにより、ソース領域５６とエピタキシャル層５１との間のボディ領域５３に対してゲート電極４２を確実に対向させることができるため、ボディ領域５３におけるチャネルの形成を確実に制御できる。ゲート電極４２は、例えばポリシリコンからなる。ゲート電極４２は、例えばｐ型不純物が高濃度に導入されて低抵抗化されている。
上側スイッチング素子１１では、ボディ間領域５７の幅方向中央に単位セル間の境界が設定されている。各単位セルでは、ゲート電極４２に印加する電圧を制御することにより（例えば６Ｖ以上の電圧を印加することにより）、各単位セルのボディ領域５３の周縁部に環状のチャネルが形成される。この環状のチャネルを介して、ドリフト領域５４において各ボディ領域５３の４つの側面に沿ってエピタキシャル層５１の表面５１Ａ側へ流れるドレイン電流を、ソース領域５６に流すことができる。チャネル長Ｌは、ゲート電極４２の直下のボディ領域５３の幅によって規定される。
エピタキシャル層５１上には、ゲート電極４２を被覆するように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜５９が積層されている。層間絶縁膜５９は、コンタクトホール６０が形成されている。コンタクトホール６０内には、ソース領域５６の中央部及びボディコンタクト領域５５の全体が露出している。
エピタキシャル層５１上には、ソース電極４１が形成されている。ソース電極４１は、各コンタクトホール６０を介して一括して接触している。つまり、ソース電極４１は、全ての単位セルに対して共通の配線になっている。ソース電極４１上には層間絶縁膜（図示略）が形成されている。ソース電極４１は、層間絶縁膜を除く領域を形成することにより、すなわちソース電極４１が露出する領域が形成され、ソース電極パッドを構成する。
ソース電極４１は、エピタキシャル層５１との接触側から順にＴｉ／ＴｉＮ層６１と、Ａｌ層６２とが積層された構造を有する。Ｔｉ／ＴｉＮ層６１は、密着層としてのＴｉ層をエピタキシャル層５１側に有し、このＴｉ層にバリア層としてのＴｉＮ層を積層した積層膜である。バリア層は、Ａｌ層６２の構成原子（Ａｌ原子）がエピタキシャル層５１側へと拡散することを抑制する。
ＳｉＣ基板５０の裏面５０Ｂには、その全域を覆うようにドレイン電極４８が形成されている。ドレイン電極４８は、全ての単位セルに対して共通の電極になっている。ドレイン電極４８としては、例えばＳｉＣ基板５０側から順にチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
（比較例）
図７は、比較例のパワーモジュールの回路構成を示す。比較例のパワーモジュールの回路では、上側スイッチング素子１１をオフし、下側スイッチング素子１２をオンオフする場合を示す。
比較例のパワーモジュールは、図１に示す本実施形態のパワーモジュール１の回路構成から上側コンデンサ１３及び下側コンデンサ１４を省略し、ボディダイオード１１ａ，１２ａの記載を省略したものである。また比較例のパワーモジュールにおいて、電源ＥＳの正側端子は上側スイッチング素子１１のドレイン端子１１ｄに接続され、電源ＥＳの負側端子は下側スイッチング素子１２のソース端子１２ｓに接続されている。また、上側スイッチング素子１１のドレイン端子１１ｄとソース端子１１ｓとを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。比較例のパワーモジュールの回路構成では、上側スイッチング素子１１のゲート端子１１ｇとソース端子１１ｓとが第１上側制御配線部２５に基づく寄生インダクタンスＬｇｐを有する第１接続配線ＣＰ１と、第２上側制御配線部２６に基づく寄生インダクタンスＬｇｓを有する第２接続配線ＣＰ２とを短絡している。下側スイッチング素子１２のゲート端子１２ｇが下側ゲート駆動回路３に接続されている。ゲート端子１２ｇと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。
このような構成の上側スイッチング素子１１及び下側スイッチング素子１２はそれぞれ、ＳｉＣ ＭＯＳＦＥＴが用いられることにより絶縁破壊電界が高い。このため、各スイッチング素子１１，１２のドリフト領域５４の薄型化及び高濃度化を図ることにより、低いオン抵抗を実現することができる。一方、各スイッチング素子１１，１２のドリフト領域５４を高濃度化した分、空乏層の拡張幅が制限されるため、ゲート・ドレイン間容量Ｃｇｄが低下し難い。これにより、図８に示すように、ゲート・ソース間容量をＣｇｓとした場合、Ｃｇｓ／Ｃｇｄの値が小さくなりやすい。
図９及び図１０は、図７及び図８に基づく回路図であり、下側スイッチング素子１２を状態変化させたときの下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化と、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ、ドレイン・ゲート間電圧Ｖｄｇｕ、及びゲート・ソース間電圧Ｖｇｓｕの変化とを示す模式回路図を示す。
比較例のパワーモジュールにおいて、下側スイッチング素子１２をオフ状態からオン状態に変更した場合、図９に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが低下するとともに上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ及びドレイン・ゲート間電圧Ｖｄｇｕが増加する。このような過渡応答において、上側スイッチング素子１１のゲート・ソース間は各接続配線ＣＰ１，ＣＰ２で短絡されているため、本来ならゲート・ソース間電圧Ｖｇｓｕが変化することはない。しかし、上側スイッチング素子１１のゲート・ソース間には上記インダクタンス成分（Ｌｇｐ＋Ｌｇｓ）及び寄生ゲート抵抗Ｒｇｐが存在するため、瞬間的にゲート・ソース間容量Ｃｇｓに分圧が発生する。すなわち瞬間的にゲート・ソース間に正側のサージ電圧が発生する。その結果、ドレイン・ソース間電圧Ｖｄｓの変化ｄＶｄｓ／ｄｔに起因してゲート・ソース間電圧Ｖｇｓｕが急激に増加して、しきい値電圧を越えることにより、セルフターンオンが生じるおそれがある。
このようなセルフターンオンの発生を抑制するため、上側スイッチング素子１１のゲートに負バイアスを印加する対策が知られている。すなわち、ゲート・ソース間電圧Ｖｇｓｕを予め負側に維持することによりゲート・ソース間電圧Ｖｇｓｕとゲートしきい値電圧との差を大きくする。これにより、正側のサージ電圧がゲートに印加されたとしても、ゲートしきい値電圧を越えにくくなる。
ところで、各スイッチング素子１１，１２は、ＳｉＣ ＭＯＳＦＥＴの特性上、ゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値がゲート・ソース間電圧Ｖｇｓの正側絶対最大定格値よりも小さい。一例では、各スイッチング素子１１，１２のゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値は－１０Ｖであり、ゲート・ソース間電圧Ｖｇｓの正側絶対最大定格値は２６Ｖである。このため、ゲート負バイアスを印加すると、ゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値との差が小さくなり、許容可能なゲート・ソース間電圧Ｖｇｓの負側の範囲が狭くなる。
ここで、下側スイッチング素子１２をオン状態からオフ状態に変更した場合、図１０に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが増加するとともに上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ及びドレイン・ゲート間電圧Ｖｄｇｕが低下する。このような過渡応答においても同様に、上記インダクタンス成分（Ｌｇｐ＋Ｌｇｓ）及び寄生ゲート抵抗Ｒｇｐに起因して、瞬間的にゲート・ソース間容量Ｃｇｓに分圧が発生する。すなわち瞬間的にゲート・ソース間に負側のサージ電圧が発生する。その結果、ドレイン・ソース間電圧Ｖｄｓの変化ｄＶｄｓ／ｄｔに起因してゲート・ソース間電圧Ｖｇｓｕが急激に低下することにより、負側絶対最大定格値を下回るおそれがある。特に、上側スイッチング素子１１のゲートに負バイアスを印加する場合、ゲート・ソース間電圧Ｖｇｓｕと負側絶対最大定格値との差が小さくなるため、負側のサージ電圧に起因して、ゲート・ソース間電圧Ｖｇｓｕが負側絶対最大定格値を下回り易くなる。
図１１は、比較例のパワーモジュールにおける下側スイッチング素子１２をオン状態からオフ状態に変更した場合の上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ、ゲート・ソース間電圧Ｖｇｓｕ、及びドレイン電流Ｉｄｕの推移と、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの推移を示している。
図１１から分かるとおり、ゲート・ソース間容量Ｃｇｓの分圧であるゲート・ソース間電圧Ｖｇｓｕは、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが最も低下する時刻ｔ１において、負側に最も大きくなる。言い換えれば、ゲート・ソース間電圧Ｖｇｓｕは、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが最も高くなったときに負側に最も大きくなる。このように、下側スイッチング素子１２が駆動し、上側スイッチング素子１１が駆動しない場合には、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌによって上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが決められる。
またゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄの逆比によって決められる。すなわちゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄが小さくなるにつれて大きくなる。言い換えれば、ゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄが大きくなるにつれて小さくなる。ところで、各スイッチング素子１１，１２では、ＳｉＣ ＭＯＳＦＥＴの特性上、ゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄとドレイン・ソース間電圧Ｖｄｓｕとの関係は、図１２に示すグラフのようになる。詳述すると、ゲート・ソース間容量Ｃｇｓは、ドレイン・ソース間電圧Ｖｄｓｕが変化しても略変化しない。一方、ゲート・ドレイン間容量Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓｕが増加するにつれて小さくなる傾向を有する。このため、ドレイン・ソース間電圧Ｖｄｓｕが比較的低い領域ではＣｇｓ／Ｃｇｄが小さくなり、ドレイン・ソース間電圧Ｖｄｓｕが比較的高い領域ではＣｇｓ／Ｃｇｄが大きくなる。Ｃｇｓ／Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓｕが高くなるにつれて大きくなる。
上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕは、瞬間的には上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化に伴い変化するため、ドレイン・ソース間電圧Ｖｄｓｕの変化速度を低減する必要がある。また、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌに伴い変化するため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧を低減するためには、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度を低減すればよい。下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度は、ゲート・ドレイン間容量Ｃｇｄによって概ね決められる。詳述すると、ドレイン・ソース間電圧Ｖｄｓｌの変化速度は、ゲート・ドレイン間容量Ｃｇｄが大きくなるにつれて遅くなる。
そこで、本実施形態のパワーモジュール１は、上側スイッチング素子１１のゲート端子１１ｇ及びドレイン端子１１ｄに電気的に接続された上側コンデンサ１３と、下側スイッチング素子１２のゲート端子１２ｇ及びドレイン端子１２ｄに電気的に接続された下側コンデンサ１４とを有する。
この構成によれば、例えば下側スイッチング素子１２がオフ状態からオン状態に変更する場合、ゲート電流が下側コンデンサ１４を充電することによりドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなる。したがって、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変化が抑制されるため、セルフターンオンの発生を抑制することができる。また、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、ゲート端子１２ｇに下側コンデンサ１４が放電することにより下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなることにより、ゲート・ソース間電圧Ｖｇｓｕの変化が抑制される。したがって、ゲート・ソース間電圧Ｖｇｓｕが負側絶対最大定格値を下回ることが抑制される。なお、上側スイッチング素子１１がオン状態とオフ状態とを切り替える場合を想定して、上側スイッチング素子１１にも上側コンデンサ１３が接続されているが、上側コンデンサ１３は、上側スイッチング素子１１の寄生ゲート抵抗Ｒｇｐよりも外側に接続されているため、下側スイッチング素子１２のスイッチング時の瞬間的な挙動に対してＣｇｓ／Ｃｇｄを小さくさせる効果は薄く、ゲート・ソース間容量Ｃｇｓへの分圧増加が抑制されるため、効果的に上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧を抑制することができる。
また、上側コンデンサ１３及び下側コンデンサ１４は、図１３に示すような端子間電圧と容量との関係を有することが好ましい。詳述すると、上側コンデンサ１３及び下側コンデンサ１４の端子間電圧がそれぞれ大きくなるにつれて上側コンデンサ１３及び下側コンデンサ１４の容量がそれぞれ増加する。本実施形態では、上側コンデンサ１３及び下側コンデンサ１４の端子間電圧が高い領域における容量は、ドレイン・ソース間電圧Ｖｄｓｕが高い領域におけるゲート・ドレイン間容量Ｃｇｄと同等レベルである。
この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが高くなることにより、下側コンデンサ１４の端子間電圧が高くなる。この場合、下側コンデンサ１４の容量が増加することにより、下側コンデンサ１４の電圧変化に必要な電荷量が増加するため、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度がより遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度がより遅くなることにより、ゲート・ソース間電圧Ｖｇｓｕの変化が一層抑制される。
また、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低くなることにより、上側コンデンサ１３の端子間電圧が低くなり、上側コンデンサ１３の容量が小さくなる。ここで、上述のとおり、上側コンデンサ１３は上側スイッチング素子１１の寄生ゲート抵抗Ｒｇｐの外側に接続されているため、下側スイッチング素子１２のスイッチング時の瞬間的な挙動に対してＣｇｓ／Ｃｇｄを小さくさせる効果は薄いが、寄生ゲート抵抗Ｒｇｐが極端に小さい場合などは影響が全く無いわけではないため、上側コンデンサ１３の低電圧印加時の容量が大きいと、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕに対する上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの分圧が大きくなり、ゲート・ソース間電圧Ｖｇｓｕの変化が大きくなってしまう。しかし、図１４に示すように、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低い場合は上側コンデンサ１３の容量が小さいため、Ｃｇｓ／Ｃｇｄを小さくする影響を抑制することができる。
（シミュレーション結果）
比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフし、下側スイッチング素子１２をオンオフする場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図１５に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図１５は本実施形態のパワーモジュール１において図７と同様の外部接続を行った場合の模式的な回路構成を示す。
図１５の回路構成では、上側スイッチング素子１１のソースとゲートとが短絡され、下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。ゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。ゲート抵抗８の第１端子は下側スイッチング素子１２のゲートに接続され、ゲート抵抗８の第２端子は下側ゲート駆動回路３に接続されている。下側コンデンサ１４の第１端子は下側スイッチング素子１２のドレインに接続され、下側コンデンサ１４の第２端子はゲート抵抗８の第２端子に接続されている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図１５の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例及び本実施形態のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
図１６に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４の容量を５０ｐＦ、１００ｐＦ、及び１５０ｐＦと変化させた場合のシミュレーションを行った。
図１６に示すように、本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４により、基準条件よりも負側のサージ電圧の絶対値が小さくなる。そして上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれて負側のサージ電圧の絶対値が小さくなる。一方、上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれてスイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
本実施形態によれば、以下の効果が得られる。
（１－１）パワーモジュール１は、上側スイッチング素子１１のドレイン端子１１ｄ及びゲート端子１１ｇに電気的に接続される上側コンデンサ１３と、下側スイッチング素子１２のドレイン端子１２ｄ及びゲート端子１２ｇに電気的に接続される下側コンデンサ１４とを有する。この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変化するとき、下側コンデンサ１４によって下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これにより、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなるため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変化速度が遅くなる。したがって、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧の増加が抑制されるため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変動を低減することができる。また例えば上側スイッチング素子１１がオン状態からオフ状態に変化するとき、上側コンデンサ１３によって上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなる。これにより、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなるため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌの変化速度が遅くなる。これにより、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌのサージ電圧の増加が抑制されるため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌの変動を低減することができる。
（１－２）上側コンデンサ１３は、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが正の値の場合に容量が増加するように構成されている。下側コンデンサ１４は、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが正の値の場合に容量が増加するように構成されている。この構成によれば、ドレイン・ソース間電圧Ｖｄｓが高い領域においてゲート・ドレイン間容量Ｃｇｄをより増加させることができ、ゲート・ソース間電圧Ｖｇｓの変動を好適に抑制することができる。
（１－３）パワーモジュール１は、複数個（２個）の上側スイッチング素子１１が互いに並列に接続され、複数個（２個）の下側スイッチング素子１２が互いに並列に接続されているため、複数個の上側スイッチング素子１１のオン抵抗及び複数個の下側スイッチング素子１２のオン抵抗が小さくなる。したがって、パワーモジュール１の導通損失を低減することができる。
（１－４）上側スイッチング素子１１のドレイン・ゲート間電圧Ｖｄｇｕ及び下側スイッチング素子１２のドレイン・ゲート間電圧Ｖｄｇｌはそれぞれ高電圧が印加されるため、上側コンデンサ１３及び下側コンデンサ１４はそれぞれ高電圧が印加されることになる。このため、上側コンデンサ１３及び下側コンデンサ１４に対して十分な耐圧及び絶縁距離が必要となる。このような実情に対して、本実施形態のパワーモジュール１は、基板２０に実装された上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、及び下側コンデンサ１４を封止する封止樹脂４０を有する。この封止樹脂４０によって沿面放電を抑制することができるため、上側コンデンサ１３及び下側コンデンサ１４の耐圧及び絶縁距離を確保することができる。
（１－５）第２方向Ｙにおいて、出力配線部２２の一方側に第１入力配線部２３が配置され、出力配線部２２の他方側に第２入力配線部２４が配置されている。上側スイッチング素子１１は第１入力配線部２３に実装され、下側スイッチング素子１２は出力配線部２２に実装されている。この構成によれば、上側スイッチング素子１１のソース電極４１と出力配線部２２とを繋ぐ上側電力用ワイヤ４４の長さを短くすることができ、下側スイッチング素子１２のソース電極４１と第２入力配線部２４とを繋ぐ下側電力用ワイヤ４６の長さを短くすることができる。
（１－６）上側コンデンサ１３が上側アイランド部３７に電気的に接続され、上側アイランド部３７が上側接続用ワイヤ３９Ｕにより第１入力配線部２３に電気的に接続されている。これにより、上側コンデンサ１３が第１上側制御配線部２５の屈曲部２５ｃに対して、上側コンデンサ１３の第１端子及び第２端子の配列方向が第１方向Ｘとなる状態で接続することができる。したがって、第１上側制御配線部２５において上側スイッチング素子１１のゲート電極４２に接続された上側制御用ワイヤ４５が接続された部分から第１上側制御端子部材３３が接続される部分までの範囲において、上側コンデンサ１３が第１上側制御配線部２５の凹部２５ｄ以外の部分で接続することができる。
また下側コンデンサ１４が下側アイランド部３８に電気的に接続され、下側アイランド部３８が下側接続用ワイヤ３９Ｌにより出力配線部２２に電気的に接続されている。これにより、下側コンデンサ１４が第１下側制御配線部２７の屈曲部２７ｃに対して、下側コンデンサ１４の第１端子及び第２端子の配列方向が第１方向Ｘとなる状態で接続することができる。したがって、第１下側制御配線部２７において下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続された部分から第１下側制御端子部材３５が接続される部分までの範囲において、下側コンデンサ１４が第１下側制御配線部２７の凹部２７ｄ以外の部分で接続することができる。加えて、下側アイランド部３８が下側接続用ワイヤ３９Ｌによって出力配線部２２と電気的に接続されるため、下側アイランド部３８と出力配線部２２との間に他の部材（例えば第２入力配線部２４）が存在しても、その他の部材を跨いで電気的に接続することができる。
（１－７）下側スイッチング素子１２は、出力配線部２２の第１部分２２ａにおいて第２方向Ｙの第２入力配線部２４寄りに配置されている。このため、出力配線部２２の第１部分２２ａにおいて、上側スイッチング素子１１に接続された上側電力用ワイヤ４４を出力配線部２２に接続するためのスペースを確保することができる。したがって、上側電力用ワイヤ４４を出力配線部２２に容易に接続することができる。
（１－８）出力配線部２２の第１方向Ｘの長さは、下側スイッチング素子１２が１～５個配置可能な長さに設定されている。第１入力配線部２３の第１方向Ｘの長さは、上側スイッチング素子１１が１～５個配置可能な長さに設定されている。この構成によれば、パワーモジュール１の同一サイズにおいて、オン抵抗が異なるパワーモジュール１のバリエーションを提供することができる。
（１－９）上側スイッチング素子１１と上側コンデンサ１３とが個別のチップとして設けられ、下側スイッチング素子１２と下側コンデンサ１４とが個別のチップとして設けられている。この構成によれば、上側コンデンサ１３及び下側コンデンサ１４の個数及び容量を任意に設定可能となるため、サージ電圧抑制のために適切な上側コンデンサ１３及び下側コンデンサ１４を用いることができる。
（第２実施形態）
図１７～図３０を参照して、第２実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第１実施形態のパワーモジュール１と比較して、上側コンデンサ１３及び下側コンデンサ１４を省略した点と、上側ダイオード７１及び下側ダイオード７２を追加した点とが異なる。以下の説明において、第１実施形態のパワーモジュール１と共通の構成については同一符号を付し、その説明を省略する。また、図１８～図２４は、本実施形態のパワーモジュール１の構成の一例を示している。なお、本実施形態のパワーモジュール１の構成は図１８～図２４の構成に限られず、種々の変更が可能である。
図１７及び図１９に示すように、上側ダイオード７１は上側スイッチング素子１１とは別体として設けられ、下側ダイオード７２は下側スイッチング素子１２とは別体として設けられている。図１７に示すとおり、上側ダイオード７１のカソードは、上側スイッチング素子１１のドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に電気的に接続されている。上側ダイオード７１のアノードは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８においてノードＮよりも上側スイッチング素子１１側の部分に電気的に接続されている。下側ダイオード７２のカソードは、第４配線１８においてノードＮよりも下側スイッチング素子１２側の部分に電気的に接続されている。下側ダイオード７２のアノードは、下側スイッチング素子１２のソース端子１２ｓと第２入力端子Ｎとを繋ぐ第５配線１９に電気的に接続されている。本実施形態では、上側ダイオード７１及び下側ダイオード７２はそれぞれ、ショットキーバリアダイオードが用いられている。上側ダイオード７１及び下側ダイオード７２のそれぞれの順方向しきい値電圧は、上側スイッチング素子１１のボディダイオード１１ａ及び下側スイッチング素子１２のボディダイオード１２ａのそれぞれの順方向しきい値電圧よりも低い。
上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は３個設けられ、下側スイッチング素子１２は３個設けられている。
また上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は任意に変更可能である。例えば、上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は、上側スイッチング素子１１及び下側スイッチング素子１２を避けて流す還流電流の大きさに基づいて設定される。上側ダイオード７１が複数個設けられる場合、複数の上側ダイオード７１は互いに並列に接続される。すなわち、複数の上側ダイオード７１のアノードが互いに接続され、複数の上側ダイオード７１のカソードが互いに接続される。複数の上側ダイオード７１のカソードは第１配線１５に接続され、複数の上側ダイオード７１のアノードは第４配線１８におけるノードＮよりも上側スイッチング素子１１側の部分に接続される。また下側ダイオード７２が複数個設けられる場合、複数の下側ダイオード７２は互いに並列に接続される。すなわち、複数の下側ダイオード７２のアノードが互いに接続され、複数の下側ダイオード７２のカソードが互いに接続される。複数の下側ダイオード７２のカソードは第４配線１８におけるノードＮよりも下側スイッチング素子１２側の部分に接続され、複数の下側ダイオード７２のアノードは第５配線１９に接続される。本実施形態では、上側ダイオード７１は２個設けられ、下側ダイオード７２は２個設けられている。
パワーモジュール１は、上側ダイオード７１が許容可能なＤＣ定格電流が、上側スイッチング素子１１が許容可能なＤＣ定格電流未満となり、かつ下側ダイオード７２が許容可能なＤＣ定格電流が、下側スイッチング素子１２が許容可能なＤＣ定格電流未満となるように構成されている。ここで、ＤＣ定格電流は、絶対最大定格の直流電流である。上側ダイオード７１及び上側スイッチング素子１１がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の上側ダイオード７１のＤＣ定格電流の合計が、複数の上側スイッチング素子１１のＤＣ定格電流の合計未満となるように構成されている。また下側ダイオード７２及び下側スイッチング素子１２がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の下側ダイオード７２のＤＣ定格電流の合計が、複数の下側スイッチング素子１２のＤＣ定格電流の合計未満となるように構成されている。
一例では、パワーモジュール１は、上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、かつ下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少なくなるように構成されている。上述したとおり、本実施形態では、図１９に示すとおり、パワーモジュール１は、３個の上側スイッチング素子１１、３個の下側スイッチング素子１２、２個の上側ダイオード７１、及び２個の下側ダイオード７２を有する。また例えば、１つの上側ダイオード７１が許容可能なＤＣ定格電流が、１つの上側スイッチング素子１１が許容可能なＤＣ定格電流未満としてもよい。また１つの下側ダイオード７２が許容可能なＤＣ定格電流が、１つの下側スイッチング素子１２が許容可能なＤＣ定格電流未満としてもよい。この場合、上側スイッチング素子１１の個数と上側ダイオード７１の個数とが互いに等しくてもよい。また下側スイッチング素子１２の個数と下側ダイオード７２の個数とが互いに等しくてもよい。
図１８～図２０に示すように、パワーモジュール１は、平面視において矩形状の基板８０と、各スイッチング素子１１，１２及び各ダイオード７１，７２を封止する封止樹脂９０とを備える。以降の説明では、基板８０の縦方向を「第１方向Ｘ」と規定し、基板８０の横方向（長手方向）を「第２方向Ｙ」と規定し、基板８０の板厚方向を「第３方向Ｚ」と規定する。
基板８０は、セラミック基板８１とグラファイト基板８２とが積層された構成を有する。グラファイト基板８２は、第１基板８２Ａ及び第２基板８２Ｂを有する。第１基板８２Ａと第２基板８２Ｂは、第１方向Ｘにおいて隙間を空けて並べて配置されている。第１基板８２Ａ及び第２基板８２Ｂはそれぞれ、第２方向Ｙが長手方向となる矩形状に形成されている。
図１９、図２１、及び図２２に示すように、セラミック基板８１は、セラミック材料からなる本体部８１ａと、本体部８１ａの裏面側に設けられた裏面金属層８１ｂと、本体部８１ａの表面側に設けられた表面金属層８１ｃとを有する。裏面金属層８１ｂは、例えば銅（Ｃｕ）からなり、本体部８１ａの裏面に接着剤等により取り付けられている。表面金属層８１ｃは、例えば銅（Ｃｕ）からなり、本体部８１ａの表面に接着剤等により取り付けられている。図２０～図２２に示すとおり、平面視における本体部８１ａの面積は、平面視における表面金属層８１ｃの面積及び裏面金属層８１ｂの面積のそれぞれよりも大きい。すなわち、表面金属層８１ｃの外周縁は、本体部８１ａの外周縁よりも内側に形成され、裏面金属層８１ｂの外周縁は、本体部８１ａの外周縁よりも内側に形成されている。また例えば、本体部８１ａの厚さは、裏面金属層８１ｂ及び表面金属層８１ｃの厚さのそれぞれよりも薄い。裏面金属層８１ｂの厚さと表面金属層８１ｃの厚さとは互いに等しい。裏面金属層８１ｂの平面視における形状と表面金属層８１ｃの平面視における形状とは互いに等しい。このように、裏面金属層８１ｂの体積と表面金属層８１ｃの体積とは互いに等しい。本実施形態では、本体部８１ａの厚さが０．３２ｍｍであり、裏面金属層８１ｂの厚さが０．４ｍｍであり、表面金属層８１ｃの厚さが０．４ｍｍである。なお、本体部８１ａ、裏面金属層８１ｂ、及び表面金属層８１ｃの厚さはそれぞれ、任意に変更可能である。一例では、本体部８１ａの厚さ、裏面金属層８１ｂの厚さ、及び表面金属層８１ｃの厚さが互いに等しくてもよい。図２１に示すように、裏面金属層８１ｂは封止樹脂９０から露出する一方、本体部８１ａは封止樹脂９０から露出していない。すなわち、封止樹脂９０は、本体部８１ａの裏面金属層８１ｂ側の部分を覆っている。これにより、セラミック基板８１が封止樹脂９０から剥離することを抑制することができる。
図１９に示すように、第１基板８２Ａ及び第２基板８２Ｂはそれぞれ、セラミック基板８１の表面金属層８１ｃに積層されている。第１基板８２Ａは、グラファイトからなる本体部８２ａと、本体部８２ａの裏面側に設けられた裏面金属層８２ｂと、本体部８２ａの表面側に設けられた表面金属層８２ｃとを有する。裏面金属層８２ｂは、例えば銅（Ｃｕ）からなる。裏面金属層８２ｂは、セラミック基板８１の表面金属層８１ｃと半田等によって貼り合わせられている。表面金属層８２ｃは、例えば銅（Ｃｕ）からなる。図１９及び図２０に示すとおり、平面視における本体部８２ａの面積は、平面視における表面金属層８２ｃの面積及び裏面金属層８２ｂの面積のそれぞれと等しい。第１基板８２Ａの外周縁は、セラミック基板８１の表面金属層８１ｃの外周縁よりも内側に形成されている。また例えば、本体部８２ａの厚さは、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さのそれぞれよりも厚い。一例では、本体部８２ａは、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さのそれぞれの２倍以上の厚さを有する。また裏面金属層８２ｂの厚さと表面金属層８２ｃの厚さは互いに等しい。すなわち裏面金属層８２ｂの体積と表面金属層８２ｃの体積とは互いに等しい。また裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さはそれぞれ、セラミック基板８１の裏面金属層８１ｂの厚さ及び表面金属層８１ｃの厚さよりも厚い。一例では、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さはそれぞれ、セラミック基板８１の裏面金属層８１ｂの厚さ及び表面金属層８１ｃの厚さの２倍程度である。本実施形態では、本体部８２ａの厚さが２．０ｍｍであり、裏面金属層８２ｂの厚さが０．８ｍｍであり、表面金属層８２ｃの厚さが０．８ｍｍである。
第１基板８２Ａの本体部８２ａは、異方性となる熱伝導性を有する。詳述すると、第１基板８２Ａの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性よりも低くなるように構成されている。言い換えれば、第１基板８２Ａの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導率が第１方向Ｘにおける本体部８２ａの熱伝導率よりも低くなるように構成されている。第１基板８２Ａの本体部８２ａは、第３方向Ｚの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性と等しくなるように構成されている。なお、第１基板８２Ａの本体部８２ａは、第１方向Ｘの熱伝導性と第３方向Ｚの熱伝導性とが互いに異なってもよい。この場合においても第１基板８２Ａの本体部８２ａの第２方向Ｙの熱伝導性が、第１方向Ｘの熱伝導性及び第３方向Ｚの熱伝導性よりも低いことが好ましい。
第２基板８２Ｂの構造は、第１基板８２Ａの構造と同じであり、本体部８２ａ、裏面金属層８２ｂ、及び表面金属層８２ｃを有する。第２基板８２Ｂの裏面金属層８２ｂは、セラミック基板８１の表面金属層８１ｃに貼り合わせられている。第２基板８２Ｂの外周縁は、セラミック基板８１の表面金属層８１ｃの外周縁よりも内側に形成されている。
第２基板８２Ｂの本体部８２ａは、異方性となる熱伝導性を有する。詳述すると、第２基板８２Ｂの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性よりも低くなるように構成されている。言い換えれば、第２基板８２Ｂの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導率が第１方向Ｘにおける本体部８２ａの熱伝導率よりも低くなるように構成されている。第２基板８２Ｂの本体部８２ａは、第３方向Ｚの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性と等しくなるように構成されている。なお、第２基板８２Ｂの本体部８２ａは、第１方向Ｘの熱伝導性と第３方向Ｚの熱伝導性とが互いに異なってもよい。この場合においても第２基板８２Ｂの本体部８２ａの第２方向Ｙの熱伝導性が、第１方向Ｘの熱伝導性及び第３方向Ｚの熱伝導性よりも低いことが好ましい。
図１９及び図２０に示すように、パワーモジュール１は、第１入力端子部材８３、第２入力端子部材８４、出力端子部材８５、上側信号基板８６、下側信号基板８７、第１上側制御端子部材８８Ａ、第２上側制御端子部材８８Ｂ、第１下側制御端子部材８９Ａ、及び第２下側制御端子部材８９Ｂを有する。第１入力端子部材８３はパワーモジュール１の第１入力端子Ｐを構成し、第２入力端子部材８４はパワーモジュール１の第２入力端子Ｎを構成し、出力端子部材８５はパワーモジュール１の出力端子Ｏを構成する。また第１上側制御端子部材８８Ａは第１上側制御端子ＧＵ１を構成し、第２上側制御端子部材８８Ｂは第２上側制御端子ＧＵ２を構成し、第１下側制御端子部材８９Ａは第１下側制御端子ＧＬ１を構成し、第２下側制御端子部材８９Ｂは第２下側制御端子ＧＬ２を構成する。第１入力端子部材８３、第２入力端子部材８４、出力端子部材８５、第１上側制御端子部材８８Ａ、第２上側制御端子部材８８Ｂ、第１下側制御端子部材８９Ａ、及び第２下側制御端子部材８９Ｂはそれぞれ、銅（Ｃｕ）からなる。
第１基板８２Ａには、第１入力端子部材８３、第２入力端子部材８４、上側信号基板８６、３個の上側スイッチング素子１１、及び２個の上側ダイオード７１が実装されている。第１基板８２Ａの表面金属層８２ｃは、上側スイッチング素子１１と第１入力端子Ｐとを繋ぐ第１配線１５（ともに図１７参照）を構成している。
第１入力端子部材８３は、第１方向Ｘにおいて第１基板８２Ａのうちの第２基板８２Ｂとは反対側の端部、かつ第２方向Ｙにおいて第１基板８２Ａのうちの各上側制御端子部材８８Ａ，８８Ｂ側の部分に位置している。
第２入力端子部材８４は、第３方向Ｚにおいて第１基板８２Ａに対して隙間を空けて対向するように設けられている。第２入力端子部材８４は、第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、第５接続部８４ｅ、連結部８４ｆ、及び端子部８４ｇを有する。第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、第５接続部８４ｅ、連結部８４ｆ、及び端子部８４ｇは、一体的に形成されている。
連結部８４ｆは、第１方向Ｘにおいて第１基板８２Ａのうちの第２基板８２Ｂ側とは反対側の端部に対して第３方向Ｚに隙間を空けて対向した状態で配置されている。連結部８４ｆは、第２方向Ｙに延びている。連結部８４ｆの一部は、第１入力端子部材８３の一部を第３方向Ｚから覆っている。各接続部８４ａ～８４ｂは、連結部８４ｆから第２基板８２Ｂ側に向けて第１方向Ｘに沿って延びている。各接続部８４ａ～８４ｂは同一形状であり、第１方向Ｘが長手方向となる長方形状に形成されている。第２方向Ｙにおいて各上側制御端子部材８８Ａ，８８Ｂ側とは反対側の端部から順に、第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、及び第５接続部８４ｅが互いに第２方向Ｙに間隔を空けて位置している。各接続部８４ａ～８４ｅは、第２方向Ｙにおいて等間隔に配置されている。各接続部８４ａ～８４ｅの第１方向Ｘの長さは互いに等しい。各接続部８４ａ～８４ｅの先端部の第１方向Ｘの位置は互いに等しい。連結部８４ｆは、第２方向Ｙに延びており、各接続部８４ａ～８４ｅの接続されている。端子部８４ｇは、第１方向Ｘにおいて連結部８４ｆから各接続部８４ａ～８４ｅとは反対側に延びている。端子部８４ｇは、第２方向Ｙにおいて第１接続部８４ａ及び第２接続部８４ｂに対応する位置に設けられている。端子部８４ｇの幅寸法（端子部８４ｇの第２方向Ｙの長さ）は、各接続部８４ａ～８４ｅの幅寸法（各接続部８４ａ～８４ｅの第２方向Ｙの長さ）よりも大きい。端子部８４ｇの幅寸法は、出力端子部材８５の幅寸法（出力端子部材８５の第２方向Ｙの長さ）及び第１入力端子部材８３の幅寸法（第１入力端子部材８３の第２方向Ｙの長さ）と等しい。
図１９及び図２４に示すとおり、各接続部８４ａ～８４ｅの先端部は、絶縁支持部８４ｘを介して第１基板８２Ａに取り付けられている。絶縁支持部８４ｘは、電気的絶縁性を有する材料により形成されている。絶縁支持部８４ｘによって第２入力端子部材８４が支持されることにより、第２入力端子部材８４が第１基板８２Ａに対して第３方向Ｚに隙間を介して対向することができる。絶縁支持部８４ｘの厚さは、第２入力端子部材８４が上側信号基板８６に対して第３方向Ｚに隙間を形成可能となるように設定されている。
３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１基板８２Ａのうちの第２基板８２Ｂ側の端部に位置している。３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１基板８２Ａにおいて熱伝導率（熱伝導性）が低い第２方向Ｙにおいて互いに隙間を空けて配置されている。詳述すると、上側スイッチング素子１１と上側ダイオード７１とが第２方向Ｙにおいて交互に配置されている。すなわち第２方向Ｙにおいて上側ダイオード７１の両側には、上側スイッチング素子１１が位置している。第１方向Ｘにおける上側スイッチング素子１１の位置と上側ダイオード７１の位置とは互いに等しい。具体的には、第１方向Ｘにおいて上側スイッチング素子１１における第２基板８２Ｂ側の端縁の位置と、上側ダイオード７１における第２基板８２Ｂ側の端縁の位置とが互いに等しい。
３個の上側スイッチング素子１１のうちの１個の上側スイッチング素子１１は、第２方向Ｙにおいて第１接続部８４ａと第２接続部８４ｂとの間に配置されている。３個の上側スイッチング素子１１のうちの別の１個の上側スイッチング素子１１は、第２方向Ｙにおいて第３接続部８４ｃと第４接続部８４ｄとの間に配置されている。３個の上側スイッチング素子１１の残りの１個の上側スイッチング素子１１は、第２方向Ｙにおいて第２入力端子部材８４とは異なる位置に配置されている。
２個の上側ダイオード７１のうちの１個の上側ダイオード７１は、第２方向Ｙにおいて第２接続部８４ｂと第３接続部８４ｃとの間に配置されている。２個の上側ダイオード７１のうちの残りの１個の上側ダイオード７１は、第４接続部８４ｄと第５接続部８４ｅとの間に配置されている。
３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１方向Ｘにおいて各接続部８４ａ～８４ｅの先端縁よりも第２基板８２Ｂとは反対側に位置している。３個の上側スイッチング素子１１は、第１方向Ｘにおいて、第１基板８２Ａのうちの第２基板８２Ｂ側の端縁と、上側信号基板８６のうちの第２基板８２Ｂ側の端縁との間における上側信号基板８６寄りに配置されている。一方、２個の上側ダイオード７１は、第１方向Ｘにおいて、第１基板８２Ａのうちの第２基板８２Ｂ側の端縁と、上側信号基板８６のうちの第２基板８２Ｂ側の端縁との間における第１基板８２Ａのうちの第２基板８２Ｂ側の端縁寄りに配置されている。
上側信号基板８６は、第１基板８２Ａにおける第１入力端子部材８３が配置される領域と３個の上側スイッチング素子１１及び２個の上側ダイオード７１が配置される領域との間の領域に位置している。上側信号基板８６は、第２方向Ｙが長手方向となる長方形状に形成されている。
図２３に示すように、上側信号基板８６は、絶縁基板８６ａ、裏面金属層８６ｂ、第１上側制御配線部８６ｃ、及び第２上側制御配線部８６ｄを有する。第１上側制御配線部８６ｃは第２配線１６の一部を構成し、第２上側制御配線部８６ｄは上側センス配線１６Ａの一部を構成している。
絶縁基板８６ａは、電気的絶縁性を有する材料により形成されている。裏面金属層８６ｂは、例えば銅（Ｃｕ）からなり、絶縁基板８６ａの裏面に接着剤等により取り付けられている。各上側制御配線部８６ｃ，８６ｄは、絶縁基板８６ａの表面に接着剤等により取り付けられている。なお、裏面金属層８６ｂ及び各上側制御配線部８６ｃ，８６ｄは、絶縁基板８６ａに形成された銅箔のパターンとして構成されてもよい。図２３に示すとおり、裏面金属層８６ｂの外周縁は、絶縁基板８６ａの外周縁よりも内側に形成されている。これにより、封止樹脂９０が絶縁基板８６ａの裏面側を覆うため、第１基板８２Ａから上側信号基板８６が剥離することを抑制することができる。
第１上側制御配線部８６ｃと第２上側制御配線部８６ｄとは、第１方向Ｘにおいて間隔を空けて並べて配置されている。各上側制御配線部８６ｃ，８６ｄは、第２方向Ｙに沿って延びている。第１方向Ｘにおいて第１上側制御配線部８６ｃは、第２上側制御配線部８６ｄよりも３個の上側スイッチング素子１１及び２個の上側ダイオード７１側に配置されている。第２方向Ｙにおいて第１上側制御配線部８６ｃの一方側の端部には、第１上側制御端子部材８８Ａが取り付けられ、第２上側制御配線部８６ｄの一方側の端部には、第２上側制御端子部材８８Ｂが取り付けられている。各上側制御端子部材８８Ａ，８８Ｂは、封止樹脂９０から第２方向Ｙに突出している。
第２基板８２Ｂには、出力端子部材８５、下側信号基板８７、３個の下側スイッチング素子１２、及び２個の下側ダイオード７２が実装されている。第２基板８２Ｂの表面金属層８２ｃは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８の一部を構成している。
出力端子部材８５は、第２基板８２Ｂの表面金属層８２ｃに取り付けられている。出力端子部材８５は、第１方向Ｘにおいて第２基板８２Ｂのうちの第１基板８２Ａ側とは反対側の端部、かつ第２方向Ｙにおいて第２基板８２Ｂの中央部に位置している。出力端子部材８５は、第１方向Ｘに延び、封止樹脂９０から外部に突出している（図１７参照）。
３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第２基板８２Ｂのうちの第１基板８２Ａ側の端部に位置している。３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第２基板８２Ｂにおいて熱伝導率（熱伝導性）が低い第２方向Ｙにおいて互いに隙間を空けて配置されている。詳述すると、下側スイッチング素子１２と下側ダイオード７２とが第２方向Ｙにおいて交互に配置されている。すなわち第２方向Ｙにおいて下側ダイオード７２の両側には、下側スイッチング素子１２が位置している。第１方向Ｘにおける下側スイッチング素子１２の位置と下側ダイオード７２の位置とは互いに等しい。具体的には、第１方向Ｘにおいて下側スイッチング素子１２における第１基板８２Ａ側の端縁の位置と、下側ダイオード７２における第１基板８２Ａ側の端縁の位置とが互いに等しい。
３個の下側スイッチング素子１２は、第１方向Ｘにおいて、第２基板８２Ｂのうちの第１基板８２Ａ側の端縁と、下側信号基板８７のうちの第１基板８２Ａ側の端縁との間における下側信号基板８７寄りに配置されている。一方、２個の下側ダイオード７２は、第１方向Ｘにおいて、第２基板８２Ｂのうちの第１基板８２Ａ側の端縁と、下側信号基板８７のうちの第１基板８２Ａ側の端縁との間における第２基板８２Ｂのうちの第１基板８２Ａ側の端縁寄りに配置されている。
下側信号基板８７は、第２基板８２Ｂにおける出力端子部材８５が配置される領域と３個の下側スイッチング素子１２及び２個の下側ダイオード７２が配置される領域との間の領域に位置している。下側信号基板８７は、第２方向Ｙが長手方向となる長方形状に形成されている。
次に、各スイッチング素子１１，１２及び各ダイオード７１，７２の電気的な接続構成について説明する。
３個の上側スイッチング素子１１はそれぞれ、ゲート電極４２（図５（ａ）参照）が上側信号基板８６側となるように配置されている。ゲート電極４２は、１本の上側制御用ワイヤ４５により第１上側制御配線部８６ｃに電気的に接続されている。ソース電極４１（図５（ａ）参照）は、１本の上側制御用ワイヤ４５により第２上側制御配線部８６ｄに電気的に接続されている。またソース電極４１は、４本の上側電力用ワイヤ４４により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。３個の上側スイッチング素子１１のドレイン電極４８（図６参照）はそれぞれ、半田等により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。
２個の上側ダイオード７１のカソードはそれぞれ、半田等により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。２個の上側ダイオード７１のアノードはそれぞれ、上側ダイオード用接続部材の一例として４本の上側ダイオード用ワイヤ９１により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。本実施形態の上側ダイオード用ワイヤ９１の線径は、上側電力用ワイヤ４４の線径と等しい。４本の上側ダイオード用ワイヤ９１は、そのインダクタンスが４本の上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、４本の上側ダイオード用ワイヤ９１の長さはそれぞれ、４本の上側電力用ワイヤ４４の長さよりも短い。なお、上側ダイオード用ワイヤ９１のインダクタンスが上側電力用ワイヤ４４のインダクタンスよりも小さくなる構成の一例として、上側ダイオード用ワイヤ９１の線径が上側電力用ワイヤ４４の線径よりも大きくなるように構成されてもよい。
３個の下側スイッチング素子１２はそれぞれ、ゲート電極４２が下側信号基板８７側となるように配置されている。ゲート電極４２は、１本の下側制御用ワイヤ４７により第１下側制御配線部８７ｃに電気的に接続されている。ソース電極４１は、１本の下側制御用ワイヤ４７により第２下側制御配線部８７ｄに電気的に接続されている。またソース電極４１は、４本の下側電力用ワイヤ４６により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。３個の下側スイッチング素子１２のドレイン電極４８はそれぞれ、半田等により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。
２個の下側ダイオード７２のカソードはそれぞれ、半田等により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。２個の下側ダイオード７２のアノードはそれぞれ、下側ダイオード用接続部材の一例として４本の下側ダイオード用ワイヤ９２により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。下側ダイオード用ワイヤ９２の線径は、下側電力用ワイヤ４６の線径と等しい。また下側ダイオード用ワイヤ９２の線径は、上側ダイオード用ワイヤ９１の線径と等しい。４本の下側ダイオード用ワイヤ９２は、そのインダクタンスが４本の下側電力用ワイヤ４６のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、４本の下側ダイオード用ワイヤ９２の長さはそれぞれ、４本の下側電力用ワイヤ４６の長さよりも短い。なお、下側ダイオード用ワイヤ９２のインダクタンスが下側電力用ワイヤ４６のインダクタンスよりも小さくなる構成の一例として、下側ダイオード用ワイヤ９２の線径が下側電力用ワイヤ４６の線径よりも大きくなるように構成されてもよい。
（上側ダイオード及び下側ダイオードの構成）
図２５及び図２６を参照して、上側ダイオード７１及び下側ダイオード７２の構成について説明する。なお、上側ダイオード７１及び下側ダイオード７２は同じ構成であるため、以下の説明では、上側ダイオード７１の構成を説明し、下側ダイオード７２の構成の説明を省略する。また、上側ダイオード７１及び下側ダイオード７２の構成は、図２５及び図２６に示す構成に限れず、種々の変更が可能である。
図２５は、上側ダイオード７１の構成の一例を示している。上側ダイオード７１は、ワイドギャップ半導体からなる。上側ダイオード７１は、４Ｈ－ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が用いられている。なお、上側ダイオード７１に用いられるワイドバンドギャップ半導体は、シリコンカーバイド（ＳｉＣ）に限られず、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等であってもよい。窒化ガリウム（ＧａＮ）は、その絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。酸化ガリウム（Ｇａ２Ｏ３）は、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
図２６に示すように、上側ダイオード７１は、ｎ＋型のＳｉＣ基板１００と、ｎ＋型のＳｉＣ基板１００の表面１００Ａに積層されたエピタキシャル層１０１とを有する。
ＳｉＣ基板１００の裏面１００Ｂには、その全域を覆うようにカソード電極１０２が配置されている。カソード電極１０２は、ＳｉＣ基板１００との間にオーミック接合を形成している。カソード電極１０２は、例えばＳｉＣ基板５０側から順にチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
ＳｉＣ基板１００は、例えば（０００１）面（Ｓｉ面）を主面とする基板である。したがって、ＳｉＣ基板１００の表面１００Ａ（主面）にエピタキシャル成長によって積層されるエピタキシャル層１０１は、（０００１）面を主面として積層される。この場合、ＳｉＣ基板１００の裏面１００Ｂは、（０００－１）面（Ｃ面）である。なお、ＳｉＣ基板１００は、その表面１００Ａが（０００－１）面で、裏面１００Ｂが（０００１）面であってもよい。また、ＳｉＣ基板１００は、０～１０度のオフ角を有することが好ましい。
エピタキシャル層１０１には、活性領域１０３と、活性領域１０３を取り囲む外周領域１０４とが設定されている。
活性領域１０３においてエピタキシャル層１０１は、トレンチ１０５が形成された表面１０１Ａを有する。トレンチ１０５は、互いに間隔を空けて複数個形成されている。これにより、トレンチ１０５は、活性領域１０３に複数の単位セル１０６を区画している。本実施形態では、図２５に示すように、ストライプパターンのトレンチ１０５が、活性領域１０３に複数の直線状の単位セル１０６を区画している。したがって、エピタキシャル層１０１の表面部には、複数の単位セル１０６の表面１０６Ａ並びにそれらの間のトレンチ１０５の底面１０５Ａ及び側面１０５Ｂが断面視で葛折状に連続した表面（エピタキシャル層１０１の表面１０１Ａ）が形成されている。なお、トレンチ１０５のパターンは、ストライプパターンに限られず、例えば格子パターンであってもよい。この場合、格子パターンのトレンチ１０５の各窓部分にメサ状の単位セル１０６が複数区画され、全体として単位セル１０６が行列状（マトリクス状）に配列される。
エピタキシャル層１０１は、ＳｉＣ基板１００側から順に成長させられたｎ型のバッファ層１０７と、ｎ－型のドリフト層１０８と、ｐ型層１０９とを有する。
ｐ型層１０９は、活性領域１０３の全域に亘って連続した領域である（図２５においてクロスハッチングが付された領域（後述するｐ型のＪＴＥ構造１１４の領域を除く））。ｐ型層１０９は、ドリフト層１０８との界面１１０がエピタキシャル層１０１の表面１０１Ａに沿うように、かつこの界面１１０の反対側の部分が表面１０１Ａから露出するように、エピタキシャル層１０１の表面１０１Ａに沿って形成されている。これにより、単位セル１０６では、トレンチ１０５の底面１０５Ａに対して上方位置及び下方位置のそれぞれに、ｐ型層１０９とドリフト層１０８との界面１１０が設定されている。具体的には、界面１１０は、単位セル１０６の表面１０６Ａの直下に位置する相対的に上側に形成された第１界面１１０Ａと、トレンチ１０５の底面１０５Ａの直下に位置する相対的に下側に形成された第２界面１１０Ｂとを有する。したがって、ドリフト層１０８は、エピタキシャル層１０１において互いに隣り合うトレンチ１０５によって挟まれた部分に選択的に入り込んでいる。
また、ｐ型層１０９は、エピタキシャル層１０１の表面１０１Ａから露出する高濃度領域であるｐ＋型領域１１１と、ｐ＋型領域１１１よりも深い部分に形成され、ｐ＋型領域１１１に比べて低濃度領域であるｐ型領域１１２とを有する。本実施形態では、ｐ＋型領域１１１及びｐ型領域１１２は、その界面がエピタキシャル層１０１の表面１０１Ａに層ように形成されており、ｐ型層１０９は、ｐ＋型領域１１１及びｐ型領域１１２の積層構造を有する。なお、ｐ＋型領域１１１は、活性領域１０３の全域に亘って形成されている必要は無く、活性領域１０３の一部に選択的に形成されてもよい。例えば、単位セル１０６の表面１０６Ａ、トレンチ１０５の底面１０５Ａ、及びトレンチ１０５の側面１０５Ｂの少なくとも一つに選択的に形成されてもよい。
また、ｐ型層１０９は、トレンチ１０５の底面１０５Ａと側面１０５Ｂとの間において互いに異なる厚さを有する。詳述すると、ｐ型層１０９における底面１０５Ａ上の部分が側面１０５Ｂ上の部分に比べて厚い。これにより、トレンチ１０５の底面１０５Ａと側面１０５Ｂとの間でｐ型層１０９の厚さに差が設けられている。
外周領域１０４においてエピタキシャル層１０１には、ドリフト層１０８が露出する深さまでエピタキシャル層１０１がエッチングされることによって除去領域１１３が形成されている。本実施形態では、除去領域１１３は、ストライプパターンのトレンチ１０５の長手方向の両端部を横切るように、活性領域１０３を取り囲む環状に形成されている。これにより、除去領域１１３は、ストライプパターンのトレンチ１０５に連なっている。つまり、除去領域１１３は、ストライプパターンの延長部で構成されている。また除去領域１１３の外周縁は、図２５に示すように、エピタキシャル層１０１の端面１０１Ｂに一致してもよいし、エピタキシャル層１０１の端面１０１Ｂから内側に設定されてもよい（図示略）。除去領域１１３の深さは、トレンチ１０５の深さと同じであってもよい。
除去領域１１３の形成によって、ドリフト層１０８は、活性領域１０３の周囲からＳｉＣ基板１００の表面１００Ａに沿う横方向にエピタキシャル層１０１の端面１０１Ｂまで引き出された引き出し部１０８Ａを有する。引き出し部１０８Ａは、単位セル１０６の表面１０６Ａに対して一段低くなった低段部となっている。
また、外周領域１０４においてドリフト層１０８には、ｐ型のＪＴＥ（Junction Termination Extension）構造１１４が形成されている。本実施形態では、ＪＴＥ構造１１４は、活性領域１０３を取り囲む環状に形成されている。詳述すると、単位セル１０６及び引き出し部１０８Ａを跨るように、ｐ型層１０９と一体的に形成されている。ＪＴＥ構造１１４は、エピタキシャル層１０１の端面１０１Ｂに向かって外側に広がる複数のリングによって構成されてもよい。この場合、複数のリング間において、互いに不純物濃度が等しくてもよいし、外側に向かって不純物濃度が減少してもよい。
本実施形態では、ＪＴＥ構造１１４は、不純物濃度の違いによって周方向に沿って分割されている。すなわちＪＴＥ構造１１４は、相対的に高濃度となる第１部分１１５（図２５においてクロスハッチングが付された領域（ｐ型層１０９の領域を除く））と、第１部分１１５に比べて低濃度となる第２部分１１６（図２５においてドットが付された領域）とを有する。
第１部分１１５は、第２部分１１６に対して活性領域１０３に近い側に配置されている。第１部分１１５において、ＪＴＥ構造１１４は、第１部分１１５の他の部分に比べて高濃度となるｐ＋型領域１１７を有する。ｐ＋型領域１１７は、ＪＴＥ構造１１４とドリフト層１０８との境界から間隔を空けた内側において、この境界に沿ってｐ＋型領域１１１と一体的に形成されている。
第２部分１１６は、複数のリングによって構成されている。第２部分１１６の最内周のリングは、図２５及び図２６に示すように第１部分１１５に接している。なお、第２部分１１６の最内周のリングは、第１部分１１５と接していなくてもよい。
エピタキシャル層１０１上には、フィールド絶縁膜１１８が形成されている。フィールド絶縁膜１１８の材料としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。フィールド絶縁膜１１８は、例えば、プラズマＣＶＤ（chemical vapor deposition）によって形成することができる。
フィールド絶縁膜１１８には、活性領域１０３の全域及び外周領域１０４の一部を選択的に露出させるコンタクトホール１１９が形成されている。本実施形態では、コンタクトホール１１９の外周縁１１９Ａは、第１部分１１５と第２部分１１６との境界に対して活性領域１０３に近い側に設定されている。これにより、フィールド絶縁膜１１８は、第２部分１１６の全体及び第１部分１１５の一部（例えば、周端部）を覆っている。またコンタクトホール１１９は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
フィールド絶縁膜１１８上には、アノード電極１２０が形成されている。アノード電極１２０は、コンタクトホール１１９から露出する活性領域１０３の全域を覆うように形成されており、トレンチ１０５に埋め込まされた埋め込み部１２１と、埋め込み部１２１を覆うようにエピタキシャル層１０１の最表面に沿って形成された平面部１２２とを有する。
埋め込み部１２１は、トレンチ１０５の底面１０５Ａ及び側面１０５Ｂにおいてｐ型層１０９に接しており、ｐ型層１０９との間にオーミック接合を形成している。埋め込み部１２１の材料としては、例えば、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）、又はそれらの合金等を用いることができる。これらのうち、好ましくは、ｐ型のポリシリコンを用いることができる。これらの材料は、良好な埋め込み性を有するため、埋め込み部１２１のステップカバレッジを向上することができる。このため、トレンチ１０５のアスペクト比が高い場合でも、アノード電極１２０の埋め込み時におけるボイドの発生を抑制することができる。
平面部１２２は、単位セル１０６の表面１０６Ａにおいてｐ型層１０９に接しており、ｐ型層１０９との間にオーミック接合を形成している。平面部１２２の材料としては、例えばＴｉ／Ｎｉ等の積層構造を用いることができる。また平面部１２２は、コンタクトホール１１９の外方へフランジ状に張り出している。本実施形態では、アノード電極１２０の平面部１２２の外周縁１２２Ａは、ＪＴＥ構造１１４の第１部分１１５と第２部分１１６との境界に対して活性領域１０３から遠い側に位置している。つまり、アノード電極１２０の平面部１２２は、この境界よりも第２部分１１６側にはみ出すオーバーラップ部１２２Ｂを有する。
上側スイッチング素子１１の最表面には、表面保護膜１２３が形成されている。表面保護膜１２３の材料としては、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ポリイミド等を用いることができる。また表面保護膜１２３は、例えばプラズマＣＶＤによって形成することができる。表面保護膜１２３の膜厚の一例は、８０００Å程度である。表面保護膜１２３には、アノード電極１２０の一部をパッドとして選択的に露出させるパッド開口１２３Ａが形成されている。上側ダイオード用ワイヤ９１（図２０参照）は、パッド開口１２３Ａを介してアノード電極１２０に接合される。
このような上側ダイオード７１の構成によれば、エピタキシャル層１０１にトレンチ１０５が形成されており、トレンチ１０５が形成されたエピタキシャル層１０１の表面１０１Ａに沿うようにｐ型層１０９が形成され、ｐ型層１０９とドリフト層１０８とのｐｎ接合部を含むｐｎダイオードが形成されている。トレンチ１０５の側面１０５Ｂにもｐ型層１０９が形成されるため、ｐ型層１０９の表面積は、エピタキシャル層１０１の主面に垂直な平面視（図２４）における見かけ上の表面積よりも大きくなる。それに応じて、ｐ型層１０９に対するアノード電極１２０の接触面積が増加するため、ｐ型層１０９とアノード電極１２０との接触抵抗を低減することができる。このため、イオン注入によってｐ型層１０９を形成した上側ダイオード７１でも低抵抗化を図ることができる。これにより、エピタキシャル成長によってｐ型層１０９を形成する場合に比べて簡単に製造でき、オン抵抗が低いｐｎダイオードを備える上側ダイオード７１を提供することができる。
また、ｐ型層１０９におけるアノード電極１２０との接触部分が高濃度なｐ＋型領域１１１であるため、ｐ＋型領域１１１においてアノード電極１２０との間に良好なオーミック接合を形成することができる。一方、ｐ＋型領域１１１を覆うように低濃度となるｐ型領域１１２が形成されているため、トレンチ１０５の底部への電界集中を良好に緩和することができる。これにより、順方向電圧及び逆方向リーク電流を低減することができる。
また、上側ダイオード７１では、外周領域１０４にＪＴＥ構造１１４が形成されていることにより、ＪＴＥ構造１１４とドリフト層１０８との界面のｐｎ接合部から発生する空乏層によってトレンチ１０５の底部（特に、最も外側に配置されたトレンチ１０５）における電界集中を緩和することができる。これにより、トレンチ１０５の底部における逆方向リーク電流の発生を低減することができる。
（作用）
次に、本実施形態の作用について、比較例のパワーモジュールとの比較に基づいて説明する。比較例のパワーモジュールは、本実施形態のパワーモジュール１から上側ダイオード７１及び下側ダイオード７２を省略した構成である。
比較例のパワーモジュールでは、例えば下側スイッチング素子１２がオン状態からオフ状態に変更するとき、図２７に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｕが増加する一方、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低下する。このドレイン・ソース間電圧Ｖｄｓｕは、負側まで落ち込み、上側スイッチング素子１１のボディダイオードの順方向しきい値電圧に達したときに低下が止まる。このようにドレイン・ソース間電圧Ｖｄｓｌが変動することに伴い上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕも変動する。このため、このゲート・ソース間電圧Ｖｇｓｕに発生するサージ電圧が増加してしまう。なお、例えば上側スイッチング素子１１がオン状態からオフ状態に変更するときも同様に、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが下側スイッチング素子１２のボディダイオードの順方向しきい値電圧まで落ち込むため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌに発生するサージ電圧が増加する。
このような比較例のパワーモジュールに対して、本実施形態のパワーモジュール１は、上側スイッチング素子１１のボディダイオード１１ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する上側ダイオード７１と、下側スイッチング素子１２のボディダイオード１２ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する下側ダイオード７２とを有する。このため、例えば下側スイッチング素子１２がオン状態からオフ状態に変更するとき、図２８に示すように、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低下して負側に落ち込んだとしても、上側ダイオード７１の順方向しきい値電圧に達すると、ドレイン・ソース間電圧Ｖｄｓｕの低下が止まる。このため、比較例のパワーモジュールに比べて、ゲート・ソース間電圧Ｖｇｓｌが変動する期間が短くなるため、ゲート・ソース間電圧Ｖｇｓｌに発生するサージ電圧が低減される。
（シミュレーション結果）
比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフ状態に維持し、下側スイッチング素子１２を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図２９に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図２９は本実施形態のパワーモジュール１の模式的な回路構成を示す。
図２９の回路構成では、上側スイッチング素子１１のドレインに上側ダイオード７１のカソードが電気的に接続され、上側スイッチング素子１１のソースに上側ダイオード７１のアノードが電気的に接続されている。下側スイッチング素子１２のドレインに下側ダイオード７２のカソードが電気的に接続され、下側スイッチング素子１２のソースに下側ダイオード７２のアノードが電気的に接続されている。また、上側スイッチング素子１１のソースとゲートとが短絡され、下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。下側スイッチング素子１２のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図２９の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
図３０に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
これに対して、本実施形態のパワーモジュール１では、上側ダイオード７１により、基準条件よりも負側のサージ電圧の絶対値が小さくなる。一方、本実施形態のパワーモジュール１では、基準条件と比較して、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
本実施形態によれば、以下の効果が得られる。
（２－１）パワーモジュール１は、上側スイッチング素子１１のボディダイオード１１ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する上側ダイオード７１と、下側スイッチング素子１２のボディダイオード１２ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する下側ダイオード７２とを有する。この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変化するとき、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが負側に低下しても上側ダイオード７１の順方向しきい値電圧で上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの低下が止まる。また例えば上側スイッチング素子１１がオン状態からオフ状態に変化するとき、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが負側に低下しても下側ダイオード７２の順方向しきい値電圧で下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの低下が止まる。このように、ドレイン・ソース間電圧Ｖｄｓの変動期間が短くなるため、ゲート・ソース間電圧Ｖｇｓの変動期間が短くなる。したがって、ゲート・ソース間電圧Ｖｇｓの変動を低減することができる。
さらに、上側ダイオード７１の許容可能なＤＣ定格電流が上側スイッチング素子１１の許容可能なＤＣ定格電流未満であり、下側ダイオード７２の許容可能なＤＣ定格電流が下側スイッチング素子１２の許容可能なＤＣ定格電流未満である。このため、上側ダイオード７１のチップ面積及び下側ダイオード７２のチップ面積をそれぞれ小さくすることができる。したがって、パワーモジュール１の小型化を図ることができる。
（２－２）上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少ない。この構成によれば、上側ダイオード７１の個数が上側スイッチング素子１１の個数以上の場合、及び下側ダイオード７２の個数が下側スイッチング素子１２の個数以上の場合と比較して、パワーモジュール１の素子数を減らすことができ、パワーモジュール１の小型化を図ることができる。
（２－３）パワーモジュール１の基板８０は、グラファイト基板８２を有する。グラファイト基板８２は、複数の上側スイッチング素子１１及び複数の上側ダイオード７１が第２方向Ｙに間隔を空けて配置された第１基板８２Ａと、複数の下側スイッチング素子１２及び複数の下側ダイオード７２が第２方向Ｙに間隔を空けて配置された第２基板８２Ｂとを有する。第１基板８２Ａは、第２方向Ｙにおける第１基板８２Ａの熱伝導性が第１方向Ｘにおける第１基板８２Ａの熱伝導性よりも低くなるように構成されている。第２基板８２Ｂは、第２方向Ｙにおける第２基板８２Ｂの熱伝導性が第１方向Ｘにおける第２基板８２Ｂの熱伝導性よりも低くなるように構成されている。この構成によれば、複数の上側スイッチング素子１１の熱が複数の上側ダイオード７１に伝わり難くなり、複数の下側スイッチング素子１２の熱が複数の下側ダイオード７２に伝わり難くなる。このため、上側ダイオード７１及び下側ダイオード７２の温度変化にともなう順方向しきい値の変化を抑制することができる。
（２－４）第１基板８２Ａの裏面に裏面金属層８２ｂが設けられ、第１基板８２Ａの表面に表面金属層８２ｃが設けられている。裏面金属層８２ｂ及び表面金属層８２ｃは、同一の材料により形成されている。この構成によれば、第１基板８２Ａの表面の熱伝導率と、第１基板８２Ａの裏面の熱伝導率とが同じになる。これにより、第１基板８２Ａが加熱されたときに第１基板８２Ａの表面の伸び量と第１基板８２Ａの裏面の伸び量とが概ね同一となる。したがって、第１基板８２Ａの表面の熱伝導率と第１基板８２Ａの裏面の熱伝導率との違いに起因して第１基板８２Ａが反ることを抑制することができる。また、第２基板８２Ｂの裏面に裏面金属層８２ｂが設けられ、第２基板８２Ｂの表面に表面金属層８２ｃが設けられている。この構成によれば、第１基板８２Ａと同様に、第２基板８２Ｂの表面の熱伝導率と裏面の熱伝導率との違いに起因する第２基板８２Ｂの反りを抑制することができる。
（２－５）上側ダイオード７１は、上側スイッチング素子１１とは別チップとして設けられ、かつ上側スイッチング素子１１とは間隔を空けて配置されている。下側ダイオード７２は、下側スイッチング素子１２とは別チップとして設けられ、かつ下側スイッチング素子１２とは間隔を空けて配置されている。この構成によれば、上側ダイオード７１が上側スイッチング素子１１による熱影響を受けることを抑制することができ、下側ダイオード７２が下側スイッチング素子１２による熱影響を受けることを抑制することができる。
（２－６）上側ダイオード用ワイヤ９１のインダクタンスが上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されている。下側ダイオード用ワイヤ９２のインダクタンスが下側電力用ワイヤ４６のインダクタンスよりも小さくなるように構成されている。このような構成によれば、上側電力用ワイヤ４４よりもインダクタンスが低い上側ダイオード用ワイヤ９１に電流が流れ易くなるため、上側スイッチング素子１１のボディダイオード１１ａよりも上側ダイオード７１に電流が流れ易くなる。下側電力用ワイヤ４６よりもインダクタンスが低い下側ダイオード用ワイヤ９２に電流が流れ易くなるため、下側スイッチング素子１２のボディダイオード１２ａよりも下側ダイオード７２に電流が流れ易くなる。
（２－７）複数の上側スイッチング素子１１及び複数の上側ダイオード７１は、第２入力端子部材８４の各接続部８４ａ～８４ｅと第２方向Ｙにおいて隣り合うように配置されている。すなわち上側スイッチング素子１１の上側電力用ワイヤ４４と下側スイッチング素子１２の下側電力用ワイヤ４６とが第２方向Ｙにおいて隣り合う。上側ダイオード７１の上側ダイオード用ワイヤ９１と下側ダイオード７２の下側ダイオード用ワイヤ９２とが第２方向Ｙにおいて隣り合う。この構成によれば、上側スイッチング素子１１及び下側スイッチング素子１２が相補的にオンオフする場合に上側電力用ワイヤ４４に流れる電流の向きと下側電力用ワイヤ４６に流れる電流の向きとが逆方向になる。これにより、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とが打ち消し合うため、上側電力用ワイヤ４４及び下側電力用ワイヤ４６のノイズを低減することができる。また上側スイッチング素子１１及び下側スイッチング素子１２が相補的にオンオフする場合に上側ダイオード用ワイヤ９１に流れる電流の向きと下側ダイオード用ワイヤ９２に流れる電流の向きとが逆方向になる。これにより、上側ダイオード用ワイヤ９１に発生する磁界と下側ダイオード用ワイヤ９２に発生する磁界とが打ち消し合うため、上側ダイオード用ワイヤ９１及び下側ダイオード用ワイヤ９２のノイズを低減することができる。
特に、上側電力用ワイヤ４４と下側電力用ワイヤ４６とが互いに平行となるため、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とを効果的に打ち消し合うことができる。また上側ダイオード用ワイヤ９１と下側ダイオード用ワイヤ９２とが互いに平行となるため、上側ダイオード用ワイヤ９１に発生する磁界と下側ダイオード用ワイヤ９２に発生する磁界とを効果的に打ち消し合うことができる。
（２－８）セラミック基板８１の本体部８１ａの裏面に裏面金属層８１ｂが設けられ、本体部８１ａの表面に表面金属層８１ｃが設けられている。裏面金属層８１ｂ及び表面金属層８１ｃは、同一の材料により形成されている。この構成によれば、セラミック基板８１の本体部８１ａの表面の熱伝導率と、本体部８１ａの裏面の熱伝導率とが同じになる。これにより、セラミック基板８１が加熱されたときにセラミック基板８１の表面の伸び量とセラミック基板８１の裏面の伸び量とが概ね同一となる。したがって、セラミック基板８１の表面の熱伝導率とセラミック基板８１の裏面の熱伝導率との違いに起因してセラミック基板８１が反ることを抑制することができる。
（第３実施形態）
図３１～図３５を参照して、第３実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第２実施形態のパワーモジュール１と比較して、上側スイッチング素子及び上側ダイオードが同一チップに形成された点、及び下側スイッチング素子及び下側ダイオードが同一チップに形成された点が異なる。
パワーモジュール１は、上側スイッチング素子及び上側ダイオードが同一チップに形成された上側ＭＩＳトランジスタ１３０、及び下側スイッチング素子及び下側ダイオードが同一チップに形成された下側ＭＩＳトランジスタ１３１を有する。各ＭＩＳトランジスタ１３０，１３１は、シリコンカーバイド（ＳｉＣ）が採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double Implanted Metal Insulator Semiconductor Field Effect Transistor）である。上側ＭＩＳトランジスタ１３０と下側ＭＩＳトランジスタ１３１は、同一構造である。このため、以降の説明では、上側ＭＩＳトランジスタ１３０の構造について説明し、下側ＭＩＳトランジスタ１３１の構造の説明を省略する。なお、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１の構成は、図３１及び図３２に示す構成に限られず、種々の変更が可能である。
上側ＭＩＳトランジスタ１３０は、例えば図３１（ａ）に示すような平面視で正方形のチップ状である。上側ＭＩＳトランジスタ１３０は、図３１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
上側ＭＩＳトランジスタ１３０の表面には、ソースパッド１３２が形成されている。ソースパッド１３２は、上側ＭＩＳトランジスタ１３０の表面のほぼ全域を覆うように形成されている。このソースパッド１３２の一辺の中央付近には、除去領域１３３が形成されている。除去領域１３３は、ソースパッド１３２が形成されていない領域である。
除去領域１３３には、ゲートパッド１３４が配置されている。ゲートパッド１３４とソースパッド１３２との間には、間隔が設けられている。ゲートパッド１３４とソースパッド１３２とは互いに電気的に絶縁されている。
図３２に示すように、上側ＭＩＳトランジスタ１３０は、ｎ＋型のＳｉＣ基板１４０を有する。ＳｉＣ基板１４０は、上側ＭＩＳトランジスタ１３０のドレインとして機能し、その表面１４０Ａ（上面）がＳｉ面であり、その裏面１４０Ｂ（下面）がＣ面である。
ＳｉＣ基板１４０の表面１４０Ａには、ＳｉＣ基板１４０よりも低濃度のｎ－型のエピタキシャル層１４１が積層されている。半導体層としてのエピタキシャル層１４１は、ＳｉＣ基板１４０上に、所謂エピタキシャル成長によって形成されている。Ｓｉ面である表面１４０Ａ上に形成されるエピタキシャル層１４１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層１４１の表面１４１Ａは、ＳｉＣ基板１４０の表面１４０Ａと同様に、Ｓｉ面である。
図３１（ａ）に示すように、上側ＭＩＳトランジスタ１３０には、平面視でエピタキシャル層１４１の中央部に配置され、上側ＭＩＳトランジスタ１３０として機能する活性領域１４２と、この活性領域１４２を取り囲む外周領域１４３とが形成されている。
活性領域１４２において、エピタキシャル層１４１にはゲートトレンチ１４４が格子状に形成されている（図３１（ｂ）参照）。これらゲートトレンチ１４４によりエピタキシャル層１４１はそれぞれ、四角状（正方形状）の複数のセル１４５に区画されている。
複数のセル１４５は、ショットキーセル１４６と、ショットキーセル１４６よりも相対的に平面面積の小さいｐｎダイオードセル１４７とを含む。例えば、ショットキーセル１４６は、ｐｎダイオードセル１４７の４つ分に相当する面積を有しており、ショットキーセル１４６の一辺の長さはｐｎダイオードセル１４７の一辺の長さの２倍に相当する。
そして、１つのショットキーセル１４６と、そのショットキーセル１４６を取り囲む複数のｐｎダイオードセル１４７（本実施形態では、１２個のｐｎダイオードセル１４７）とにより１つのセル群が構成されている。そしてこのようなセル群がさらに行列状に配置されている。ここで、互いに隣り合うセル群のｐｎダイオードセル１４７が共有されている。つまり、所定のセル群のショットキーセル１４６を取り囲むｐｎダイオードセル１４７は、所定のセル群の隣のセル群のショットキーセル１４６を取り囲むｐｎダイオードセル１４７としても用いられている。
図３２に示すように、ショットキーセル１４６及びｐｎダイオードセル１４７に共通する要素として、エピタキシャル層１４１には、その表面１４１Ａから裏面１４１Ｂ側に向かって順に、ｎ＋型のソース領域１４８、ｐ型のボディ領域１４９、及びドリフト領域１５０を有する。
ドリフト領域１５０は、エピタキシャル成長後のままの状態が維持されたｎ－型の領域であり、全てのセル１４５の底部で一体的に繋がっており、それらの間で共有されている。つまり、ゲートトレンチ１４４は、ソース領域１４８及びボディ領域１４９を側面１４４Ａに露出させ、その最深部がドリフト領域１５０の途中部に位置するように各セル１４５を区画している。ゲートトレンチ１４４は、隣り合うセル１４５の各間を、各セル１４５の４つの側面に沿って行方向及び列方向のそれぞれに直線状に延びる線状部１５１と、行方向に延びる線状部１５１と列方向に延びる線状部１５１とが交差する交差部１５２とを含む。
ゲートトレンチ１４４の内面には、酸化膜ＳｉＯ２、もしくはＨｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなるゲート絶縁膜１５３が、その全域を覆うように形成されている。ゲート絶縁膜１５３は、ゲートトレンチ１４４の底面１４４Ｂ上の部分が、ゲートトレンチ１４４の側面１４４Ａ上の部分よりも厚くなっている。そして、ゲートトレンチ１４４におけるゲート絶縁膜１５３の内側がポリシリコンで埋め尽くされることにより、ゲートトレンチ１４４内にゲート電極１５４が埋設されている。
このように、各ショットキーセル１４６及びｐｎダイオードセル１４７には、ソース領域１４８とドリフト領域１５０とが、エピタキシャル層１４１の表面１４１Ａに垂直な縦方向にボディ領域１４９を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
ショットキーセル１４６の中央部には、エピタキシャル層１４１の表面１４１Ａからソース領域１４８及びボディ領域１４９を貫通してドリフト領域１５０に達する、平面視で正方形状の第１ソーストレンチ１５５が形成されている。第１ソーストレンチ１５５の深さは、ゲートトレンチ１４４の深さと同じである。
第１ソーストレンチ１５５には、ｐ型の第１耐圧保持領域１５６が形成されている。第１耐圧保持領域１５６は、第１ソーストレンチ１５５の底面１５５Ａと側面１５５Ｂとが交わって形成され、底面１５５Ａの周囲を取り囲む環状のエッジ部１５５Ｃ及びこのエッジ部１５５Ｃから第１ソーストレンチ１５５の側面１５５Ｂに露出するボディ領域１４９に至る環状に形成されている。これにより、第１耐圧保持領域１５６に取り囲まれる第１ソーストレンチ１５５の底面１５５Ａの中央部には、ドリフト領域１５０の一部からなる平面視で正方形状のショットキー領域１５７が形成されている。
ショットキー領域１５７は、ショットキー領域１５７と第１耐圧保持領域１５６とのｐｎ接合部（ボディダイオード１５８）から発生する空乏層が繋がらない面積が形成されている。
一方、ｐｎダイオードセル１４７の中央部には、エピタキシャル層１４１の表面１４１Ａからソース領域１４８及びボディ領域１４９を貫通してドリフト領域１５０に達する第２ソーストレンチ１５９が形成されている。第２ソーストレンチ１５９の深さは、ゲートトレンチ１４４の深さと同じである。第２ソーストレンチ１５９の面積は、ショットキー領域１５７の面積よりも小さい。
第２ソーストレンチ１５９には、ｐ型の第２耐圧保持領域１６０が形成されている。第２耐圧保持領域１６０は、第２ソーストレンチ１５９の底面１５９Ａの全面に亘り形成され、かつ、第２ソーストレンチ１５９の底面１５９Ａと側面１５９Ｂとが交わって形成されて底面１５９Ａの周囲を取り囲む環状のエッジ部１５９Ｃ及びこのエッジ部１５９Ｃから第２ソーストレンチ１５９の側面１５９Ｂに露出するボディ領域１４９に至る器状に形成されている。
第２ソーストレンチ１５９には、その底面１５９Ａの中央部における第２耐圧保持領域１６０の表層部にｐ＋型の底部ボディコンタクト領域１６１が形成されている。底部ボディコンタクト領域１６１をオーミック接触させることにより、第２耐圧保持領域１６０を介してｐｎダイオードセル１４７のボディ領域１４９に対してコンタクトすることができる（電気的に接続することができる）。
そして第２ソーストレンチ１５９に第２耐圧保持領域１６０が形成されていることにより、ｐｎダイオードセル１４７は、第２耐圧保持領域１６０とドリフト領域１５０とのｐｎ接合により構成され、アノード側のコンタクトとして底部ボディコンタクト領域１６１を有し、カソード側のコンタクトとしてＳｉＣ基板１４０を有するボディダイオード１６２を内蔵している。
また、複数のセル１４５を区画するゲートトレンチ１４４の各交差部１５２には、第３耐圧保持領域１６３（中継領域）が形成されている。第３耐圧保持領域１６３は、交差部１５２におけるゲートトレンチ１４４の底面１４４Ｂの全面に亘り形成され、かつ、底面１４４Ｂから交差部１５２に臨む各セル１４５の各角部の下部に形成されたゲートトレンチ１４４のエッジ部１４４Ｃ及びエッジ部１４４Ｃ直上のボディ領域１４９に至るように形成されている。すなわち、第３耐圧保持領域１６３は、平面視でゲートトレンチ１４４の交差部１５２よりもやや大きい正方形状に形成されており、その各角が、交差部１５２に臨む各セル１４５の各角部にそれぞれ入り込んでいる。また第３耐圧保持領域１６３の不純物濃度は、ボディ領域１４９の不純物濃度及びドリフト領域１５０の不純物濃度よりも高い。
第３耐圧保持領域１６３の中継により、底部ボディコンタクト領域１６１→第２耐圧保持領域１６０→ｐｎダイオードセル１４７のボディ領域１４９→第３耐圧保持領域１６３→ショットキーセル１４６のボディ領域１４９を介して、ショットキーセル１４６の第１耐圧保持領域１５６に対してコンタクトすることができる（電気的に接続することができる）。
図３１（ａ）に示すように、外周領域１４３において、エピタキシャル層１４１の表層部には、活性領域１４２を取り囲むように、活性領域１４２から間隔を空けてｐ型のガードリング１６４が複数本（本実施形態では、４本）形成されている。これらガードリング１６４は、ｐ型のボディ領域１４９を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング１６４は、平面視において上側ＭＩＳトランジスタ１３０の外周に沿う四角環状に形成されている。
図３２に示すように、エピタキシャル層１４１上には、ゲート電極１５４を被覆するように、酸化膜ＳｉＯ２、もしくはＨｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる層間絶縁膜１６５が積層されている。層間絶縁膜１６５及びゲート絶縁膜１５３には、第１ソーストレンチ１５５及び第２ソーストレンチ１５９よりも大径のコンタクトホール１６６，１６７が形成されている。
層間絶縁膜１６５上には、ソース電極１６８が形成されている。ソース電極１６８は、各コンタクトホール１６６，１６７を介して、全ての第１ソーストレンチ１５５及び第２ソーストレンチ１５９に一括して入り込んでいる。
ソース電極１６８は、ショットキーセル１４６において、第１ソーストレンチ１５５の底側から順にショットキー領域１５７、第１耐圧保持領域１５６、及びソース領域１４８に接触している。またソース電極１６８は、ｐｎダイオードセル１４７において、第２ソーストレンチ１５９の底側から順に底部ボディコンタクト領域１６１、第２耐圧保持領域１６０、及びソース領域１４８に接触している。すなわち、ソース電極１６８は、全てのセル１４５に対して共通の配線となっている。
ソース電極１６８上には、層間絶縁膜１６５が形成されており、この層間絶縁膜１６５を介してソース電極１６８がソースパッド１３２に電気的に接続されている。一方、ゲートパッド１３４は、層間絶縁膜１６５上に引き回されたゲート配線（図示略）を介してゲート電極１５４に電気的に接続されている。
ソース電極１６８は、エピタキシャル層１４１の接触側から順に、ポリシリコン層１６９、中間層１７０、及びメタル層１７１を有する。
ポリシリコン層１６９は、不純物がドーピングされたドープドポリシリコンが用いられる。ポリシリコン層１６９の不純物としては、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等のｎ型の不純物、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型の不純物を用いることができる。
ポリシリコン層１６９は、コンタクトホール１６６，１６７内に露出するセル１４５の表面全域を覆うように形成されている。ポリシリコン層１６９は、第１ソーストレンチ１５５内でショットキー領域１５７、第１耐圧保持領域１５６、及びソース領域１４８の全て、第２ソーストレンチ１５９内で底部ボディコンタクト領域１６１、第２耐圧保持領域１６０、及びソース領域１４８の全てに接触している。
ポリシリコン層１６９は、ショットキーセル１４６においてソース領域１４８との間にショットキー接合を形成している。これにより、ポリシリコン層１６９は、ショットキー領域１５７との間に、ショットキーセル１４６及びｐｎダイオードセル１４７にそれぞれ内蔵されたボディダイオード１７２（ボディ領域１４９とドリフト領域１５０とのｐｎ接合により形成されるダイオード）の拡散電位（例えば、２．８～３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（例えば、接合障壁の高さが１～１．５ｅＶ）を形成している。これにより、ショットキーセル１４６においては、ソース電極１６８とショットキー領域１５７との間にヘテロ接合ダイオード１７２が形成されている。また、ポリシリコン層１６９は、ｐｎダイオードセル１４７において底部ボディコンタクト領域１６１及びソース領域１４８との間にオーミック接触を形成している。
中間層１７０は、ポリシリコン層１６９上に積層されたメタル層である。メタル層１７１は、ソース電極１６８の最表層をなしている。
このようなポリシリコン層１６９、中間層１７０、及びメタル層１７１の組合せとしては、ポリシリコン（ポリシリコン層１６９）、チタン（中間層１７０）、及びアルミニウム（メタル層１７１）が順に積層される積層構造（ポリシリコン／Ｔｉ／Ａｌ）である。また、これらに加えて、メタル層１７１がモリブデン層（Ｍｏ層）を有することが好ましい。モリブデンは融点が高いため、メタル層１７１にモリブデン層を含まれることにより、ソース電極１６８に大電流が流れたときに生じる熱によるメタル層１７１の溶損を抑制することができる。
ＳｉＣ基板１４０の裏面１４０Ｂには、その全域を覆うようにドレイン電極１７４が形成されている。ドレイン電極１７４は、全てのセル１４５に対して共通の電極となる。ドレイン電極１７４としては、例えばＳｉＣ基板１４０側から順に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を用いることができる。
図３３に示すように、パワーモジュール１では、複数個の上側ＭＩＳトランジスタ１３０（本実施形態では、３個の上側ＭＩＳトランジスタ１３０）が第１基板８２Ａに実装され、複数個の下側ＭＩＳトランジスタ１３１（本実施形態では、３個の下側ＭＩＳトランジスタ１３１）が第２基板８２Ｂに実装されている。
なお、本実施形態のパワーモジュール１は、第２実施形態のパワーモジュール１と比較して、上側信号基板８６の第１基板８２Ａにおける位置及び下側信号基板８７の第２基板８２Ｂにおける位置、並びに各入力端子部材８３，８４の第１基板８２Ａにおける位置及び出力端子部材８５の第１基板８２Ａにおける位置が同一である。一方、本実施形態のパワーモジュール１は、第２入力端子部材８４の形状が第２実施形態のパワーモジュール１の第２入力端子部材８４とは異なる。
本実施形態の第２入力端子部材８４は、３つの接続部である第１接続部８４ａ、第２接続部８４ｂ、及び第３接続部８４ｃを有する。すなわち本実施形態の第２入力端子部材８４は、第４接続部８４ｄ及び第５接続部８４ｅを有していない。これに伴い、本実施形態の第２入力端子部材８４の連結部８４ｆの第２方向Ｙの長さは、第２実施形態の第２入力端子部材８４の連結部８４ｆの第２方向Ｙの長さよりも短い。本実施形態では、第１接続部８４ａと第２接続部８４ｂとの第２方向Ｙの間の距離、及び第２接続部８４ｂと第３接続部８４ｃとの第２方向Ｙの間の距離はそれぞれ、上側ＭＩＳトランジスタ１３０の第２方向Ｙのチップサイズよりも大きい。
３個の上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおいて、第２方向Ｙにおいて間隔を空けて配置されている。各上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおいて上側信号基板８６よりも第２基板８２Ｂ側の部分に配置されている。言い換えれば、各上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおける第２基板８２Ｂ側の端部に配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの１個は第２入力端子部材８４の第１接続部８４ａと第２接続部８４ｂとの第２方向Ｙの間に位置している。この上側ＭＩＳトランジスタ１３０は、第２方向Ｙにおいて第２接続部８４ｂよりも第１接続部８４ａ寄りに配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの別の１個は第２入力端子部材８４の第２接続部８４ｂと第３接続部８４ｃとの第２方向Ｙの間に位置している。この上側ＭＩＳトランジスタ１３０は、第２方向Ｙにおいて第３接続部８４ｃよりも第２接続部８４ｂ寄りに配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの残りの１個は第３接続部８４ｃに対して第２接続部８４ｂとは第２方向Ｙの反対側に第３接続部８４ｃと隣り合うように位置している。
３個の下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおいて、第２方向Ｙにおいて間隔を空けて配置されている。各下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおいて下側信号基板８７よりも第１基板８２Ａ側の部分に配置されている。言い換えれば、各下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおける第１基板８２Ａ側の端部に配置されている。３個の下側ＭＩＳトランジスタ１３１のうちの１個は、第２入力端子部材８４の第１接続部８４ａに第１方向Ｘに対向するように配置されている。３個の下側ＭＩＳトランジスタ１３１のうちの別の１個は、第２入力端子部材８４の第２接続部８４ｂに第１方向Ｘに対向するように配置されている。３個の下側ＭＩＳトランジスタ１３１の残りの１個は、第２入力端子部材８４の第３接続部８４ｃに第１方向Ｘに対向するように配置されている。
３個の上側ＭＩＳトランジスタ１３０は、互いに並列に接続されている。３個の下側ＭＩＳトランジスタ１３１は、互いに並列に接続されている。これらトランジスタ１３０，１３１の電力用ワイヤ４４，４６及び制御用ワイヤ４５，４７による接続態様は、第２実施形態の上側スイッチング素子１１及び下側スイッチング素子１２の電力用ワイヤ４４，４６及び制御用ワイヤ４５，４７による接続態様と同様である。
（シミュレーション結果）
比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１（上側ＭＩＳトランジスタ１３０）をオフ状態に維持し、下側スイッチング素子１２（下側ＭＩＳトランジスタ１３１）を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図３４に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図３４は本実施形態のパワーモジュール１の模式的な回路構成を示す。
図３４の回路構成では、上側ＭＩＳトランジスタ１３０のソースとゲートとが短絡され、下側ＭＩＳトランジスタ１３１のゲートに下側ゲート駆動回路３が電気的に接続されている。下側ＭＩＳトランジスタ１３１のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側ＭＩＳトランジスタ１３０のドレインには電源ＥＳの正側端子が電気的に接続され、下側ＭＩＳトランジスタ１３１のソースには電源ＥＳの負側端子が電気的に接続されている。図３４の回路構成は、電源ＥＳの正側端子と上側ＭＩＳトランジスタ１３０のドレインとの間と、上側ＭＩＳトランジスタ１３０のソースと下側ＭＩＳトランジスタ１３１のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
図３５に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
図３５に示すように、本実施形態のパワーモジュール１では、基準条件よりも負側のサージ電圧の絶対値が小さくなる。また本実施形態のパワーモジュール１では、第３実施形態のパワーモジュール１と比較して、負側のサージ電圧の絶対値が小さくなる。これは、上側スイッチング素子１１及び上側ダイオード７１を同一チップで形成した上側ＭＩＳトランジスタ１３０を用いることにより、上側ダイオード７１に接続される上側ダイオード用ワイヤ９１を省略することができ、この上側ダイオード用ワイヤ９１のインダクタンスに起因するサージ電圧がなくなったことが原因と考えられる。一方、上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれてスイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
本実施形態によれば、第２実施形態の（２－１）及び（２－４）の効果に加え、以下の効果が得られる。
（３－１）パワーモジュール１は、上側スイッチング素子１１及び上側ダイオード７１が同一チップで形成された上側ＭＩＳトランジスタ１３０と、下側スイッチング素子１２及び下側ダイオード７２が同一チップで形成された下側ＭＩＳトランジスタ１３１とを有する。この構成によれば、上側ダイオード用ワイヤ９１及び下側ダイオード用ワイヤ９２を省略することができるため、上側ダイオード用ワイヤ９１のインダクタンス及び下側ダイオード用ワイヤ９２のインダクタンスの影響を上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１が受けることを回避できる。したがって、上側ＭＩＳトランジスタ１３０のゲート・ソース間電圧Ｖｇｓｕ及び下側ＭＩＳトランジスタ１３１のゲート・ソース間電圧Ｖｇｓｌのサージ電圧に起因する変動を効果的に抑制することができる。
加えて、上側スイッチング素子１１及び上側ダイオード７１が個別のチップとして設けられ、下側スイッチング素子１２及び下側ダイオード７２が個別のチップとして設けられる構成と比較して、パワーモジュール１の素子数を減らすことができ、パワーモジュール１の小型化を図ることができる。
（３－２）複数の上側ＭＩＳトランジスタ１３０が第１基板８２Ａの第２方向Ｙに間隔を空けて配置され、複数の下側ＭＩＳトランジスタ１３１が第２基板８２Ｂの第２方向Ｙに間隔を空けて配置されている。第１基板８２Ａは、第２方向Ｙにおける第１基板８２Ａの熱伝導性が第１方向Ｘにおける第１基板８２Ａの熱伝導性よりも低くなるように構成されている。第２基板８２Ｂは、第２方向Ｙにおける第２基板８２Ｂの熱伝導性が第１方向Ｘにおける第２基板８２Ｂの熱伝導性よりも低くなるように構成されている。この構成によれば、上側ＭＩＳトランジスタ１３０の熱がこの上側ＭＩＳトランジスタ１３０に隣り合う上側ＭＩＳトランジスタ１３０に伝わり難くなり、下側ＭＩＳトランジスタ１３１の熱がこの下側ＭＩＳトランジスタ１３１に隣り合う下側ＭＩＳトランジスタ１３１に伝わり難くなる。このため、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１の温度が過度に高くなることを抑制することができる。
（３－３）複数の上側ＭＩＳトランジスタ１３０は、第２入力端子部材８４の各接続部８４ａ～８４ｃと第２方向Ｙにおいて隣り合うように配置されている。すなわち上側ＭＩＳトランジスタ１３０の上側電力用ワイヤ４４と下側ＭＩＳトランジスタ１３１の下側電力用ワイヤ４６とが第２方向Ｙにおいて隣り合う。この構成によれば、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１が相補的にオンオフする場合に上側電力用ワイヤ４４に流れる電流の向きと下側電力用ワイヤ４６に流れる電流の向きとが逆方向になる。これにより、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とが打ち消し合うため、上側電力用ワイヤ４４及び下側電力用ワイヤ４６のノイズを低減することができる。特に、上側電力用ワイヤ４４と下側電力用ワイヤ４６とが互いに平行となるため、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とを効果的に打ち消し合うことができる。
（第４実施形態）
図３６～図３９を参照して、第４実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第１実施形態のパワーモジュール１と比較して、第２実施形態のパワーモジュール１の上側ダイオード７１及び下側ダイオード７２が追加された点が異なる。以下の説明において、第１実施形態のパワーモジュール１と共通の構成については同一符号を付し、その説明を省略する。
図３６及び図３７に示すように、上側ダイオード７１は上側スイッチング素子１１とは別体として設けられ、下側ダイオード７２は下側スイッチング素子１２とは別体として設けられている。図３６に示すとおり、上側ダイオード７１のカソードは、上側スイッチング素子１１のドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に電気的に接続されている。より詳細には、上側ダイオード７１のカソードは、第１配線１５において上側スイッチング素子１１のドレイン端子１１ｄと上側コンデンサ１３の第１端子との間の部分に電気的に接続されている。上側ダイオード７１のアノードは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８においてノードＮよりも上側スイッチング素子１１側の部分に電気的に接続されている。下側ダイオード７２のカソードは、第４配線１８においてノードＮよりも下側スイッチング素子１２側の部分に電気的に接続されている。より詳細には、下側ダイオード７２のカソードは、第４配線１８において下側スイッチング素子１２のドレイン端子１２ｄと下側コンデンサ１４の第１端子との間の部分に電気的に接続されている。下側ダイオード７２のアノードは、下側スイッチング素子１２のソース端子１２ｓと第２入力端子Ｎとを繋ぐ第５配線１９に電気的に接続されている。本実施形態では、上側ダイオード７１及び下側ダイオード７２はそれぞれ、ショットキーバリアダイオードが用いられている。上側ダイオード７１及び下側ダイオード７２のそれぞれの順方向しきい値電圧は、上側スイッチング素子１１のボディダイオード１１ａ及び下側スイッチング素子１２のボディダイオード１２ａのそれぞれの順方向しきい値電圧よりも低い。
上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は３個設けられ、下側スイッチング素子１２は３個設けられている。
また上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は任意に変更可能である。例えば、上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は、上側スイッチング素子１１及び下側スイッチング素子１２を避けて流す還流電流の大きさに基づいて設定される。上側ダイオード７１が複数個設けられる場合、複数の上側ダイオード７１は互いに並列に接続される。すなわち、複数の上側ダイオード７１のアノードが互いに接続され、複数の上側ダイオード７１のカソードが互いに接続される。複数の上側ダイオード７１のカソードは第１配線１５に接続され、複数の上側ダイオード７１のアノードは第４配線１８におけるノードＮよりも上側スイッチング素子１１側の部分に接続される。また下側ダイオード７２が複数個設けられる場合、複数の下側ダイオード７２は互いに並列に接続される。すなわち、複数の下側ダイオード７２のアノードが互いに接続され、複数の下側ダイオード７２のカソードが互いに接続される。複数の下側ダイオード７２のカソードは第４配線１８におけるノードＮよりも下側スイッチング素子１２側の部分に接続され、複数の下側ダイオード７２のアノードは第５配線１９に接続される。本実施形態では、上側ダイオード７１は２個設けられ、下側ダイオード７２は２個設けられている。
パワーモジュール１は、上側ダイオード７１が許容可能なＤＣ定格電流が、上側スイッチング素子１１が許容可能なＤＣ定格電流未満となり、かつ下側ダイオード７２が許容可能なＤＣ定格電流が、下側スイッチング素子１２が許容可能なＤＣ定格電流未満となるように構成されている。ここで、ＤＣ定格電流は、絶対最大定格の直流電流である。上側ダイオード７１及び上側スイッチング素子１１がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の上側ダイオード７１のＤＣ定格電流の合計が、複数の上側スイッチング素子１１のＤＣ定格電流の合計未満となるように構成されている。また下側ダイオード７２及び下側スイッチング素子１２がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の下側ダイオード７２のＤＣ定格電流の合計が、複数の下側スイッチング素子１２のＤＣ定格電流の合計未満となるように構成されている。
一例では、パワーモジュール１は、上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、かつ下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少なくなるように構成されている。上述したとおり、本実施形態では、図１９に示すとおり、パワーモジュール１は、３個の上側スイッチング素子１１、３個の下側スイッチング素子１２、２個の上側ダイオード７１、及び２個の下側ダイオード７２を有する。また例えば、１つの上側ダイオード７１が許容可能なＤＣ定格電流が、１つの上側スイッチング素子１１が許容可能なＤＣ定格電流未満であってもよい。また１つの下側ダイオード７２が許容可能なＤＣ定格電流が、１つの下側スイッチング素子１２が許容可能なＤＣ定格電流未満であってもよい。この場合、上側スイッチング素子１１の個数と上側ダイオード７１の個数とが互いに等しくてもよい。また下側スイッチング素子１２の個数と下側ダイオード７２の個数とが互いに等しくてもよい。
３個の上側スイッチング素子１１及び２個の上側ダイオード７１はそれぞれ、第１入力配線部２３に半田等により実装されている。３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１方向Ｘに沿って交互に並べて配置されている。
上側コンデンサ１３は、第１方向Ｘにおいて３個の上側スイッチング素子１１のうちの最も第１入力端子部材３０側の上側スイッチング素子１１よりも第１入力端子部材３０側に位置している。上側コンデンサ１３は、第１上側制御配線部２５において、３個の上側スイッチング素子１１のうちの最も第１入力端子部材３０側の上側スイッチング素子１１のゲート電極４２に接続された上側制御用ワイヤ４５が接続される部分よりも第１上側制御端子部材３３側の部分に接続されている。
３個の下側スイッチング素子１２及び２個の下側ダイオード７２はそれぞれ、出力配線部２２に半田等により実装されている。３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第１方向Ｘに沿って交互に並べて配置されている。第１方向Ｘにおいて、３個の下側スイッチング素子１２の位置は３個の上側スイッチング素子１１の位置と等しい。第１方向Ｘにおいて２個の下側ダイオード７２の位置は２個の上側ダイオード７１の位置と等しい。
下側コンデンサ１４は、第１方向Ｘにおいて３個の下側スイッチング素子１２のうちの最も第２入力端子部材３１側の下側スイッチング素子１２よりも第２入力端子部材３１側に位置している。下側コンデンサ１４は、第１下側制御配線部２７において、３個の下側スイッチング素子１２のうちの最も第２入力端子部材３１側の下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続される部分よりも第１下側制御端子部材３５側の部分に接続されている。
各スイッチング素子１１，１２の各電力用ワイヤ４４，４６及び各制御用ワイヤ４５，４７による接続態様は、第１実施形態の各スイッチング素子１１，１２の各電力用ワイヤ４４，４６及び各制御用ワイヤ４５，４７による接続態様と同様である。各ダイオード７１，７２の各ダイオード用ワイヤ９１，９２の接続態様は、第２実施形態の各ダイオード７１，７２の各ダイオード用ワイヤ９１，９２の接続態様と同様である。本実施形態の上側ダイオード用ワイヤ９１の線径は、上側電力用ワイヤ４４の線径と等しい。４本の上側ダイオード用ワイヤ９１は、そのインダクタンスが４本の上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、図３７に示すとおり、４本の上側ダイオード用ワイヤ９１の長さはそれぞれ、４本の上側電力用ワイヤ４４の長さよりも短く、４本の下側ダイオード用ワイヤ９２の長さはそれぞれ、４本の下側電力用ワイヤ４６の長さよりも短い。なお、各ダイオード用ワイヤ９１，９２のインダクタンスが各電力用ワイヤ４４，４６のインダクタンスよりも小さくなる構成の一例として、各ダイオード用ワイヤ９１，９２の線径が各電力用ワイヤ４４，４６の線径よりも大きくなるように構成されてもよい。なお、各電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
なお、本実施形態によれば、第１実施形態の（１－１）～（１－９）の効果及び第２実施形態の（２－１）、（２－２）、（２－５）、及び（２－６）の効果と同様の効果が得られる。また、本実施形態において、上側スイッチング素子１１及び上側ダイオード７１に代えて上側ＭＩＳトランジスタ１３０を用いてもよく、下側スイッチング素子１２及び下側ダイオード７２に代えて下側ＭＩＳトランジスタ１３１を用いてもよい。この場合、第３実施形態の（３－１）の効果が得られる。
（シミュレーション結果）
比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフ状態に維持し、下側スイッチング素子１２を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図３８に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図３８は本実施形態のパワーモジュール１の模式的な回路構成を示す。
図３８の回路構成では、上側スイッチング素子１１のドレインに上側ダイオード７１のカソード及び上側コンデンサ１３の第１端子が電気的に接続され、上側スイッチング素子１１のソースに上側ダイオード７１のアノードが電気的に接続され、上側スイッチング素子１１のゲート端子に上側コンデンサ１３の第２端子が電気的に接続されている。上側スイッチング素子１１のソースとゲートとが短絡されている。
下側スイッチング素子１２のドレインに下側ダイオード７２のカソード及び下側コンデンサ１４の第１端子が電気的に接続され、下側スイッチング素子１２のソースに下側ダイオード７２のアノードが電気的に接続され、下側スイッチング素子１２のゲートに下側コンデンサ１４の第２端子が電気的に接続されている。また下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。下側スイッチング素子１２のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図３８の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
図３９に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４の容量が１５０ｐＦのものを用いた場合のシミュレーションを行った。その結果が図３９の点Ａとなる。
図３９の点Ａに示すように、本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４と上側ダイオード７１及び下側ダイオード７２とにより、基準条件よりも負側のサージ電圧の絶対値が小さくなる。一方、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
また本実施形態のパワーモジュール１では、上側スイッチング素子１１及び上側ダイオード７１に代えて上側ＭＩＳトランジスタ１３０を用い、下側スイッチング素子１２及び下側ダイオード７２に代えて下側ＭＩＳトランジスタ１３１を用いた場合のシミュレーションを行った。その結果が図３９の点Ｂとなる。
図３９の点Ｂに示すように、本実施形態のパワーモジュール１では、点Ａよりも負側のサージ電圧の絶対値が小さくなる。一方、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
（変形例）
上記各実施形態に関する説明は、本発明に従う半導体装置及びパワーモジュールが取り得る形態の例示であり、その形態を制限することを意図していない。本発明に従う半導体装置及びパワーモジュールは、上記各実施形態以外に例えば以下に示される変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合せられた形態を取り得る。
・第１実施形態のパワーモジュール１の半導体装置１０と第２実施形態のパワーモジュール１の基板８０とを組み合せてもよい。この場合、上側コンデンサ１３は、第１上側制御端子部材８８Ａに最も近い上側スイッチング素子１１に接続された上側制御用ワイヤ４５が第１上側制御配線部８６ｃに接続される部分と、第１上側制御端子部材８８Ａが第１上側制御配線部８６ｃに接続される部分との間の部分に設けられる。下側コンデンサ１４は、第１下側制御端子部材８９Ａに最も近い下側スイッチング素子１２に接続された下側制御用ワイヤ４７が第１下側制御配線部８７ｃに接続される部分と、第１下側制御端子部材８９Ａが第１下側制御配線部８７ｃに接続される部分との間の部分に設けられる。またこの場合、第２入力端子部材８４は、図３３に示す第２入力端子部材８４と同様に第１接続部８４ａ、第２接続部８４ｂ、及び第３接続部８４ｃを有し、第４接続部８４ｄ及び第５接続部８４ｅを有していない構成であってもよい。
・第２実施形態のパワーモジュール１の半導体装置１０と第１実施形態のパワーモジュール１の基板２０とを組み合せてもよい。この場合、例えば図３７に示す第４実施形態のパワーモジュール１の構成から上側コンデンサ１３及び下側コンデンサ１４を省略した構成となる。なお、上側アイランド部３７及び上側接続用ワイヤ３９Ｕと、下側アイランド部３８及び下側接続用ワイヤ３９Ｌとの少なくとも一方を省略してもよい。
・第４実施形態のパワーモジュール１と第３実施形態のパワーモジュール１とを組み合せてもよい。すなわち、第４実施形態のパワーモジュール１において、上側スイッチング素子１１及び上側ダイオード７１が同一チップに形成され、下側スイッチング素子１２及び下側ダイオード７２が同一チップに形成されてもよい。
・第２及び第３実施形態において、上側信号基板８６に接続される第１上側制御端子部材８８Ａ及び第２上側制御端子部材８８Ｂは、第２方向Ｙにおいて、第２入力端子部材８４の第１接続部８４ａ側に配置されてもよい。また下側信号基板８７に接続される第１下側制御端子部材８９Ａ及び第２下側制御端子部材８９Ｂは、第２方向Ｙにおいて、第２入力端子部材８４の第１接続部８４ａ側に配置されてもよい。
・第１及び第４実施形態において、下側アイランド部３８を用いた下側コンデンサ１４と出力配線部２２との電気的な接続態様は任意に変更可能である。例えば、図４０及び図４１に示すような接続態様に変更してもよい。
図４０に示すように、下側アイランド部３８が第２入力配線部２４を第１方向Ｘから覆うように第２方向Ｙに延びている。第２方向Ｙにおいて、下側アイランド部３８は、出力配線部２２と隣り合うように設けられている。これにより、下側アイランド部３８と出力配線部２２とを電気的に接続する下側接続用ワイヤ３９Ｌが第２入力配線部２４を跨がない。すなわち、下側接続用ワイヤ３９Ｌの長さを短くすることができる。
図４１に示すように、第１方向Ｘにおいて下側アイランド部３８が第２入力配線部２４と対向するように設けられる。下側アイランド部３８は、第２方向Ｙにおいて出力配線部２２と隣り合うように設けられている。また下側アイランド部３８は、第２方向Ｙにおいて第１下側制御配線部２７の屈曲部２７ｃと隣り合うように設けられている。この場合、下側コンデンサ１４は、その第１端子及び第２端子の配列方向が第２方向Ｙに沿う方向となるように配置されている。
・第１及び第４実施形態において、上側アイランド部３７を省略してもよい。この場合、上側コンデンサ１３の第１端子は第１上側制御配線部２５の屈曲部２５ｃに直接的に接続され、上側コンデンサ１３の第２端子は第１入力配線部２３に直接的に接続される。
・第１及び第４実施形態において、下側アイランド部３８を省略してもよい。この場合、第２入力配線部２４の第１部分２４ａの第１方向Ｘの長さを短くして出力配線部２２の一部を、第１部分２４ａを第１方向Ｘから覆うように第２方向Ｙに延ばす。これにより、出力配線部２２の一部が第２方向Ｙにおいて第１下側制御配線部２７の屈曲部２７ｃと第２方向Ｙに隙間を空けて対向する。下側コンデンサ１４の第１端子は屈曲部２７ｃに直接的に接続され、下側コンデンサ１４の第２端子は出力配線部２２の一部に直接的に接続される。
・第１及び第４実施形態において、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ、及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さはそれぞれ任意に変更可能である。例えば、第１実施形態では、出力配線部２２に実装する下側スイッチング素子１２の個数に応じて出力配線部２２の第１部分２２ａの第１方向Ｘの長さを設定してもよく、第１入力配線部２３に実装する上側スイッチング素子１１の個数に応じて第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを設定してもよい。例えば上側スイッチング素子１１及び下側スイッチング素子１２がそれぞれ１個の場合、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを短くすることができる。これにより、パワーモジュール１の第１方向Ｘの小型化を図ることができる。また、第４実施形態では、出力配線部２２に実装する下側スイッチング素子１２の個数及び下側ダイオード７２の個数に応じて出力配線部２２の第１部分２２ａの第１方向Ｘの長さを設定してもよい。また第１入力配線部２３に実装する上側スイッチング素子１１の個数及び上側ダイオード７１の個数に応じて第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを設定してもよい。
・第１実施形態において、図４２に示すように、パワーモジュール１は、上側スイッチング素子１１のゲート端子１１ｇ（図１参照）に電気的に接続される上側制御抵抗の一例であるゲート抵抗１８０と、下側スイッチング素子１２のゲート端子１２ｇ（図１参照）に電気的に接続される下側制御抵抗の一例であるゲート抵抗１８１とを有してもよい。ゲート抵抗１８０は、上側スイッチング素子１１とは別体として設けられている。ゲート抵抗１８１は、下側スイッチング素子１２とは別体として設けられている。ゲート抵抗１８０は、第１上側制御配線部２５において、上側スイッチング素子１１のゲート電極４２（図５（ａ）参照）に接続された上側制御用ワイヤ４５が接続される部分と屈曲部２５ｃとの間の部分に実装されている。これにより、ゲート抵抗１８０の第１端子（第１上側抵抗端子）は上側スイッチング素子１１のゲート端子１１ｇに電気的に接続され、ゲート抵抗１８０の第２端子（第２上側抵抗端子）は上側コンデンサ１３の第１端子に電気的に接続される。ゲート抵抗１８１は、第１下側制御配線部２７において、下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続される部分と屈曲部２７ｃとの間の部分に実装されている。これにより、ゲート抵抗１８１の第１端子（第１下側抵抗端子）は下側スイッチング素子１２のゲート端子１２ｇに電気的に接続され、ゲート抵抗１８１の第２端子（第２下側抵抗端子）は下側コンデンサ１４の第１端子と電気的に接続される。この構成によれば、ゲート抵抗１８０，１８１の抵抗値を変更することによって上側スイッチング素子１１及び下側スイッチング素子１２が適切な動作速度になるように調整することができる。
・各実施形態において、上側スイッチング素子１１及び下側スイッチング素子１２の構成は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２は、図４３に示すような構成であってもよい。なお、以下の説明において、上側スイッチング素子１１及び下側スイッチング素子１２は同一構造であるため、上側スイッチング素子１１の構成を説明し、下側スイッチング素子１２の構成の説明を省略する。
図４３（ａ）（ｂ）に示すように、上側スイッチング素子１１は、窒化ガリウム（ＧａＮ）のＨＥＭＴ（High Electron Mobility Transistor）などの窒化物半導体からなるトランジスタであってもよい。なお、窒化物半導体としては、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）等を用いてもよい。
図４３（ａ）に示す上側スイッチング素子１１は、例えばシリコン基板（Ｓｉ基板２１０）上に形成され、窒化ガリウム（ＧａＮ）等からなるバッファ層２１１と、バッファ層２１１上に形成され、アンドープＧａＮ層からなるチャネル層２１２と、チャネル層２１２上に形成され、アンドープＡｌＧａＮ層からなる電子供給層２１３とを有する。さらに、電子供給層２１３上には、ソース電極２１４、ドレイン電極２１５、及び絶縁層２１６が形成されている。また電子供給層２１３の上には、絶縁層２１６を介してゲート電極２１７が形成されている。
このような上側スイッチング素子１１は、アンドープＧａＮからなるチャネル層２１２の表面にはアンドープＡｌＧａＮからなる電子供給層２１３がヘテロ接合しているため、接合している部分の界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）が発生する。このため、２ＤＥＧ層内の電子がキャリアとなってチャネル層２１２は導電性を示すようになる。
図４３（ｂ）に示す上側スイッチング素子１１では、図４３（ａ）の上側スイッチング素子１１の構成に対して、アンドープＡｌＧａＮからなる電子供給層２１３にトレンチ溝２１８が形成されている。トレンチ溝２１８の側面及び底面には、絶縁層２１６が形成されている。この絶縁層２１６の側面及び底面に対してゲート電極２１７が充填されている。その他の構成は、図４３（ａ）の上側スイッチング素子１１の構成と同様である。
図４３（ｂ）の上側スイッチング素子１１では、アンドープＡｌＧａＮからなる電子供給層２１３に対して形成されたトレンチ溝２１８内に絶縁層２１６を介してゲート電極２１７が形成されることにより、ゲート電極２１７の下側のチャネル層２１２と電子供給層２１３との界面の２ＤＥＧ層のノーマリオフ特性を実現している。
・各実施形態において、上側ゲート駆動回路２は、下側スイッチング素子１２がオンオフ駆動しているときに上側スイッチング素子１１が同期整流するようにしてもよい。下側ゲート駆動回路３は、上側スイッチング素子１１がオンオフ駆動しているときに下側スイッチング素子１２が同期整流するようにしてもよい。言い換えれば、各実施形態において、各ゲート駆動回路２，３は、上側スイッチング素子１１と下側スイッチング素子１２とが相補的にオンオフするように上側スイッチング素子１１及び下側スイッチング素子１２を制御してもよい。なお、パワーモジュール１と各ゲート駆動回路２，３とを含めた構成をパワー駆動回路と称する場合がある。パワー駆動回路は、各ゲート駆動回路２，３がパワーモジュール１に内蔵された構成であってもよい。
（パワーモジュール１を適用する回路）
図４４及び図４５を参照して、パワーモジュール１を適用する回路を例示して説明する。
図４４に示すフルブリッジ型インバータ回路（以下、単に「インバータ回路２３０」）は、パワーモジュール１に適用することができる。インバータ回路２３０は、第１インバータ部２３１、第２インバータ部２３２、入力キャパシタ２３３、及びゲート駆動回路２３４を備える。このインバータ回路２３０は、例えば２相交流モータ（図示略）の駆動や電源回路に用いられる。
第１インバータ部２３１は、上側スイッチング素子２３１Ｕ及び下側スイッチング素子２３１Ｌを有する。上側スイッチング素子２３１Ｕのソース端子と下側スイッチング素子２３１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部２３１は、入力キャパシタ２３３と並列に接続されている。詳述すると、上側スイッチング素子２３１Ｕのドレイン端子は入力キャパシタ２３３の第１端子に電気的に接続され、下側スイッチング素子２３１Ｌのソース端子は入力キャパシタ２３３の第２端子に電気的に接続されている。
第２インバータ部２３２は、上側スイッチング素子２３２Ｕ及び下側スイッチング素子２３２Ｌを有する。上側スイッチング素子２３２Ｕのソース端子と下側スイッチング素子２３２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部２３２は、第１インバータ部２３１と並列に接続されている。詳述すると、上側スイッチング素子２３２Ｕのドレイン端子は上側スイッチング素子２３１Ｕのドレイン端子に電気的に接続され、下側スイッチング素子２３２Ｌのソース端子は下側スイッチング素子２３１Ｌのソース端子に電気的に接続されている。
ゲート駆動回路２３４は、各スイッチング素子２３１Ｕ，２３１Ｌ，２３２Ｕ，２３２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２３４は、各スイッチング素子２３１Ｕ，２３１Ｌ，２３２Ｕ，２３２Ｌのオンオフを制御する。
このようなインバータ回路２３０において、パワーモジュール１は、第１インバータ部２３１及び第２インバータ部２３２の少なくとも一方に適用することができる。第１インバータ部２３１にパワーモジュール１が適用された場合、パワーモジュール１の第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ入力キャパシタ２３３の第１端子及び第２端子が電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２３４が電気的に接続されている。第２インバータ部２３２にパワーモジュール１が適用された場合、第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ上側スイッチング素子２３１Ｕのドレイン端子及び下側スイッチング素子２３１Ｌのソース端子が電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２３４が電気的に接続されている。
図４５に示す３相交流インバータ回路（以下、単に「３相インバータ回路２４０」）もパワーモジュール１に適用することができる。
３相インバータ回路２４０は、３相交流モータ（以下、単に「モータ２４７」）のＵ相、Ｖ相、及びＷ相のコイルに電気的に接続されたパワー駆動部２４１、パワー駆動部２４１を制御するゲート駆動回路２４５、及びパワー駆動部２４１と電源ＥＳとに接続されたコンバータ部２４６を備える。コンバータ部２４６は、正側電力端子ＥＰ及び負側電力端子ＥＮを有する。
パワー駆動部２４１は、モータ２４７のＵ相、Ｖ相、及びＷ相のコイルに供給する電力を制御する。パワー駆動部２４１は、Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４を有する。Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４は、正側電力端子ＥＰと負側電力端子ＥＮとの間において互いに並列に接続されている。
Ｕ相インバータ部２４２は、上側スイッチング素子２４２Ｕ及び下側スイッチング素子２４２Ｌを有する。上側スイッチング素子２４２Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４２Ｕのソース端子と下側スイッチング素子２４２Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４２Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４２Ｕにはスナバダイオード２４２Ａが逆並列に接続され、下側スイッチング素子２４２Ｌにはスナバダイオード２４２Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４２Ａのアノードが上側スイッチング素子２４２Ｕのソース端子に電気的に接続され、スナバダイオード２４２Ａのカソードが上側スイッチング素子２４２Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４２Ｂのアノードが下側スイッチング素子２４２Ｌのソース端子に電気的に接続され、スナバダイオード２４２Ｂのカソードが下側スイッチング素子２４２Ｌのドレイン端子に電気的に接続されている。
Ｖ相インバータ部２４３は、上側スイッチング素子２４３Ｕ及び下側スイッチング素子２４３Ｌを有する。上側スイッチング素子２４３Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４３Ｕのソース端子と下側スイッチング素子２４３Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４３Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４３Ｕにはスナバダイオード２４３Ａが逆並列に接続され、下側スイッチング素子２４３Ｌにはスナバダイオード２４３Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４３Ａのアノードが上側スイッチング素子２４３Ｕのソース端子に電気的に接続され、スナバダイオード２４３Ａのカソードが上側スイッチング素子２４３Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４３Ｂのアノードが下側スイッチング素子２４３Ｌのソース端子に電気的に接続され、スナバダイオード２４３Ｂのカソードが下側スイッチング素子２４３Ｌのドレイン端子に電気的に接続されている。
Ｗ相インバータ部２４４は、上側スイッチング素子２４４Ｕ及び下側スイッチング素子２４４Ｌを有する。上側スイッチング素子２４４Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４４Ｕのソース端子と下側スイッチング素子２４４Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４４Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４４Ｕにはスナバダイオード２４４Ａが逆並列に接続され、下側スイッチング素子２４４Ｌにはスナバダイオード２４４Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４４Ａのアノードが上側スイッチング素子２４４Ｕのソース端子に電気的に接続され、スナバダイオード２４４Ａのカソードが上側スイッチング素子２４４Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４４Ｂのアノードが下側スイッチング素子２４４Ｌのソース端子に電気的に接続され、スナバダイオード２４４Ｂのカソードが下側スイッチング素子２４４Ｌのドレイン端子に電気的に接続されている。
ゲート駆動回路２４５は、各スイッチング素子２４２Ｕ，２４２Ｌ，２４３Ｕ，２４３Ｌ，２４４Ｕ，２４４Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２４５は、各スイッチング素子２４２Ｕ，２４２Ｌ，２４３Ｕ，２４３Ｌ，２４４Ｕ，２４４Ｌのオンオフを制御する。
このような３相インバータ回路２４０において、パワーモジュール１は、Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４の少なくとも１つに適用することができる。Ｕ相インバータ部２４２にパワーモジュール１が適用された場合、パワーモジュール１の第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ正側電力端子ＥＰ及び負側電力端子ＥＮが電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２４５が電気的に接続されている。パワーモジュール１の出力端子Ｏは、モータ２４７のＵ相のコイルに電気的に接続される。また、Ｖ相インバータ部２４３にパワーモジュール１が適用された場合及びＷ相インバータ部２４４にパワーモジュール１が適用された場合も、パワーモジュール１がＵ相インバータ部２４２に適用された場合と同様である。Ｖ相インバータ部２４３を構成するパワーモジュール１の出力端子Ｏは、モータ２４７のＶ相のコイルに電気的に接続される。Ｗ相インバータ部２４４を構成するパワーモジュール１の出力端子Ｏは、モータ２４７のＷ相のコイルに電気的に接続される。なお、パワーモジュール１は、インバータ回路に限られず、コンバータ回路に適用してもよい。
（付記）
次に、上記各実施形態及び上記各変形例から把握できる技術的思想について記載する。
（付記Ａ１）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが第２上側端子に接続され、カソードが第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが第２下側端子に接続され、カソードが第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子の前記上側制御端子及び前記下側スイッチング素子の前記下側制御端子に電気的に接続され、前記上側スイッチング素子及び前記下側スイッチング素子を制御する制御駆動回路と、を有し、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記制御駆動回路は、前記上側スイッチング素子及び前記下側スイッチング素子を同期整流する、パワー駆動回路。
（付記Ａ２）前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子の許容可能なＤＣ定格電流未満であり、前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子の許容可能なＤＣ定格電流未満である、付記Ａ１に記載のパワー駆動回路。
（付記Ｂ１）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが第２上側端子に接続され、カソードが第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが第２下側端子に接続され、カソードが第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子の前記上側制御端子及び前記下側スイッチング素子の前記下側制御端子に電気的に接続され、前記上側スイッチング素子及び前記下側スイッチング素子を制御する制御駆動回路と、を有するパワーモジュールの制御方法であって、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記上側スイッチング素子及び前記下側スイッチング素子を同期整流する、パワーモジュールの制御方法。
（付記Ｃ１）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、前記第１上側端子と前記上側制御端子との間に、前記上側スイッチング素子とは別体として設けられた上側コンデンサと、前記第１下側端子と前記下側制御端子との間に、前記下側スイッチング素子とは別体として設けられた下側コンデンサと、を有し、前記第２上側端子及び前記第１下側端子が電気的に接続されている、半導体装置。
この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、下側コンデンサによって下側スイッチング素子のドレイン・ソース間電圧の変化速度が遅くなる。これにより、上側スイッチング素子のドレイン・ソース間電圧の変化速度も遅くなるため、上側スイッチング素子のゲート・ソース間電圧の変化速度が遅くなる。したがって、上側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、上側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。また、例えば上側スイッチング素子がオン状態からオフ状態に変化するときも同様に下側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、下側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。
（付記Ｃ２）基板と、ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有し、前記基板に実装された上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有し、前記基板に実装された下側スイッチング素子と、前記上側スイッチング素子とは別体として設けられ、前記第１上側端子と前記上側制御端子との間に設けられた上側コンデンサと、前記下側スイッチング素子とは別体として設けられ、前記第１下側端子と前記下側制御端子との間に設けられた下側コンデンサと、前記上側スイッチング素子、前記下側スイッチング素子、前記上側コンデンサ、及び前記下側コンデンサを封止する封止樹脂と、を備え、前記第２上側端子及び前記第１下側端子が電気的に接続されている、パワーモジュール。
この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、下側コンデンサによって下側スイッチング素子のドレイン・ソース間電圧の変化速度が遅くなる。これにより、上側スイッチング素子のドレイン・ソース間電圧の変化速度も遅くなるため、上側スイッチング素子のゲート・ソース間電圧の変化速度が遅くなる。したがって、上側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、上側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。また、例えば上側スイッチング素子がオン状態からオフ状態に変化するときも同様に下側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、下側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。
（付記Ｃ３）基板と、ワイドギャップ半導体からなり、第１端子と、第２端子と、前記第１端子と前記第２端子との間のスイッチングを制御する制御端子とを有するスイッチング素子と、前記第１端子と前記制御端子との間に、前記スイッチング素子とは別体として設けられたコンデンサと、前記スイッチング素子及び前記コンデンサを封止する封止樹脂と、を有する、パワーモジュール。
（付記Ｃ４）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子、前記下側スイッチング素子、前記上側ダイオード、及び前記下側ダイオードのそれぞれが実装された基板と、を有し、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満であり、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である、パワーモジュール。
（付記Ｃ５）ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、ワイドギャップ半導体からなり、アノードが前記第２端子に接続され、カソードが前記第１端子に接続されるダイオードと、前記スイッチング素子及び前記ダイオードが実装されている基板と、を有し、前記ダイオードの順方向しきい値電圧が前記スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記ダイオードの許容可能なＤＣ定格電流が前記スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である、パワーモジュール。
この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、上側スイッチング素子のドレイン・ソース間電圧が負側に低下しても上側ダイオードの順方向しきい値電圧で上側スイッチング素子のドレイン・ソース間電圧の低下がクランプされる。このとき、ドレイン・ソース間電圧の変動期間が短くなるため、ゲート・ソース間電圧の変動期間が短くなる。したがって、ゲート・ソース間電圧の変動を低減することができる。
（付記１）
ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、
前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、
前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、
を備え、
前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低い、半導体装置。
（付記２）
前記ダイオードは、前記スイッチング素子のボディダイオードであり、
前記ショットキーバリアダイオード及び前記スイッチング素子は、同一チップに形成されている
付記１に記載の半導体装置。
（付記３）
前記ショットキーバリアダイオードは、複数設けられており、
前記複数のショットキーバリアダイオードは、平面視で所定間隔ごとに配置されている
付記２に記載の半導体装置。
（付記４）
前記スイッチング素子は、複数設けられており、
前記複数のショットキーバリアダイオードの配列方向において、前記ショットキーバリアダイオードと前記スイッチング素子とは交互に配置されている
付記３に記載の半導体装置。
（付記５）
前記ショットキーバリアダイオードと前記スイッチング素子との配列方向において、前記ショットキーバリアダイオードの大きさは、前記スイッチング素子の大きさよりも大きい
付記４に記載の半導体装置。
（付記６）
前記ダイオードは、前記スイッチング素子のボディダイオードであり、
前記ショットキーバリアダイオード及び前記スイッチング素子は、別体として設けられている
付記１に記載の半導体装置。
（付記７）
前記スイッチング素子は、プレーナゲート型ＶＤＭＯＳＥＴである
付記１～６のいずれか一つに記載の半導体装置。
（付記８）
前記ショットキーバリアダイオード及び前記スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体である
付記１～７のいずれか一つに記載の半導体装置。
（付記９）
前記スイッチング素子は、
前記第１端子としての第１上側端子、前記第２端子としての第２上側端子、及び前記制御端子としての上側制御端子を有する上側スイッチング素子と、
前記第１端子としての第１下側端子、前記第２端子としての第２下側端子、及び前記制御端子としての下側制御端子を有する下側スイッチング素子と、
を含み、
前記ショットキーバリアダイオードは、
前記第１上側端子と前記第２上側端子との間において前記第１上側端子がカソードに接続されるように設けられた上側ショットキーバリアダイオードと、
前記第１下側端子と前記第２下側端子との間において前記第１下側端子がカソードに接続されるように設けられた下側ショットキーバリアダイオードと、
を含み、
前記ダイオードは、
前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードと、
前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードと、
を含み、
前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードの順方向しきい値電圧が前記上側ボディダイオード及び前記下側ボディダイオードの順方向しきい値電圧よりも低い、付記１に記載の半導体装置。
（付記１０）
前記上側ショットキーバリアダイオード及び前記上側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体であり、
前記下側ショットキーバリアダイオード及び前記下側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体である
付記９に記載の半導体装置。
（付記１１）
ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、
前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、
前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、
前記スイッチング素子及び前記ショットキーバリアダイオードが実装されている基板と、
前記基板の少なくとも一部と前記スイッチング素子と前記ショットキーバリアダイオードと前記ダイオードとを封止する封止樹脂と、
を備え、
前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低い、パワーモジュール。
（付記１２）
前記ショットキーバリアダイオード及び前記スイッチング素子は、それぞれ複数設けられ、かつ前記基板上に一列に並ぶように配置され、
前記複数のショットキーバリアダイオードは並列に接続されており、
前記複数のスイッチング素子は並列に接続されている
付記１１に記載のパワーモジュール。
（付記１３）
前記ダイオードは、前記スイッチング素子のボディダイオードであり、
前記ショットキーバリアダイオード及び前記スイッチング素子は、交互に配列されている
付記１１又は１２に記載のパワーモジュール。
（付記１４）
ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有するとともに、前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードを有し、互いに並列に接続された複数の上側スイッチング素子と、
ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有するとともに、前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードを有し、互いに並列に接続された複数の下側スイッチング素子と、
ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続され、互いに並列に接続された複数の上側ショットキーバリアダイオードと、
ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続され、互いに並列に接続された複数の下側ショットキーバリアダイオードと、
前記上側スイッチング素子、前記下側スイッチング素子、前記上側ショットキーバリアダイオード、及び前記下側ショットキーバリアダイオードが実装された基板と、
前記基板の少なくとも一部と前記上側スイッチング素子と前記下側スイッチング素子と前記上側ショットキーバリアダイオードと前記下側ショットキーバリアダイオードとを封止する封止樹脂と、
を備え、
前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードのそれぞれの順方向しきい値電圧は、前記上側ボディダイオード及び前記下側ボディダイオードのそれぞれの順方向しきい値電圧よりも低い、パワーモジュール。
（付記１５）
前記基板は、前記上側スイッチング素子及び前記上側ショットキーバリアダイオードが表面に実装された第１基板と、前記下側スイッチング素子及び前記下側ショットキーバリアダイオードが表面に実装された第２基板とを有し、
前記パワーモジュールの平面視における第１方向において前記第１基板と前記第２基板とが並べられ、
前記第１基板及び前記第２基板は、前記パワーモジュールの平面視において前記第１方向と直交する第２方向が長手方向となる長方形状に形成され、
前記複数の上側スイッチング素子及び前記複数の上側ショットキーバリアダイオードは、前記第２方向において互いに離間して前記第１基板に実装されており、
前記複数の下側スイッチング素子及び前記複数の下側ショットキーバリアダイオードは、前記第２方向において互いに離間して前記第２基板に実装されており、
前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は前記第２方向において交互に配置されており、
前記パワーモジュールは、その厚さ方向において前記第１基板と間隔を空けて対向する入力端子部材を有し、
前記入力端子部材は、複数の接続部を有し、
前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
前記複数の上側スイッチング素子の前記第２上側端子はそれぞれ、上側電力用接続部材により前記第２基板に電気的に接続されており、
前記複数の下側スイッチング素子の前記第２下側端子はそれぞれ、前記第１方向において前記下側スイッチング素子と対向する接続部に下側電力用接続部材により電気的に接続されている
付記１４に記載のパワーモジュール。
（付記１６）
前記複数の上側ショットキーバリアダイオード及び前記複数の下側ショットキーバリアダイオードは前記第２方向において１つずつ交互に配置されており、
前記複数の接続部は、前記複数の上側ショットキーバリアダイオードの前記第２方向の間に配置され、前記第１方向において前記複数の下側ショットキーバリアダイオードと対向しており、
前記複数の上側ショットキーバリアダイオードのアノードはそれぞれ、上側ダイオード用接続部材により前記第２基板に電気的に接続されており、
前記複数の下側ショットキーバリアダイオードのアノードはそれぞれ、前記第１方向において前記下側ショットキーバリアダイオードと対向する接続部に下側ダイオード用接続部材により電気的に接続されている
付記１５に記載のパワーモジュール。
（付記１７）
前記第１基板は、上側制御配線部を有し、
前記第２基板は、下側制御配線部を有し、
前記上側スイッチング素子は、上側制御部材により前記上側制御端子と前記上側制御配線部とが接続されるものであり、
前記下側スイッチング素子は、下側制御部材により前記下側制御端子と前記下側制御配線部とが接続されるものであり、
前記上側スイッチング素子、前記上側ショットキーバリアダイオード、前記下側スイッチング素子、及び前記下側ショットキーバリアダイオードのそれぞれは、前記上側制御配線部と前記下側制御配線部との前記第１方向の間に配置されており、
前記上側制御配線部及び前記下側制御配線部は、前記第２方向に延びている
付記１６に記載のパワーモジュール。
（付記１８）
前記第１基板及び前記第２基板のそれぞれは、グラファイト基板を有する
付記１５～１７のいずれか一つに記載のパワーモジュール。
（付記１９）
前記第１基板は、前記第２方向における前記第１基板の熱伝導性が前記第１方向における前記第１基板の熱伝導性よりも低くなるように構成されており、
前記第２基板は、前記第２方向における前記第２基板の熱伝導性が前記第１方向における前記第２基板の熱伝導性よりも低くなるように構成されている
付記１８に記載のパワーモジュール。
（付記２０）
前記上側ショットキーバリアダイオードは前記上側スイッチング素子に内蔵されており、
前記下側ショットキーバリアダイオードは前記下側スイッチング素子に内蔵されており、
前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられ、
前記基板は、グラファイト基板を有し、
前記グラファイト基板は、前記複数の上側スイッチング素子が表面に実装された第１基板と、前記複数の下側スイッチング素子が表面に実装された第２基板とを有し、
前記パワーモジュールの第１方向において前記第１基板と前記第２基板とが並べられ、
前記第１基板及び前記第２基板は、前記パワーモジュールの平面視において前記第１方向と直交する第２方向が長手方向となる長方形状に形成されており、
前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は前記第２方向において交互に配置されており、
前記パワーモジュールは、その厚さ方向において前記第１基板と間隔を空けて対向する入力端子部材を有し、
前記入力端子部材は、複数の接続部を有し、
前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
前記複数の上側スイッチング素子の前記第２上側端子はそれぞれ、上側電力用接続部材により前記第２基板に電気的に接続されており、
前記複数の下側スイッチング素子の前記第２下側端子はそれぞれ、前記第１方向において前記下側スイッチング素子と対向する接続部に下側電力用接続部材により電気的に接続されている
付記１４に記載のパワーモジュール。
（付記２１）
前記第１基板において前記複数の上側スイッチング素子及び前記複数の上側ショットキーバリアダイオードが配置される表面には第１表面側金属層が設けられており、
前記第１基板において前記第１基板の表面とは反対側の裏面には第１裏面側金属層が設けられており、
前記第２基板において前記複数の下側スイッチング素子及び前記複数の下側ショットキーバリアダイオードが配置される表面には第２表面側金属層が設けられており、
前記第２基板において前記第２基板の表面とは反対側の裏面には第２裏面側金属層が設けられている
付記２０に記載のパワーモジュール。
１…パワーモジュール
１０…半導体装置
１１…上側スイッチング素子
１１ａ…ボディダイオード
１１ｄ…ドレイン端子（第１上側端子）
１１ｓ…ソース端子（第２上側端子）
１１ｇ…ゲート端子（上側制御端子）
１２…下側スイッチング素子
１２ａ…ボディダイオード
１２ｄ…ドレイン端子（第１下側端子）
１２ｓ…ソース端子（第２下側端子）
１２ｇ…ゲート端子（下側制御端子）
１３…上側コンデンサ
１４…下側コンデンサ
２０…基板
２１…セラミック基板（支持基板）
２２…出力配線部
２３…第１入力配線部
２４…第２入力配線部
２５…第１上側制御配線部（上側制御配線部）
２６…第２上側制御配線部
２７…第１下側制御配線部（下側制御配線部）
２８…第２下側制御配線部
３０…第１入力端子部材
３１…第２入力端子部材
３２…出力端子部材
３３…第１上側制御端子部材
３４…第２上側制御端子部材
３５…第１下側制御端子部材
３６…第２下側制御端子部材
３７…上側アイランド部
３８…下側アイランド部
３９Ｕ…上側接続用ワイヤ
３９Ｌ…下側接続用ワイヤ
４０…封止樹脂
４４…上側電力用ワイヤ（上側電力用接続部材）
４５…上側制御用ワイヤ（上側制御用接続部材）
４６…下側電力用ワイヤ（下側電力用接続部材）
４７…下側制御用ワイヤ（下側制御用接続部材）
７１…上側ダイオード
７２…下側ダイオード
８０…基板
８１…セラミック基板（支持基板）
８１ａ…本体部
８１ｂ…裏面金属層（第１裏面側金属層、第２裏面側金属層）
８１ｃ…表面金属層（第１表面側金属層、第２表面側金属層）
８２…グラファイト基板
８２Ａ…第１基板
８２Ｂ…第２基板
８２ａ…本体部
８２ｂ…裏面金属層
８２ｃ…表面金属層
８３…第１入力端子部材
８４…第２入力端子部材（入力端子部材）
８４ａ…第１接続部
８４ｂ…第２接続部
８４ｃ…第３接続部
８４ｄ…第４接続部
８４ｅ…第５接続部
８５…出力端子部材
８８Ａ…第１上側制御端子部材
８８Ｂ…第２上側制御端子部材
８９Ａ…第１下側制御端子部材
８９Ｂ…第２下側制御端子部材
９０…封止樹脂
９１…上側ダイオード用ワイヤ（上側ダイオード用接続部材）
９２…下側ダイオード用ワイヤ（下側ダイオード用接続部材）
１３０…上側ＭＩＳトランジスタ（上側スイッチング素子）
１３１…下側ＭＩＳトランジスタ（下側スイッチング素子）
１８０…ゲート抵抗（上側制御抵抗）
１８１…ゲート抵抗（下側制御抵抗）
ＧＵ２…第２上側制御端子
ＧＬ２…第２下側制御端子

Claims (21)

  1. ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、
    前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、
    前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、
    を備え、
    前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低く、
    かつ、前記ショットキーバリアダイオードの許容可能なＤＣ定格電流が前記スイッチング素子の許容可能なＤＣ定格電流未満である、半導体装置。
  2. 前記ダイオードは、前記スイッチング素子のボディダイオードであり、
    前記ショットキーバリアダイオード及び前記スイッチング素子は、同一チップに形成され、
    前記ショットキーバリアダイオードの許容可能なＤＣ定格電流が前記スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である
    請求項１に記載の半導体装置。
  3. 前記ショットキーバリアダイオードは、複数設けられており、
    前記複数のショットキーバリアダイオードは、平面視で所定間隔ごとに配置されている
    請求項２に記載の半導体装置。
  4. 前記スイッチング素子は、複数設けられており、
    前記複数のショットキーバリアダイオードの配列方向において、前記ショットキーバリアダイオードと前記スイッチング素子とは交互に配置されている
    請求項３に記載の半導体装置。
  5. 前記ショットキーバリアダイオードと前記スイッチング素子との配列方向において、前記ショットキーバリアダイオードの大きさは、前記スイッチング素子の大きさよりも大きい
    請求項４に記載の半導体装置。
  6. 前記ダイオードは、前記スイッチング素子のボディダイオードであり、
    前記ショットキーバリアダイオード及び前記スイッチング素子は、別体として設けられている
    請求項１に記載の半導体装置。
  7. 前記スイッチング素子は、プレーナゲート型ＭＯＳＦＥＴである
    請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記ショットキーバリアダイオード及び前記スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体である
    請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記スイッチング素子は、
    前記第１端子としての第１上側端子、前記第２端子としての第２上側端子、及び前記制御端子としての上側制御端子を有する上側スイッチング素子と、
    前記第１端子としての第１下側端子、前記第２端子としての第２下側端子、及び前記制御端子としての下側制御端子を有する下側スイッチング素子と、
    を含み、
    前記ショットキーバリアダイオードは、
    前記第１上側端子と前記第２上側端子との間において前記第１上側端子がカソードに接続されるように設けられた上側ショットキーバリアダイオードと、
    前記第１下側端子と前記第２下側端子との間において前記第１下側端子がカソードに接続されるように設けられた下側ショットキーバリアダイオードと、
    を含み、
    前記ダイオードは、
    前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードと、
    前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードと、
    を含み、
    前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードの順方向しきい値電圧が前記上側ボディダイオード及び前記下側ボディダイオードの順方向しきい値電圧よりも低い、請求項１に記載の半導体装置。
  10. 前記上側ショットキーバリアダイオード及び前記上側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体であり、
    前記下側ショットキーバリアダイオード及び前記下側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体である
    請求項９に記載の半導体装置。
  11. ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、
    前記第１端子と前記第２端子との間において前記第１端子がカソードに接続されるように設けられたワイドギャップ半導体からなるショットキーバリアダイオードと、
    前記第２端子にアノードが接続され、前記第１端子にカソードが接続されているダイオードと、
    前記スイッチング素子及び前記ショットキーバリアダイオードが実装されている基板と、
    前記基板の少なくとも一部と前記スイッチング素子と前記ショットキーバリアダイオードと前記ダイオードとを封止する封止樹脂と、
    を備え、
    前記ショットキーバリアダイオードの順方向しきい値電圧が前記ダイオードの順方向しきい値電圧よりも低く、
    かつ、前記ショットキーバリアダイオードの許容可能なＤＣ定格電流が前記スイッチング素子の許容可能なＤＣ定格電流未満である
    パワーモジュール。
  12. 前記ショットキーバリアダイオード及び前記スイッチング素子は、それぞれ複数設けられ、かつ前記基板上に一列に並ぶように配置され、
    前記複数のショットキーバリアダイオードは並列に接続されており、
    前記複数のスイッチング素子は並列に接続されている
    請求項１１に記載のパワーモジュール。
  13. 前記ダイオードは、前記スイッチング素子のボディダイオードであり、
    前記ショットキーバリアダイオード及び前記スイッチング素子は、交互に配列されている
    請求項１１又は１２に記載のパワーモジュール。
  14. ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有するとともに、前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードを有し、互いに並列に接続された複数の上側スイッチング素子と、
    ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有するとともに、前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードを有し、互いに並列に接続された複数の下側スイッチング素子と、
    ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続され、互いに並列に接続された複数の上側ショットキーバリアダイオードと、
    ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続され、互いに並列に接続された複数の下側ショットキーバリアダイオードと、
    前記上側スイッチング素子、前記下側スイッチング素子、前記上側ショットキーバリアダイオード、及び前記下側ショットキーバリアダイオードがそれぞれ実装される表面側金属層が形成された基板と、
    前記基板の少なくとも一部と前記上側スイッチング素子と前記下側スイッチング素子と前記上側ショットキーバリアダイオードと前記下側ショットキーバリアダイオードと端子部材の一部とを封止する封止樹脂と、
    を備え、
    前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードのそれぞれの順方向しきい値電圧は、前記上側ボディダイオード及び前記下側ボディダイオードのそれぞれの順方向しきい値電圧よりも低く、
    前記基板は、前記上側スイッチング素子及び前記上側ショットキーバリアダイオードが表面に実装される第１表面側金属層と、前記下側スイッチング素子及び前記下側ショットキーバリアダイオードが表面に実装される第２表面側金属層とを有し、
    前記第１表面側金属層と前記第２表面側金属層とが並べられた方向を第１方向とすると
    前記複数の上側スイッチング素子及び前記複数の上側ショットキーバリアダイオードは、前記第１表面側金属層と前記第２表面側金属層が並べられた平面上において前記第１方向と直交する第２方向において互いに離間して前記第１表面側金属層に実装されており、
    前記複数の下側スイッチング素子及び前記複数の下側ショットキーバリアダイオードは、前記第２方向において互いに離間して前記第２表面側金属層に実装されており、
    前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は前記第２方向において交互に配置されており、
    前記複数の上側ショットキーバリアダイオード及び前記複数の下側ショットキーバリアダイオードは前記第２方向において１つずつ交互に配置されており、
    前記端子部材は、その厚さ方向において前記第１表面側金属層と間隔を空けて対向する入力端子部材を有し、
    前記入力端子部材は、複数の接続部を有し、
    前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
    前記複数の接続部は、前記複数の上側ショットキーバリアダイオードの前記第２方向の間に配置され、前記第１方向において前記複数の下側ショットキーバリアダイオードと対向しており、
    前記複数の上側ショットキーバリアダイオードのアノードはそれぞれ、上側ダイオード用接続部材により前記第２表面側金属層に電気的に接続されており、
    前記複数の下側ショットキーバリアダイオードのアノードはそれぞれ、下側ダイオード用接続部材により前記接続部に電気的に接続されている
    パワーモジュール。
  15. 前記基板は、前記第１表面側金属層が形成された第１基板と、前記第２表面側金属層が形成された第２基板とを有し、
    前記パワーモジュールの平面視における前記第１方向において前記第１基板と前記第２基板とが並べられ、
    前記第１基板及び前記第２基板は、前記パワーモジュールの平面視において前記第１方向と直交する前記第２方向が長手方向となる長方形状に形成され、
    前記複数の上側スイッチング素子の前記第２上側端子はそれぞれ、上側電力用接続部材により前記第２表面側金属層に電気的に接続されており、
    前記複数の下側スイッチング素子の前記第２下側端子はそれぞれ、下側電力用接続部材により前記接続部に電気的に接続されている
    請求項１４に記載のパワーモジュール。
  16. 前記第１基板は、上側制御配線部を有し、
    前記第２基板は、下側制御配線部を有し、
    前記上側スイッチング素子は、上側制御部材により前記上側制御端子と前記上側制御配線部とが接続されるものであり、
    前記下側スイッチング素子は、下側制御部材により前記下側制御端子と前記下側制御配線部とが接続されるものであり、
    前記上側スイッチング素子、前記上側ショットキーバリアダイオード、前記下側スイッチング素子、及び前記下側ショットキーバリアダイオードのそれぞれは、前記上側制御配線部と前記下側制御配線部との前記第１方向の間に配置されており、
    前記上側制御配線部及び前記下側制御配線部は、前記第２方向に延びている
    請求項１５に記載のパワーモジュール。
  17. 前記第１基板及び前記第２基板のそれぞれは、グラファイト基板を有する
    請求項１５又は１６に記載のパワーモジュール。
  18. 前記第１基板は、前記第２方向における前記第１基板の熱伝導性が前記第１方向における前記第１基板の熱伝導性よりも低くなるように構成されており、
    前記第２基板は、前記第２方向における前記第２基板の熱伝導性が前記第１方向における前記第２基板の熱伝導性よりも低くなるように構成されている
    請求項１７に記載のパワーモジュール。
  19. ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有するとともに、前記第２上側端子にアノードが接続され、前記第１上側端子にカソードが接続されている上側ボディダイオードを有し、互いに並列に接続された複数の上側スイッチング素子と、
    ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有するとともに、前記第２下側端子にアノードが接続され、前記第１下側端子にカソードが接続されている下側ボディダイオードを有し、互いに並列に接続された複数の下側スイッチング素子と、
    ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続され、互いに並列に接続された複数の上側ショットキーバリアダイオードと、
    ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続され、互いに並列に接続された複数の下側ショットキーバリアダイオードと、
    前記上側スイッチング素子及び前記下側スイッチング素子がそれぞれ実装される表面側金属層が形成された基板と、
    前記基板の少なくとも一部と前記上側スイッチング素子と前記下側スイッチング素子と端子部材の一部とを封止する封止樹脂と、
    を備え、
    前記上側ショットキーバリアダイオード及び前記下側ショットキーバリアダイオードのそれぞれの順方向しきい値電圧は、前記上側ボディダイオード及び前記下側ボディダイオードのそれぞれの順方向しきい値電圧よりも低く、
    前記上側ショットキーバリアダイオードは前記上側スイッチング素子に内蔵されており、
    前記下側ショットキーバリアダイオードは前記下側スイッチング素子に内蔵されており、
    前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられ、
    前記基板は、前記複数の上側スイッチング素子が表面に実装される第１表面側金属層と、前記複数の下側スイッチング素子が表面に実装される第２表面側金属層とを有し、
    前記第１表面側金属層と前記第２表面側金属層とが並べられた方向を第１方向とすると、
    前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は、前記第１表面側金属層と前記第２表面側金属層が並べられた平面上において前記第１方向と直交する第２方向において交互に配置されており、
    前記端子部材は、その厚さ方向において前記第１表面側金属層と間隔を空けて対向する入力端子部材を有し、
    前記入力端子部材は、複数の接続部を有し、
    前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
    前記複数の上側スイッチング素子の前記第２上側端子はそれぞれ、上側電力用接続部材により前記第２表面側金属層に電気的に接続されており、
    前記複数の下側スイッチング素子の前記第２下側端子はそれぞれ、下側電力用接続部材により前記接続部に電気的に接続されている
    パワーモジュール。
  20. 前記基板は、前記第１表面側金属層が形成された第１基板と、前記第２表面側金属層が形成された第２基板と、から構成されるグラファイト基板を有し、
    前記第１基板において前記複数の上側スイッチング素子及び前記複数の上側ショットキーバリアダイオードが配置される表面には前記第１表面側金属層が設けられており、
    前記第１基板において前記第１基板の表面とは反対側の裏面には第１裏面側金属層が設けられており、
    前記第２基板において前記複数の下側スイッチング素子及び前記複数の下側ショットキーバリアダイオードが配置される表面には前記第２表面側金属層が設けられており、
    前記第２基板において前記第２基板の表面とは反対側の裏面には第２裏面側金属層が設けられている
    請求項１９に記載のパワーモジュール。
  21. 前記上側ショットキーバリアダイオード及び前記上側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体であり、
    前記下側ショットキーバリアダイオード及び前記下側スイッチング素子の前記ワイドギャップ半導体は、ＳｉＣを用いた半導体である
    請求項１４～２０のいずれか一項に記載のパワーモジュール。
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