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JP7305603B2 - 半導体装置 - Google Patents

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JP7305603B2
JP7305603B2 JP2020157060A JP2020157060A JP7305603B2 JP 7305603 B2 JP7305603 B2 JP 7305603B2 JP 2020157060 A JP2020157060 A JP 2020157060A JP 2020157060 A JP2020157060 A JP 2020157060A JP 7305603 B2 JP7305603 B2 JP 7305603B2
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electrically connected
side mosfet
gate
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達也 平川
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Description

本発明の実施形態は、半導体装置に関する。
パワー半導体モジュールでは、例えば、金属ベースの上に、絶縁基板を間に挟んでパワー半導体チップが実装される。パワー半導体チップは、例えば、Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）である。パワー半導体モジュールでは、低消費電力化のために、スイッチング時間を低減し、スイッチング損失を低減することが望まれる。また、パワー半導体モジュールでは、電流経路の電気抵抗を低減し、定常損失を低減することが望まれる。
特開２０１５－５３４１０号公報
本発明が解決しようとする課題は、スイッチング損失及び定常損失を低減できる半導体装置を提供することにある。
実施形態の半導体装置は、一端と前記一端と反対側の他端とを有する絶縁基板と、前記一端の側に設けられた第１の主端子と、前記一端の側に設けられた第２の主端子と、前記他端の側に設けられた出力端子と、前記絶縁基板の上に設けられ、第１の領域を有し、前記第１の領域で前記第１の主端子に電気的に接続された第１の金属層と、前記絶縁基板の上に設けられ、第２の領域、第３の領域、及び第４の領域を有し、前記第２の領域で前記第２の主端子と電気的に接続された第２の金属層と、前記絶縁基板の上に設けられ、前記第１の金属層と前記第２の金属層の間に位置し、第５の領域、第６の領域、及び第７の領域を有し、前記第７の領域で前記出力端子に電気的に接続された第３の金属層と、第１の上部電極と第１の下部電極と第１のゲート電極を含み、前記第１の金属層の上に設けられ、前記第１の上部電極が前記第５の領域に電気的に接続され、前記第１の下部電極が前記第１の金属層に電気的に接続された第１の半導体チップと、第２の上部電極と第２の下部電極と第２のゲート電極を含み、前記第１の金属層の上に設けられ、前記第２の上部電極が前記第６の領域に電気的に接続され、前記第２の下部電極が前記第１の金属層に電気的に接続され、前記第１の領域からの距離が前記第１の半導体チップよりも遠い第２の半導体チップと、第３の上部電極と第３の下部電極と第３のゲート電極を含み、前記第３の金属層の上に設けられ、前記第３の上部電極が前記第３の領域に電気的に接続され、前記第３の下部電極が前記第３の金属層に電気的に接続された第３の半導体チップと、第４の上部電極と第４の下部電極と第４のゲート電極を含み、前記第３の金属層の上に設けられ、前記第４の上部電極が前記第４の領域に電気的に接続され、前記第４の下部電極が前記第３の金属層に電気的に接続され、前記第５の領域からの距離が前記第３の半導体チップよりも遠い第４の半導体チップと、少なくとも前記第２の主端子の側の第１の部分及び前記出力端子の側の第２の部分が前記第２の金属層に電気的に接続された導電性部材と、を備え、前記第２の金属層は、前記第３の金属層に対向する側の第１の端部と、前記第１の端部と反対側の第２の端部とを有し、前記第３の領域と前記第２の端部との間に位置するスリットを含み、前記導電性部材は、前記スリットと前記第１の端部との間、及び、前記スリットと前記第２の端部との間の少なくともいずれか一方の位置に設けられる。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の等価回路図。 第１の実施形態の半導体装置の導電性部材の模式図。 比較例の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式上面図。 第２の実施形態の半導体装置の導電性部材の模式図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の導電性部材の模式図。 第４の実施形態の半導体装置の模式上面図。 第５の実施形態の半導体装置の模式上面図。 第５の実施形態の半導体装置の導電性部材の模式図。 第６の実施形態の半導体装置の模式上面図。 第６の実施形態の半導体装置の導電性部材の模式図。 第７の実施形態の半導体装置の模式上面図。 第７の実施形態の半導体装置の導電性部材の模式図。 第８の実施形態の半導体装置の模式上面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置は、一端と上記一端と反対側の他端とを有する絶縁基板と、一端の側に設けられた第１の主端子と、一端の側に設けられた第２の主端子と、他端の側に設けられた出力端子と、絶縁基板の上に設けられ、第１の領域を有し、第１の領域で第１の主端子に電気的に接続された第１の金属層と、絶縁基板の上に設けられ、第２の領域、第３の領域、及び第４の領域を有し、第２の領域で第２の主端子と電気的に接続された第２の金属層と、絶縁基板の上に設けられ、第１の金属層と第２の金属層の間に位置し、第５の領域、第６の領域、及び第７の領域を有し、第７の領域で出力端子に電気的に接続された第３の金属層と、第１の上部電極と第１の下部電極と第１のゲート電極を含み、第１の金属層の上に設けられ、第１の上部電極が第５の領域に電気的に接続され、第１の下部電極が第１の金属層に電気的に接続された第１の半導体チップと、第２の上部電極と第２の下部電極と第２のゲート電極を含み、第１の金属層の上に設けられ、第２の上部電極が第６の領域に電気的に接続され、第２の下部電極が第１の金属層に電気的に接続され、第１の領域からの距離が第１の半導体チップよりも遠い第２の半導体チップと、第３の上部電極と第３の下部電極と第３のゲート電極を含み、第３の金属層の上に設けられ、第３の上部電極が第３の領域に電気的に接続され、第３の下部電極が第３の金属層に電気的に接続された第３の半導体チップと、第４の上部電極と第４の下部電極と第４のゲート電極を含み、第３の金属層の上に設けられ、第４の上部電極が第４の領域に電気的に接続され、第４の下部電極が第３の金属層に電気的に接続され、第５の領域からの距離が第３の半導体チップよりも遠い第４の半導体チップと、少なくとも第２の主端子の側の第１の部分及び出力端子の側の第２の部分が第２の金属層に電気的に接続された導電性部材と、を備え、第２の金属層は、第３の金属層に対向する側の第１の端部と、第１の端部と反対側の第２の端部とを有し、第３の領域と第２の端部との間に位置するスリットを含み、導電性部材は、スリットと第１の端部との間、及び、スリットと第２の端部との間の少なくともいずれか一方の位置に設けられる。
図１は、第１の実施形態の半導体装置の模式上面図である。図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面である。図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図１のＢＢ’断面である。図４は、第１の実施形態の半導体装置の等価回路図である。
第１の実施形態の半導体装置は、パワー半導体モジュール１００である。図４に示すように、第１の実施形態のパワー半導体モジュール１００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール１００は、３個のハーフブリッジユニットが並列に接続されている。例えば、第１の実施形態のパワー半導体モジュールを３個用いることにより３相インバータ回路を構成できる。
図４に示すように、パワー半導体モジュール１００は、正端子Ｐ（第１の主端子）、負端子Ｎ（第２の主端子）、交流出力端子ＡＣ（出力端子）、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３を含む。それぞれのＭＯＳＦＥＴは、ｐｎ接合ダイオードに加え、ショットキーバリアダイオード（ＳＢＤ）を内蔵している。ＳＢＤは、例えば、還流電流を流す機能を有する。また、それぞれのＭＯＳＦＥＴは、ゲート抵抗を内蔵している。
ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、及び、ハイサイドＭＯＳＦＥＴ１３は並列に接続される。ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、及び、ローサイドＭＯＳＦＥＴ２３は並列に接続される。ハイサイドＭＯＳＦＥＴ１１とローサイドＭＯＳＦＥＴ２１、ハイサイドＭＯＳＦＥＴ１２とローサイドＭＯＳＦＥＴ２２、及び、ハイサイドＭＯＳＦＥＴ１３とローサイドＭＯＳＦＥＴ２３は、それぞれ直列に接続される。
第１の実施形態のパワー半導体モジュール１００は、図１、図２、及び図３に示すように、正端子Ｐ（第１の主端子）、負端子Ｎ（第２の主端子）、交流出力端子ＡＣ（出力端子）、ハイサイドＭＯＳＦＥＴ１１（第１の半導体チップ）、ハイサイドＭＯＳＦＥＴ１２（第２の半導体チップ）、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１（第３の半導体チップ）、ローサイドＭＯＳＦＥＴ２２（第４の半導体チップ）、ローサイドＭＯＳＦＥＴ２３、樹脂ケース２４、蓋２６、金属ベース２８、絶縁基板３０、第１の金属層３１、第２の金属層３２、第３の金属層３３、第１のゲート金属層３６、第２のゲート金属層３７、裏面金属層４０、第１のゲート端子４１、第２のゲート端子４２、ボンディングワイヤ４４、封止樹脂５０、抵抗低減用ボンディングワイヤ６０（導電性部材）を備える。
ハイサイドＭＯＳＦＥＴ１１（第１の半導体チップ）は、ソース電極１１ａ（第１の上部電極）、ドレイン電極１１ｂ（第１の下部電極）、ゲート電極１１ｃ（第１のゲート電極）、ゲート抵抗１１ｘ（第１のゲート抵抗）、ショットキーバリアダイオード１１ｙ（第１のショットキーバリアダイオード）を含む。ハイサイドＭＯＳＦＥＴ１２（第２の半導体チップ）は、ソース電極１２ａ（第２の上部電極）、ドレイン電極１２ｂ（第２の下部電極）、ゲート電極１２ｃ（第２のゲート電極）、ゲート抵抗１２ｘ（第２のゲート抵抗）、ショットキーバリアダイオード１２ｙ（第２のショットキーバリアダイオード）を含む。ハイサイドＭＯＳＦＥＴ１３は、ソース電極１３ａ、ドレイン電極１３ｂ、ゲート電極１３ｃ、ゲート抵抗１３ｘ、ショットキーバリアダイオード１３ｙを含む。
ローサイドＭＯＳＦＥＴ２１（第３の半導体チップ）は、ソース電極２１ａ（第３の上部電極）、ドレイン電極２１ｂ（第３の下部電極）、ゲート電極２１ｃ（第３のゲート電極）、ゲート抵抗２１ｘ（第３のゲート抵抗）、ショットキーバリアダイオード２１ｙ（第３のショットキーバリアダイオード）を含む。ローサイドＭＯＳＦＥＴ２２（第４の半導体チップ）は、ソース電極２２ａ（第４の上部電極）、ドレイン電極２２ｂ（第４の下部電極）、ゲート電極２２ｃ（第４のゲート電極）、ゲート抵抗２２ｘ（第４のゲート抵抗）、ショットキーバリアダイオード２２ｙ（第４のショットキーバリアダイオード）を含む。ローサイドＭＯＳＦＥＴ２３は、ソース電極２３ａ、ドレイン電極２３ｂ、ゲート電極２３ｃ、ゲート抵抗２３ｘ（第１のゲート抵抗）、ショットキーバリアダイオード２３ｙ（第１のショットキーバリアダイオード）を含む。
第１の金属層３１は、第１の領域３１ａを含む。第２の金属層３２は、第２の領域３２ａ、第３の領域３２ｂ、第４の領域３２ｃ、スリット３２ｘ、第１の端部Ｅ１、第２の端部Ｅ２を含む。第３の金属層３３は、第５の領域３３ａ、第６の領域３３ｂ、第７の領域３３ｃを含む。
図１は、パワー半導体モジュール１００から蓋２６及び封止樹脂５０を除いた状態の上面図である。
金属ベース２８は、例えば、銅である。例えば、パワー半導体モジュール１００を製品に実装する際、金属ベース２８の裏面には、図示しない放熱板が接続される。
絶縁基板３０は、金属ベース２８の上に設けられる。絶縁基板３０は、金属ベース２８とハイサイドＭＯＳＦＥＴ１１との間、金属ベース２８とハイサイドＭＯＳＦＥＴ１２との間、金属ベース２８とハイサイドＭＯＳＦＥＴ１３との間、金属ベース２８とローサイドＭＯＳＦＥＴ２１との間、金属ベース２８とローサイドＭＯＳＦＥＴ２２との間、金属ベース２８とローサイドＭＯＳＦＥＴ２３との間、に設けられる。
絶縁基板３０は、金属ベース２８とハイサイドＭＯＳＦＥＴ１１、金属ベース２８とハイサイドＭＯＳＦＥＴ１２、金属ベース２８とハイサイドＭＯＳＦＥＴ１３、金属ベース２８とローサイドＭＯＳＦＥＴ２１、金属ベース２８とローサイドＭＯＳＦＥＴ２２、金属ベース２８とローサイドＭＯＳＦＥＴ２３を電気的に分離する機能を有する。
絶縁基板３０は、例えば、セラミックである。絶縁基板３０は、例えば、酸化アルミニウム、窒化アルミニウム、又は、窒化シリコンである。
絶縁基板３０の表面には、第１の金属層３１、第２の金属層３２、第３の金属層３３、第１のゲート金属層３６、及び、第２のゲート金属層３７が設けられる。第１の金属層３１、第２の金属層３２、第３の金属層３３、第１のゲート金属層３６、及び、第２のゲート金属層３７は、例えば、銅である。
絶縁基板３０の裏面には、裏面金属層４０が設けられる。裏面金属層４０は、例えば、銅である。裏面金属層４０は、例えば、図示しない半田層又は銀ナノ粒子層を用いて金属ベース２８と接合される。
樹脂ケース２４は、金属ベース２８及び絶縁基板３０の周囲に設けられる。樹脂ケース２４の一部は、金属ベース２８の上に設けられる。樹脂ケース２４は、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３、及び絶縁基板３０を保護する機能を有する。
樹脂ケース２４の上には蓋２６が設けられる。蓋２６は、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３、及び絶縁基板３０を保護する機能を有する。
ハイサイドＭＯＳＦＥＴ１１は、第１の金属層３１の上に設けられる。ハイサイドＭＯＳＦＥＴ１１は、ソース電極１１ａ、ドレイン電極１１ｂ、ゲート電極１１ｃ、ゲート抵抗１１ｘ、ショットキーバリアダイオード１１ｙを含む。ソース電極１１ａは第１の上部電極の一例である。ドレイン電極１１ｂは、第１の下部電極の一例である。ゲート電極１１ｃは、第１のゲート電極の一例である。ゲート抵抗１１ｘは、第１のゲート抵抗の一例である。ショットキーバリアダイオード１１ｙは、第１のショットキーバリアダイオードの一例である。
ソース電極１１ａは第３の金属層３３の第５の領域３３ａに電気的に接続される。ソース電極１１ａと第５の領域３３ａは、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極１１ｂは第１の金属層３１に電気的に接続される。ドレイン電極１１ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第１の金属層３１に電気的に接続される。
ハイサイドＭＯＳＦＥＴ１２は、第１の金属層３１の上に設けられる。第１の領域３１ａからハイサイドＭＯＳＦＥＴ１２までの距離は、第１の領域３１ａからハイサイドＭＯＳＦＥＴ１１までの距離よりも遠い。
ハイサイドＭＯＳＦＥＴ１２は、ソース電極１２ａ、ドレイン電極１２ｂ、ゲート電極１２ｃ、ゲート抵抗１２ｘ、ショットキーバリアダイオード１２ｙを含む。ソース電極１２ａは第２の上部電極の一例である。ドレイン電極１２ｂは、第２の下部電極の一例である。ゲート電極１２ｃは、第２のゲート電極の一例である。ゲート抵抗１２ｘは、第２のゲート抵抗の一例である。ショットキーバリアダイオード１２ｙは、第２のショットキーバリアダイオードの一例である。
ソース電極１２ａは第３の金属層３３の第６の領域３３ｂに電気的に接続される。ソース電極１２ａと第６の領域３３ｂは、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極１２ｂは第１の金属層３１に電気的に接続される。ドレイン電極１２ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第１の金属層３１に電気的に接続される。
ハイサイドＭＯＳＦＥＴ１３は、第１の金属層３１の上に設けられる。第１の領域３１ａからハイサイドＭＯＳＦＥＴ１３までの距離は、第１の領域３１ａからハイサイドＭＯＳＦＥＴ１２までの距離よりも遠い。
ハイサイドＭＯＳＦＥＴ１３は、ソース電極１３ａ、ドレイン電極１３ｂ、ゲート電極１３ｃ、ゲート抵抗１３ｘ、ショットキーバリアダイオード１３ｙを含む。
ソース電極１３ａは第３の金属層３３に電気的に接続される。ソース電極１３ａと第３の金属層３３は、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極１３ｂは第１の金属層３１に電気的に接続される。ドレイン電極１３ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第１の金属層３１に電気的に接続される。
ローサイドＭＯＳＦＥＴ２１は、第３の金属層３３の上に設けられる。ローサイドＭＯＳＦＥＴ２１は、ソース電極２１ａ、ドレイン電極２１ｂ、ゲート電極２１ｃ、ゲート抵抗２１ｘ、ショットキーバリアダイオード２１ｙを含む。ソース電極２１ａは第３の上部電極の一例である。ドレイン電極２１ｂは、第３の下部電極の一例である。ゲート電極２１ｃは、第３のゲート電極の一例である。ゲート抵抗２１ｘは、第３のゲート抵抗の一例である。ショットキーバリアダイオード２１ｙは、第３のショットキーバリアダイオードの一例である。
ソース電極２１ａは第２の金属層３２の第３の領域３２ｂに電気的に接続される。ソース電極２１ａと第３の領域３２ｂは、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極２１ｂは第３の金属層３３に電気的に接続される。ドレイン電極２１ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第３の金属層３３に電気的に接続される。
ローサイドＭＯＳＦＥＴ２２は、第３の金属層３３の上に設けられる。第５の領域３３ａからローサイドＭＯＳＦＥＴ２２までの距離は、第５の領域３３ａからローサイドＭＯＳＦＥＴ２１までの距離よりも遠い。
ローサイドＭＯＳＦＥＴ２２は、ソース電極２２ａ、ドレイン電極２２ｂ、ゲート電極２２ｃ、ゲート抵抗２２ｘ、ショットキーバリアダイオード２２ｙを含む。ソース電極２２ａは第４の上部電極の一例である。ドレイン電極２２ｂは、第４の下部電極の一例である。ゲート電極２２ｃは、第４のゲート電極の一例である。ゲート抵抗２２ｘは、第４のゲート抵抗の一例である。ショットキーバリアダイオード２２ｙは、第４のショットキーバリアダイオードの一例である。
ソース電極２２ａは第２の金属層３２の第４の領域３２ｃに電気的に接続される。ソース電極２２ａと第４の領域３２ｃは、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極２２ｂは第３の金属層３３に電気的に接続される。ドレイン電極２２ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第３の金属層３３に電気的に接続される。
ローサイドＭＯＳＦＥＴ２３は、第３の金属層３３の上に設けられる。第５の領域３３ａからローサイドＭＯＳＦＥＴ２３までの距離は、第５の領域３３ａからローサイドＭＯＳＦＥＴ２２までの距離よりも遠い。
ローサイドＭＯＳＦＥＴ２３は、ソース電極２３ａ、ドレイン電極２３ｂ、ゲート電極２３ｃ、ゲート抵抗２３ｘ、ショットキーバリアダイオード２３ｙを含む。
ソース電極２３ａは第２の金属層３２に電気的に接続される。ソース電極２２ａと第２の金属層３２は、例えば、ボンディングワイヤ４４を用いて電気的に接続される。ドレイン電極２３ｂは第３の金属層３３に電気的に接続される。ドレイン電極２３ｂは、例えば、図示しない半田層又は銀ナノ粒子層を用いて第３の金属層３３に電気的に接続される。
ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、及びローサイドＭＯＳＦＥＴ２３は、例えば、炭化珪素（ＳｉＣ）を用いて形成される。ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、及びローサイドＭＯＳＦＥＴ２３は、炭化珪素を含む。ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、及びローサイドＭＯＳＦＥＴ２３は、図示しない炭化珪素層を含む。
封止樹脂５０は、樹脂ケース２４の中に充填される。封止樹脂５０は、樹脂ケース２４に囲まれる。封止樹脂５０は、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３、及び絶縁基板３０を覆う。
封止樹脂５０は、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３、及び絶縁基板３０を保護する機能を有する。また、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３、及び絶縁基板３０を絶縁する機能を有する。
封止樹脂５０は、樹脂を含む。封止樹脂５０は、例えば、シリコーンゲルである。封止樹脂５０には、例えば、エポキシ樹脂、ポリイミド樹脂等、その他の樹脂を適用することも可能である。
正端子Ｐは、絶縁基板３０の一端の側に設けられる。例えば、図１では、正端子Ｐは、絶縁基板３０の右側に設けられる。正端子Ｐは、配線接続穴を有する。
正端子Ｐは、第１の金属層３１に電気的に接続される。正端子Ｐは、第１の金属層３１の第１の領域３１ａに電気的に接続される。正端子Ｐは、例えば、ボンディングワイヤ４４を用いて第１の領域３１ａに電気的に接続される。
正端子Ｐには外部から、例えば、正電圧が印加される。
正端子Ｐは、金属で形成される。正端子Ｐは、例えば、銅である。
負端子Ｎは、絶縁基板３０の一端の側に設けられる。負端子Ｎは、正端子Ｐと、絶縁基板３０の同じ側に設けられる。例えば、図１では、負端子Ｎは、絶縁基板３０の右側に設けられる。負端子Ｎは、配線接続穴を有する。
負端子Ｎは、第２の金属層３２に電気的に接続される。負端子Ｎは、第２の金属層３２の第２の領域３２ａに電気的に接続される。負端子Ｎは、例えば、ボンディングワイヤ４４を用いて第２の領域３２ａに電気的に接続される。
負端子Ｎには外部から、例えば、負電圧が印加される。
負端子Ｎは、金属で形成される。負端子Ｎは、例えば、銅である。
交流出力端子ＡＣは、絶縁基板３０の他端の側に設けられる。交流出力端子ＡＣは、絶縁基板３０を間に挟んで、正端子Ｐ及び負端子Ｎの反対側に設けられる。図１では、交流出力端子ＡＣは、絶縁基板３０の左側に設けられる。交流出力端子ＡＣは、配線接続穴を有する。図１では、交流出力端子ＡＣが２個ある場合を例示している。
交流出力端子ＡＣは、第３の金属層３３に電気的に接続される。交流出力端子ＡＣは、第３の金属層３３の第７の領域３３ｃに電気的に接続される。交流出力端子ＡＣは、例えば、ボンディングワイヤ４４を用いて第７の領域３３ｃに電気的に接続される。
交流出力端子ＡＣは、ハーフブリッジ回路の出力電流を出力する。
第１のゲート端子４１は、ハイサイドＭＯＳＦＥＴ１１のゲート電極１１ｃに電気的に接続される。第１のゲート端子４１は、例えば、第１のゲート金属層３６、及びボンディングワイヤ４４を用いて、ゲート電極１１ｃに電気的に接続される。第１のゲート端子４１とゲート電極１１ｃとの間には、ゲート抵抗部品が設けられない。第１のゲート端子４１とゲート電極１１ｃとの間の電気抵抗は、例えば、５Ω以下である。
第１のゲート端子４１は、ハイサイドＭＯＳＦＥＴ１２のゲート電極１２ｃに電気的に接続される。第１のゲート端子４１は、例えば、第１のゲート金属層３６、及びボンディングワイヤ４４を用いて、ゲート電極１２ｃに電気的に接続される。第１のゲート端子４１とゲート電極１２ｃとの間には、ゲート抵抗部品が設けられない。第１のゲート端子４１とゲート電極１２ｃとの間の電気抵抗は、例えば、５Ω以下である。
第１のゲート端子４１は、ハイサイドＭＯＳＦＥＴ１３のゲート電極１３ｃに電気的に接続される。第１のゲート端子４１は、例えば、第１のゲート金属層３６、及びボンディングワイヤ４４を用いて、ゲート電極１３ｃに電気的に接続される。第１のゲート端子４１とゲート電極１３ｃとの間には、ゲート抵抗部品が設けられない。第１のゲート端子４１とゲート電極１３ｃとの間の電気抵抗は、例えば、５Ω以下である。
第２のゲート端子４２は、ローサイドＭＯＳＦＥＴ２１のゲート電極２１ｃに電気的に接続される。第２のゲート端子４２は、例えば、第２のゲート金属層３７、及びボンディングワイヤ４４を用いて、ゲート電極２１ｃに電気的に接続される。第２のゲート端子４２とゲート電極２１ｃとの間には、ゲート抵抗部品が設けられない。第２のゲート端子４２とゲート電極２１ｃとの間の電気抵抗は、例えば、５Ω以下である。
第２のゲート端子４２は、ローサイドＭＯＳＦＥＴ２２のゲート電極２２ｃに電気的に接続される。第２のゲート端子４２は、例えば、第２のゲート金属層３７、及びボンディングワイヤ４４を用いて、ゲート電極２２ｃに電気的に接続される。第２のゲート端子４２とゲート電極２２ｃとの間には、ゲート抵抗部品が設けられない。第２のゲート端子４２とゲート電極２２ｃとの間の電気抵抗は、例えば、５Ω以下である。
第２のゲート端子４２は、ローサイドＭＯＳＦＥＴ２３のゲート電極２３ｃに電気的に接続される。第２のゲート端子４２は、例えば、第２のゲート金属層３７、及びボンディングワイヤ４４を用いて、ゲート電極２３ｃに電気的に接続される。第２のゲート端子４２とゲート電極２３ｃとの間には、ゲート抵抗部品が設けられない。第２のゲート端子４２とゲート電極２３ｃとの間の電気抵抗は、例えば、５Ω以下である。
第１の金属層３１は、絶縁基板３０の上に設けられる。第１の金属層３１は、第１の領域３１ａを含む。第１の金属層３１は、第１の領域３１ａで正端子Ｐに電気的に接続される。
第２の金属層３２は、絶縁基板３０の上に設けられる。第２の金属層３２は、第２の領域３２ａ、第３の領域３２ｂ、及び第４の領域３２ｃを含む。第２の金属層３２は、第２の領域３２ａで負端子Ｎに電気的に接続される。第２の金属層３２は、第３の領域３２ｂでローサイドＭＯＳＦＥＴ２１のソース電極２１ａに電気的に接続される。第２の金属層３２は、第４の領域３２ｃでローサイドＭＯＳＦＥＴ２２のソース電極２２ａに電気的に接続される。
第２の金属層３２は、第１の端部Ｅ１、及び第２の端部Ｅ２を含む。第１の端部Ｅ１は、第３の金属層３３に対向する側の端部である。第２の端部Ｅ２は、第２の金属層３２を間に挟んで、第１の端部Ｅ１と反対側の端部である。
第２の金属層３２は、スリット３２ｘを含む。スリット３２ｘは、第３の領域３２ｂと第２の端部Ｅ２との間に位置する。スリット３２ｘは、例えば、ローサイドＭＯＳＦＥＴ２１からローサイドＭＯＳＦＥＴ２２に向かう第１の方向に延びる。
例えば、第１の端部Ｅ１とスリット３２ｘとの間の第１の距離（図１中のｄ１）は、スリット３２ｘと第２の端部Ｅ２との間の第２の距離（図１中のｄ２）よりも小さい。例えば、第１の距離ｄ１は第２の距離ｄ２の８０％以下である。
スリット３２ｘは、ローサイドＭＯＳＦＥＴ２１の配線の寄生インダクタンスを増加させる機能を有する。
スリット３２ｘの第１の方向の長さ（図１中のＬ１）は、例えば、ローサイドＭＯＳＦＥＴ２１の第１の方向の長さ（図１中のＬ２）よりも大きい。例えば、スリット３２ｘの長さＬ１は、ローサイドＭＯＳＦＥＴ２１の長さＬ２の１２０％以上４００％以下である。
第３の金属層３３は、絶縁基板３０の上に設けられる。第３の金属層３３は、第５の領域３３ａ、第６の領域３３ｂ、及び第７の領域３３ｃを含む。第３の金属層３３は、第５の領域３３ａでハイサイドＭＯＳＦＥＴ１１のソース電極１１ａに電気的に接続される。第３の金属層３３は、第６の領域３３ｂでハイサイドＭＯＳＦＥＴ１２のソース電極１２ａに電気的に接続される。第３の金属層３３は、第７の領域３３ｃで、交流出力端子ＡＣに電気的に接続される。
抵抗低減用ボンディングワイヤ６０（導電性部材）は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、第２の金属層３２の上に、例えば、８本設けられる。
図５は、第１の実施形態の半導体装置の導電性部材の模式図である。図５（ａ）は上面図、図５（ｂ）は断面図である。図５は、複数の抵抗低減用ボンディングワイヤ６０のうちの１本を示す。
抵抗低減用ボンディングワイヤ６０は、第１の部分６０ａ及び第２の部分６０ｂを有する。第１の部分６０ａは負端子Ｎの側にあり、第２の部分６０ｂは交流出力端子ＡＣの側に位置する。第１の部分６０ａ及び第２の部分６０ｂは、第２の金属層３２に電気的に接続される。
抵抗低減用ボンディングワイヤ６０は、第２の金属層３２の電気抵抗を低減する機能を有する。
抵抗低減用ボンディングワイヤ６０は、例えば、金属である。抵抗低減用ボンディングワイヤ６０は、例えば、銅又はアルミニウムを含む。抵抗低減用ボンディングワイヤ６０は、例えば、第２の金属層３２と同一材料である。
次に、第１の実施形態のパワー半導体モジュール１００の作用及び効果について説明する。
パワー半導体モジュールでは、低消費電力化のために、スイッチング時間を低減し、スイッチング損失を低減することが望まれる。パワー半導体チップがユニポーラ動作をするＭＯＳＦＥＴを含む場合、例えば、バイポーラ動作をするＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）を含む場合に比べ、スイッチング時間を短くすることが可能となる。
図６は、比較例の半導体装置の模式上面図である。図６は、図１に対応する図である。
比較例の半導体装置は、パワー半導体モジュール９００である。比較例のパワー半導体モジュール９００は、第２の金属層３２がスリット３２ｘを含まない点で、第１の実施形態のパワー半導体モジュール１００と異なる。また、比較例のパワー半導体モジュール９００は、第２の金属層３２の上に、抵抗低減用ボンディングワイヤ６０を備えない点で、第１の実施形態のパワー半導体モジュール１００と異なる。
また、比較例のパワー半導体モジュール９００は、絶縁基板３０の上に、ゲート抵抗部品を備える点で、第１の実施形態のパワー半導体モジュール１００と異なる。すなわち、パワー半導体モジュール９００は、第１のゲート抵抗５１、第２のゲート抵抗５２、第３のゲート抵抗５３、第４のゲート抵抗６１、第５のゲート抵抗６２、及び第６のゲート抵抗６３を備える。第１のゲート抵抗５１、第２のゲート抵抗５２、第３のゲート抵抗５３、第４のゲート抵抗６１、第５のゲート抵抗６２、及び第６のゲート抵抗６３は、例えば、それぞれ５Ω以上である。
第１のゲート抵抗５１は、第１のゲート端子４１とハイサイドＭＯＳＦＥＴ１１との間に電気的に接続される。第２のゲート抵抗５２は、第１のゲート端子４１とハイサイドＭＯＳＦＥＴ１２との間に電気的に接続される。第３のゲート抵抗５３は、第１のゲート端子４１とハイサイドＭＯＳＦＥＴ１３との間に電気的に接続される。
第４のゲート抵抗６１は、第２のゲート端子４２とローサイドＭＯＳＦＥＴ２１との間に電気的に接続される。第５のゲート抵抗６２は、第２のゲート端子４２とローサイドＭＯＳＦＥＴ２２との間に電気的に接続される。第６のゲート抵抗６３は、第２のゲート端子４２とローサイドＭＯＳＦＥＴ２３との間に電気的に接続される。
第１のゲート抵抗５１、第２のゲート抵抗５２、第３のゲート抵抗５３、第４のゲート抵抗６１、第５のゲート抵抗６２、及び第６のゲート抵抗６３は、各ＭＯＳＦＥＴのゲート電極に印加される突入電流を抑制し、パワー半導体モジュール９００の出力のリンギングを抑制する機能を有する。
パワー半導体モジュール９００は、パワー半導体モジュール１００と同様、ハイサイドＭＯＳＦＥＴ１１、ハイサイドＭＯＳＦＥＴ１２、及び、ハイサイドＭＯＳＦＥＴ１３が並列に接続される。また、パワー半導体モジュール９００は、パワー半導体モジュール１００と同様、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、及び、ローサイドＭＯＳＦＥＴ２３が並列に接続される。
例えば、パワー半導体モジュール９００では、負端子ＮからＭＯＳＦＥＴまでの配線長は、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３の順に長くなる。このため、ＭＯＳＦＥＴの配線の寄生インダクタンスは、ローサイドＭＯＳＦＥＴ２１、ローサイドＭＯＳＦＥＴ２２、ローサイドＭＯＳＦＥＴ２３の順に大きくなる。
並列に配置されたＭＯＳＦＥＴの寄生インダクタンスが異なると、パワー半導体モジュール９００のスイッチング時に、それぞれのＭＯＳＦＥＴのゲート電極とソース電極との間の電圧（以後、ゲート電圧）に生ずるサージ電圧にばらつきが生じる。また、並列に配置されたＭＯＳＦＥＴの寄生インダクタンスが異なると、パワー半導体モジュール９００のスイッチング時に、例えば、それぞれのＭＯＳＦＥＴが内蔵するＳＢＤに流れるサージ電流にばらつきが生じる。
例えば、ハイサイド側のＭＯＳＦＥＴをターンオンする際に、オフ状態のローサイド側のＭＯＳＦＥＴのゲート電圧に生ずるサージ電圧にばらつきが生じる。例えば、ゲート電極に正のサージ電圧が加わると、パワー半導体モジュール９００に誤点弧が生じ貫通電流が流れてしまうという問題が発生するおそれがある。貫通電流が流れると、例えば、パワー半導体モジュール９００が発熱により破壊するおそれがある。
また、例えば、ゲート電極に負のサージ電圧が加わると、ＭＯＳＦＥＴのゲート絶縁膜が破壊するという問題が発生するおそれがある。ＭＯＳＦＥＴのゲート絶縁膜が破壊すると、パワー半導体モジュール９００が破壊する。
例えば、パワー半導体モジュール９００では、負端子Ｎから近いローサイドＭＯＳＦＥＴ２１には、正のサージ電圧が加わりやすくなる。また、例えば、負端子Ｎから遠いローサイドＭＯＳＦＥＴ２３には、負のサージ電圧が加わりやすくなる。
また、例えば、ハイサイド側のＭＯＳＦＥＴをターンオフする際に、オフ状態のローサイド側のＭＯＳＦＥＴのＳＢＤに流れるサージ電流の大きさにばらつきが生じる。ＳＢＤに流れるサージ電流が大きくなると、ＭＯＳＦＥＴのｐｎ接合ダイオードに流れる電流が大きくなるおそれがある。ＭＯＳＦＥＴが炭化珪素を用いて形成されている場合、バイポーラ動作するｐｎ接合ダイオードに電流が流れると、積層欠陥の成長に伴うＭＯＳＦＥＴのオン抵抗の増加が生じるおそれがある。ＭＯＳＦＥＴのオン抵抗が増加することにより、パワー半導体モジュール９００の信頼性が低下するおそれがある。
例えば、パワー半導体モジュール９００では、負端子Ｎから近いローサイドＭＯＳＦＥＴ２１の内蔵ＳＢＤに流れるサージ電流が、ローサイドＭＯＳＦＥＴ２２のＳＢＤに流れるサージ電流や、ローサイドＭＯＳＦＥＴ２３のＳＢＤに流れるサージ電流よりも大きくなりやすい。
以上のように、パワー半導体モジュール９００では、並列に配置されるＭＯＳＦＥＴの配線の寄生インダクタンスのばらつきに起因して、パワー半導体モジュール９００のスイッチング時の破壊や、信頼性の低下が生じやすくなる。例えば、パワー半導体モジュール９００のスイッチング速度を低減することで、サージ電圧やサージ電流は低減するため、上記問題を解決することは可能である。しかし、スイッチング速度を低減すると、パワー半導体モジュール９００のスイッチング損失が増加する。
第１の実施形態のパワー半導体モジュール１００は、第２の金属層３２が、スリット３２ｘを含む。スリット３２ｘを設けることにより、負端子Ｎに最も近いローサイドＭＯＳＦＥＴ２１と、負端子Ｎとの間の実効的な配線長が、比較例のパワー半導体モジュール９００と比べて長くなる。このため、ローサイドＭＯＳＦＥＴ２１と負端子Ｎとの間の配線の寄生インダクタンスが、比較例のパワー半導体モジュール９００と比べて大きくなる。したがって、並列に配置されたＭＯＳＦＥＴの配線の寄生インダクタンスのばらつきが低減し、パワー半導体モジュール１００のスイッチング時の破壊や、信頼性の低下が抑制される。よって、パワー半導体モジュール１００のスイッチング損失が低減される。
並列に配置されたＭＯＳＦＥＴの寄生インダクタンスのばらつきを低減する観点から、第１の端部Ｅ１とスリット３２ｘとの間の第１の距離（図１中のｄ１）は、スリット３２ｘと第２の端部Ｅ２との間の第２の距離（図１中のｄ２）よりも小さいことが好ましい。第１の距離ｄ１は第２の距離ｄ２の８０％以下であることが好ましく、６０％以下であることがより好ましい。
並列に配置されたＭＯＳＦＥＴの寄生インダクタンスのばらつきを低減する観点から、スリット３２ｘの第１の方向の長さ（図１中のＬ１）は、ローサイドＭＯＳＦＥＴ２１の第１の方向の長さ（図１中のＬ２）よりも大きいことが好ましい。スリット３２ｘの長さＬ１は、ローサイドＭＯＳＦＥＴ２１の長さＬ２の１２０％以上であることが好ましく、１５０％以上であることがより好ましい。
また、第１の実施形態のパワー半導体モジュール１００は、ゲート抵抗部品を備えない。ゲート抵抗部品を備えないことで、絶縁基板３０の上にゲート抵抗部品を設けるためのスペースが不要となる。このため、例えば、第１の金属層３１、第２の金属層３２、又は、第３の金属層３３の第２の方向の幅を、比較例のパワー半導体モジュール９００よりも広くすることが可能である。したがって、パワー半導体モジュール１００の寄生インダクタンスを低減し、パワー半導体モジュール１００のスイッチング損失を低減することが可能となる。
なお、第１の実施形態のパワー半導体モジュール１００は、各ＭＯＳＦＥＴがゲート抵抗をチップ内に内蔵することで、各ＭＯＳＦＥＴに印加される突入電流を抑制し、パワー半導体モジュール１００の出力のリンギングを抑制する。
パワー半導体モジュール１００は、ゲート抵抗部品を備えない。したがって、第１のゲート端子４１と各ハイサイドＭＯＳＦＥＴのゲート電極との間の電気抵抗は、例えば、５Ω以下となる。また、第２のゲート端子４２と各ローサイドＭＯＳＦＥＴのゲート電極との間の電気抵抗は、例えば、５Ω以下となる。
さらに、第１の実施形態のパワー半導体モジュール１００は、第２の金属層３２の上に抵抗低減用ボンディングワイヤ６０が設けられる。抵抗低減用ボンディングワイヤ６０は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。
第１の実施形態のパワー半導体モジュール１００は、仮に抵抗低減用ボンディングワイヤ６０がない場合、第２の金属層３２にスリット３２ｘを設けることで、第２の金属層３２の電気抵抗が、比較例のパワー半導体モジュール９００よりも高くなっている。このため、例えば、交流出力端子ＡＣから負端子Ｎに向かう電流経路の電気抵抗が増大し、パワー半導体モジュール１００の定常損失が増加するおそれがある。
第１の実施形態のパワー半導体モジュール１００は、抵抗低減用ボンディングワイヤ６０を備えることにより、スリット３２ｘと第２の端部Ｅ２との間の部分の第２の金属層３２の電気抵抗が低減する。よって、定常損失を低減することが可能となる。
以上、第１の実施形態によれば、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第２の実施形態）
第２の実施形態の半導体装置は、導電性部材がブリッジ形状部材である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図７は、第２の実施形態の半導体装置の模式上面図である。図７は、第１の実施形態の図１に対応する図である。
第２の実施形態の半導体装置は、パワー半導体モジュール２００である。第２の実施形態のパワー半導体モジュール２００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール２００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール２００は、ブリッジ形状部材８０（導電性部材）を備える。
ブリッジ形状部材８０は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。ブリッジ形状部材８０は、第１の方向に延びる。ブリッジ形状部材８０は、第２の金属層３２の上に、例えば、第１の方向に２個並んで設けられる。
図８は、第２の実施形態の半導体装置の導電性部材の模式図である。図８（ａ）は上面図、図８（ｂ）は断面図である。図８は、複数のブリッジ形状部材８０のうちの１個を示す。
ブリッジ形状部材８０は、第１の部分８０ａ及び第２の部分８０ｂを有する。第１の部分８０ａは負端子Ｎの側にあり、第２の部分８０ｂは交流出力端子ＡＣの側に位置する。
第１の部分８０ａ及び第２の部分８０ｂは、第２の金属層３２に電気的に接続される。第１の部分８０ａ及び第２の部分８０ｂは、例えば、図示しない半田層により第２の金属層３２に接続される。第１の部分８０ａ及び第２の部分８０ｂは、例えば、超音波接続により第２の金属層３２に接続される。
ブリッジ形状部材８０は、第２の金属層３２の電気抵抗を低減する機能を有する。
ブリッジ形状部材８０は、例えば、金属である。ブリッジ形状部材８０は、例えば、銅又はアルミニウムを含む。ブリッジ形状部材８０は、例えば、第２の金属層３２と同一材料である。
以上、第２の実施形態によれば、第１の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、第１の実施形態と同様、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第３の実施形態）
第３の実施形態の半導体装置は、導電性部材が板状部材である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図９は、第３の実施形態の半導体装置の模式上面図である。図９は、第１の実施形態の図１に対応する図である。
第３の実施形態の半導体装置は、パワー半導体モジュール３００である。第３の実施形態のパワー半導体モジュール３００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール３００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール３００は、板状部材９０（導電性部材）を備える。
板状部材９０は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。板状部材９０は、第１の方向に延びる。板状部材９０は、第２の金属層３２の上に、例えば、第１の方向に２個並んで設けられる。
図１０は、第３の実施形態の半導体装置の導電性部材の模式図である。図１０（ａ）は上面図、図１０（ｂ）は断面図である。図１０は、複数の板状部材９０のうちの１個を示す。
板状部材９０は、第１の部分９０ａ及び第２の部分９０ｂを有する。第１の部分９０ａは負端子Ｎの側にあり、第２の部分９０ｂは交流出力端子ＡＣの側に位置する。
第１の部分９０ａ及び第２の部分９０ｂを含む板状部材９０の下面全体が、第２の金属層３２に電気的に接続される。板状部材９０は、例えば、図示しない半田層により第２の金属層３２に接続される。板状部材９０は、例えば、超音波接続により第２の金属層３２に接続される。
板状部材９０は、第２の金属層３２の電気抵抗を低減する機能を有する。
板状部材９０は、例えば、金属である。板状部材９０は、例えば、銅又はアルミニウムを含む。板状部材９０は、例えば、第２の金属層３２と同一材料である。
以上、第３の実施形態によれば、第１の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、第１の実施形態と同様、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第４の実施形態）
第４の実施形態の半導体装置は、スリットと第１の端部との間にも導電性部材が設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図１１は、第４の実施形態の半導体装置の模式上面図である。図１１は、第１の実施形態の図１に対応する図である。
第４の実施形態の半導体装置は、パワー半導体モジュール４００である。第４の実施形態のパワー半導体モジュール４００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール４００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール４００は、抵抗低減用ボンディングワイヤ６０（導電性部材）を備える。
抵抗低減用ボンディングワイヤ６０は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、スリット３２ｘと第２の端部Ｅ２との間の第２の金属層３２の上に、例えば、８本設けられる。
抵抗低減用ボンディングワイヤ６０は、スリット３２ｘと第１の端部Ｅ１との間にも設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、スリット３２ｘと第１の端部Ｅ１との間の第２の金属層３２の上に、例えば、１本設けられる。
第４の実施形態のパワー半導体モジュール４００は、抵抗低減用ボンディングワイヤ６０を備えることにより、スリット３２ｘと第２の端部Ｅ２との間の部分及びスリット３２ｘと第１の端部Ｅ１との間の部分の第２の金属層３２の電気抵抗が低減する。よって、第１の実施形態よりも更に定常損失を低減することが可能となる。
なお、スリット３２ｘと第１の端部Ｅ１との間の部分のみに抵抗低減用ボンディングワイヤ６０を設ける構成とすることも可能である。
以上、第４の実施形態によれば、第１の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第５の実施形態）
第５の実施形態の半導体装置は、一端と上記一端と反対側の他端とを有する絶縁基板と、一端の側に設けられた第１の主端子と、一端の側に設けられた第２の主端子と、他端の側に設けられた出力端子と、絶縁基板の上に設けられ、第１の領域を有し、第１の領域で第１の主端子に電気的に接続された第１の金属層と、絶縁基板の上に設けられ、第２の領域、第３の領域、及び第４の領域を有し、第２の領域で第２の主端子と電気的に接続された第２の金属層と、絶縁基板の上に設けられ、第１の金属層と第２の金属層の間に位置し、第５の領域、第６の領域、及び第７の領域を有し、第７の領域で出力端子に電気的に接続された第３の金属層と、第１の上部電極と第１の下部電極と第１のゲート電極を含み、第１の金属層の上に設けられ、第１の上部電極が第５の領域に電気的に接続され、第１の下部電極が第１の金属層に電気的に接続された第１の半導体チップと、第２の上部電極と第２の下部電極と第２のゲート電極を含み、第１の金属層の上に設けられ、第２の上部電極が第６の領域に電気的に接続され、第２の下部電極が第１の金属層に電気的に接続され、第１の領域からの距離が第１の半導体チップよりも遠い第２の半導体チップと、第３の上部電極と第３の下部電極と第３のゲート電極を含み、第３の金属層の上に設けられ、第３の上部電極が第３の領域に電気的に接続され、第３の下部電極が第３の金属層に電気的に接続された第３の半導体チップと、第４の上部電極と第４の下部電極と第４のゲート電極を含み、第３の金属層の上に設けられ、第４の上部電極が第４の領域に電気的に接続され、第４の下部電極が第３の金属層に電気的に接続され、第５の領域からの距離が第３の半導体チップよりも遠い第４の半導体チップと、少なくとも第２の主端子の側の第１の部分及び出力端子の側の第２の部分が第３の金属層に電気的に接続された導電性部材と、を備え、第３の金属層は、第１の金属層に対向する側の第１の端部と、第１の端部と反対側の第２の端部とを有し、第５の領域と第２の端部との間に位置するスリットを含み、導電性部材は、スリットと第１の端部との間、及び、スリットと第２の端部との間の少なくともいずれか一方の位置に設けられる。
第５の実施形態の半導体装置は、第２の金属層ではなく、第３の金属層にスリットが設けられる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を一部省略する場合がある。
図１２は、第５の実施形態の半導体装置の模式上面図である。図１２は、第１の実施形態の図１に対応する図である。
第５の実施形態の半導体装置は、パワー半導体モジュール５００である。第５の実施形態のパワー半導体モジュール５００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール５００は、３個のハーフブリッジユニットが並列に接続されている。
第５の実施形態のパワー半導体モジュール５００は、正端子Ｐ（第１の主端子）、負端子Ｎ（第２の主端子）、交流出力端子ＡＣ（出力端子）、ハイサイドＭＯＳＦＥＴ１１（第１の半導体チップ）、ハイサイドＭＯＳＦＥＴ１２（第２の半導体チップ）、ハイサイドＭＯＳＦＥＴ１３、ローサイドＭＯＳＦＥＴ２１（第３の半導体チップ）、ローサイドＭＯＳＦＥＴ２２（第４の半導体チップ）、ローサイドＭＯＳＦＥＴ２３、樹脂ケース２４、蓋２６、金属ベース２８、絶縁基板３０、第１の金属層３１、第２の金属層３２、第３の金属層３３、第１のゲート金属層３６、第２のゲート金属層３７、裏面金属層４０、第１のゲート端子４１、第２のゲート端子４２、ボンディングワイヤ４４、封止樹脂５０、抵抗低減用ボンディングワイヤ６０（導電性部材）を備える。
第３の金属層３３は、絶縁基板３０の上に設けられる。第３の金属層３３は、第５の領域３３ａ、第６の領域３３ｂ、及び第７の領域３３ｃを含む。第３の金属層３３は、第５の領域３３ａでハイサイドＭＯＳＦＥＴ１１のソース電極１１ａに電気的に接続される。第３の金属層３３は、第６の領域３３ｂでハイサイドＭＯＳＦＥＴ１２のソース電極１２ａに電気的に接続される。第３の金属層３３は、第７の領域３３ｃで、交流出力端子ＡＣに電気的に接続される。
第３の金属層３３は、第１の端部Ｅ１、及び第２の端部Ｅ２を含む。第１の端部Ｅ１は、第１の金属層３１に対向する側の端部である。第２の端部Ｅ２は、第３の金属層３３を間に挟んで、第１の端部Ｅ１と反対側の端部である。第２の端部Ｅ２は、第２の金属層３２に対向する側の端部である。
第３の金属層３３は、スリット３３ｘを含む。スリット３３ｘは、第５の領域３３ａと第２の端部Ｅ２との間に位置する。スリット３３ｘは、例えば、ローサイドＭＯＳＦＥＴ２１からローサイドＭＯＳＦＥＴ２２に向かう第１の方向に延びる。
例えば、第１の端部Ｅ１とスリット３３ｘとの間の第３の距離（図１２中のｄ３）は、スリット３３ｘと第２の端部Ｅ２との間の第４の距離（図１２中のｄ４）よりも小さい。例えば、第３の距離ｄ３は第４の距離ｄ４の８０％以下である。
スリット３３ｘは、ハイサイドＭＯＳＦＥＴ１１の配線の寄生インダクタンスを増加させる機能を有する。
スリット３３ｘの第１の方向の長さ（図１２中のＬ３）は、例えば、ハイサイドＭＯＳＦＥＴ１１の第１の方向の長さ（図１２中のＬ４）よりも大きい。例えば、スリット３３ｘの長さＬ３は、ハイサイドＭＯＳＦＥＴ１１の長さＬ４の１２０％以上４００％以下である。
抵抗低減用ボンディングワイヤ６０（導電性部材）は、スリット３３ｘと第２の端部Ｅ２との間に設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、第３の金属層３３の上に、例えば、１本設けられる。
図１３は、第５の実施形態の半導体装置の導電性部材の模式図である。図１３（ａ）は上面図、図１３（ｂ）は断面図である。図１３は、抵抗低減用ボンディングワイヤ６０を示す。
抵抗低減用ボンディングワイヤ６０は、第１の部分６０ａ及び第２の部分６０ｂを有する。第１の部分６０ａは負端子Ｎの側にあり、第２の部分６０ｂは交流出力端子ＡＣの側に位置する。第１の部分６０ａ及び第２の部分６０ｂは、第３の金属層３３に電気的に接続される。
抵抗低減用ボンディングワイヤ６０は、第３の金属層３３の電気抵抗を低減する機能を有する。
抵抗低減用ボンディングワイヤ６０は、例えば、金属である。抵抗低減用ボンディングワイヤ６０は、例えば、銅又はアルミニウムを含む。抵抗低減用ボンディングワイヤ６０は、例えば、第３の金属層３３と同一材料である。
第５の実施形態のパワー半導体モジュール５００は、スリット３３ｘを設けることにより、並列に配置されたＭＯＳＦＥＴの配線の寄生インダクタンスのばらつきが低減する。したがって、パワー半導体モジュール５００のスイッチング時の破壊や、信頼性の低下が抑制される。よって、パワー半導体モジュール５００のスイッチング損失が低減される。
並列に配置されたＭＯＳＦＥＴの寄生インダクタンスのばらつきを低減する観点から、第１の端部Ｅ１とスリット３３ｘとの間の第３の距離（図１２中のｄ３）は、スリット３３ｘと第２の端部Ｅ２との間の第４の距離（図１２中のｄ４）よりも小さいことが好ましい。第３の距離ｄ３は第４の距離ｄ４の８０％以下であることが好ましく、６０％以下であることがより好ましい。
並列に配置されたＭＯＳＦＥＴの寄生インダクタンスのばらつきを低減する観点から、スリット３３ｘの第１の方向の長さ（図１２中のＬ３）は、ハイサイドＭＯＳＦＥＴ１１の第１の方向の長さ（図１２中のＬ４）よりも大きいことが好ましい。スリット３３ｘの長さＬ３は、ハイサイドＭＯＳＦＥＴ１１の長さＬ４の１２０％以上であることが好ましく、１５０％以上であることがより好ましい。
さらに、第５の実施形態のパワー半導体モジュール５００は、第３の金属層３３の上に抵抗低減用ボンディングワイヤ６０が設けられる。抵抗低減用ボンディングワイヤ６０は、スリット３３ｘと第２の端部Ｅ２との間に設けられる。
第５の実施形態のパワー半導体モジュール５００は、仮に抵抗低減用ボンディングワイヤ６０がない場合、第３の金属層３３にスリット３３ｘを設けることで、第３の金属層３３の電気抵抗が、スリット３３ｘを設けない場合と比べ高くなっている。このため、例えば、正端子Ｐから交流出力端子ＡＣに向かう電流経路の電気抵抗が増大し、パワー半導体モジュール５００の定常損失が増加するおそれがある。
第５の実施形態のパワー半導体モジュール５００は、抵抗低減用ボンディングワイヤ６０を備えることにより、スリット３３ｘと第２の端部Ｅ２との間の部分の第３の金属層３３の電気抵抗が低減する。よって、定常損失を低減することが可能となる。
以上、第５の実施形態によれば、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第６の実施形態）
第６の実施形態の半導体装置は、導電性部材がブリッジ形状部材である点で、第５の実施形態の半導体装置と異なる。以下、第５の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図１４は、第６の実施形態の半導体装置の模式上面図である。図１４は、第５の実施形態の図１２に対応する図である。
第６の実施形態の半導体装置は、パワー半導体モジュール６００である。第６の実施形態のパワー半導体モジュール６００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール６００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール６００は、ブリッジ形状部材８０（導電性部材）を備える。
ブリッジ形状部材８０は、スリット３２ｘと第２の端部Ｅ２との間に設けられる。ブリッジ形状部材８０は、第１の方向に延びる。ブリッジ形状部材８０は、第３の金属層３３の上に、１個設けられる。
図１５は、第６の実施形態の半導体装置の導電性部材の模式図である。図１５（ａ）は上面図、図１５（ｂ）は断面図である。図１５は、ブリッジ形状部材８０を示す。
ブリッジ形状部材８０は、第１の部分８０ａ及び第２の部分８０ｂを有する。第１の部分８０ａは負端子Ｎの側にあり、第２の部分８０ｂは交流出力端子ＡＣの側に位置する。
第１の部分８０ａ及び第２の部分８０ｂは、第３の金属層３３に電気的に接続される。第１の部分８０ａ及び第２の部分８０ｂは、例えば、図示しない半田層により第３の金属層３３に接続される。第１の部分８０ａ及び第２の部分８０ｂは、例えば、超音波接続により第３の金属層３３に接続される。
ブリッジ形状部材８０は、第３の金属層３３の電気抵抗を低減する機能を有する。
ブリッジ形状部材８０は、例えば、金属である。ブリッジ形状部材８０は、例えば、銅又はアルミニウムを含む。ブリッジ形状部材８０は、例えば、第３の金属層３３と同一材料である。
以上、第６の実施形態によれば、第５の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、第５の実施形態と同様、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第７の実施形態）
第７の実施形態の半導体装置は、導電性部材が板状部材である点で、第５の実施形態の半導体装置と異なる。以下、第５の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図１６は、第７の実施形態の半導体装置の模式上面図である。図１６は、第５の実施形態の図１２に対応する図である。
第７の実施形態の半導体装置は、パワー半導体モジュール７００である。第７の実施形態のパワー半導体モジュール７００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール７００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール７００は、板状部材９０（導電性部材）を備える。
板状部材９０は、スリット３３ｘと第２の端部Ｅ２との間に設けられる。板状部材９０は、第１の方向に延びる。板状部材９０は、第３の金属層３３の上に、例えば、第１の方向に１個設けられる。
図１７は、第７の実施形態の半導体装置の導電性部材の模式図である。図１７（ａ）は上面図、図１７（ｂ）は断面図である。図１７は、板状部材９０を示す。
板状部材９０は、第１の部分９０ａ及び第２の部分９０ｂを有する。第１の部分９０ａは負端子Ｎの側にあり、第２の部分９０ｂは交流出力端子ＡＣの側に位置する。
第１の部分９０ａ及び第２の部分９０ｂ含む板状部材９０の下面全体が、第３の金属層３３に電気的に接続される。板状部材９０は、例えば、図示しない半田層により第３の金属層３３に接続される。板状部材９０は、例えば、超音波接続により第３の金属層３３に接続される。
板状部材９０は、第３の金属層３３の電気抵抗を低減する機能を有する。
板状部材９０は、例えば、金属である。板状部材９０は、例えば、銅又はアルミニウムを含む。板状部材９０は、例えば、第３の金属層３３と同一材料である。
以上、第７の実施形態によれば、第５の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、第５の実施形態と同様、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
（第８の実施形態）
第８の実施形態の半導体装置は、スリットと第１の端部との間にも導電性部材が設けられる点で、第５の実施形態の半導体装置と異なる。以下、第５の実施形態の半導体装置と重複する内容については、一部記述を省略する場合がある。
図１８は、第８の実施形態の半導体装置の模式上面図である。図１８は、第５の実施形態の図１２に対応する図である。
第８の実施形態の半導体装置は、パワー半導体モジュール８００である。第８の実施形態のパワー半導体モジュール８００は、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。パワー半導体モジュール８００は、３個のハーフブリッジユニットが並列に接続されている。
パワー半導体モジュール８００は、抵抗低減用ボンディングワイヤ６０（導電性部材）を備える。
抵抗低減用ボンディングワイヤ６０は、スリット３３ｘと第２の端部Ｅ２との間に設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、スリット３３ｘと第２の端部Ｅ２との間の第３の金属層３３の上に、例えば、１本設けられる。
抵抗低減用ボンディングワイヤ６０は、スリット３３ｘと第１の端部Ｅ１との間にも設けられる。抵抗低減用ボンディングワイヤ６０は、第１の方向に延びる。抵抗低減用ボンディングワイヤ６０は、スリット３３ｘと第１の端部Ｅ１との間の第３の金属層３３の上に、例えば、１本設けられる。
第８の実施形態のパワー半導体モジュール８００は、抵抗低減用ボンディングワイヤ６０を備えることにより、スリット３３ｘと第２の端部Ｅ２との間の部分及びスリット３３ｘと第１の端部Ｅ１との間の部分の第３の金属層３３の電気抵抗が低減する。よって、第５の実施形態よりも更に定常損失を低減することが可能となる。
なお、スリット３３ｘと第１の端部Ｅ１との間の部分のみに、抵抗低減用ボンディングワイヤ６０を設ける構成とすることも可能である。
以上、第８の実施形態によれば、第５の実施形態と同様、並列に配置されたパワー半導体チップの寄生インダクタンスのばらつきを低減することで、パワー半導体モジュールのスイッチング損失を低減できる。さらに、電流経路の電気抵抗を低減することで、パワー半導体モジュールの定常損失を低減できる。
第１ないし第８の実施形態では、第２の金属層３２及び第３の金属層３３のいずれか一方にスリットが設けられる場合を例に説明したが、第２の金属層３２及び第３の金属層３３の両方にスリットを設けても構わない。その場合、第２の金属層３２及び第３の金属層３３の両方に導電性部材を設けても構わない。
第１ないし第８の実施形態では、半導体チップとしてＭＯＳＦＥＴを用いる場合を例に説明したが、パワー半導体チップはＭＯＳＦＥＴに限定されるものではない。例えば、パワー半導体チップとして、ＩＧＢＴなど、その他のトランジスタを適用することも可能である。また、パワー半導体チップとして、例えば、ＳＢＤを内蔵しないＭＯＳＦＥＴを適用することも可能である。
第１ないし第８の実施形態では、半導体チップとしてＭＯＳＦＥＴを用いる場合を例に説明したが、パワー半導体チップはＭＯＳＦＥＴに限定されるものではない。例えば、パワー半導体チップとして、ＩＧＢＴなど、その他のトランジスタを適用することも可能である。また、パワー半導体チップとして、例えば、ＳＢＤを内蔵しないＭＯＳＦＥＴを適用することも可能である。
第１ないし第８の実施形態では、並列に配置されるパワー半導体チップの数が３個の場合を例に説明したが、パワー半導体チップは、２個であっても、４個以上であっても構わない。
第１ないし第８の実施形態では、パワー半導体モジュールが「２ｉｎ１」タイプのモジュールである場合を例に説明したが、パワー半導体モジュールは、例えば、「４ｉｎ１」タイプ又は「６ｉｎ１」タイプなど、その他の回路構成であっても構わない。
第１ないし第８の実施形態では、パワー半導体チップが、炭化珪素（ＳｉＣ）を用いて形成される場合を例に説明したが、パワー半導体チップは、例えば、シリコンや窒化ガリウムなど、その他の半導体を用いて形成されるパワー半導体チップでも構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ ハイサイドＭＯＳＦＥＴ（第１の半導体チップ）
１１ａ ソース電極（第１の上部電極）
１１ｂ ドレイン電極（第１の下部電極）
１１ｃ ゲート電極（第１のゲート電極）
１２ ハイサイドＭＯＳＦＥＴ（第２の半導体チップ）
１２ａ ソース電極（第２の上部電極）
１２ｂ ドレイン電極（第２の下部電極）
１２ｃ ゲート電極（第２のゲート電極）
２１ ローサイドＭＯＳＦＥＴ（第３の半導体チップ）
２１ａ ソース電極（第３の上部電極）
２１ｂ ドレイン電極（第３の下部電極）
２１ｃ ゲート電極（第３のゲート電極）
２２ ローサイドＭＯＳＦＥＴ（第４の半導体チップ）
２２ａ ソース電極（第４の上部電極）
２２ｂ ドレイン電極（第４の下部電極）
２２ｃ ゲート電極（第４のゲート電極）
３０ 絶縁基板
３１ 第１の金属層
３１ａ 第１の領域
３２ 第２の金属層
３２ａ 第２の領域
３２ｂ 第３の領域
３２ｃ 第４の領域
３２ｘ スリット
３３ 第３の金属層
３３ａ 第５の領域
３３ｂ 第６の領域
３３ｃ 第７の領域
３３ｘ スリット
６０ 抵抗低減用ボンディングワイヤ（導電性部材）
８０ ブリッジ形状部材（導電性部材）
９０ 板状部材（導電性部材）
１００ パワー半導体モジュール（半導体装置）
２００ パワー半導体モジュール（半導体装置）
３００ パワー半導体モジュール（半導体装置）
４００ パワー半導体モジュール（半導体装置）
５００ パワー半導体モジュール（半導体装置）
６００ パワー半導体モジュール（半導体装置）
７００ パワー半導体モジュール（半導体装置）
８００ パワー半導体モジュール（半導体装置）
ＡＣ 交流出力端子（出力端子）
Ｅ１ 第１の端部
Ｅ２ 第２の端部
Ｎ 負端子（第２の主端子）
Ｐ 正端子（第１の主端子）
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
ｄ４ 第４の距離

Claims (9)

  1. 一端と前記一端と反対側の他端とを有する絶縁基板と、
    前記一端の側に設けられた第１の主端子と、
    前記一端の側に設けられた第２の主端子と、
    前記他端の側に設けられた出力端子と、
    前記絶縁基板の上に設けられ、第１の領域を有し、前記第１の領域で前記第１の主端子に電気的に接続された第１の金属層と、
    前記絶縁基板の上に設けられ、第２の領域、第３の領域、及び第４の領域を有し、前記第２の領域で前記第２の主端子と電気的に接続された第２の金属層と、
    前記絶縁基板の上に設けられ、前記第１の金属層と前記第２の金属層の間に位置し、第５の領域、第６の領域、及び第７の領域を有し、前記第７の領域で前記出力端子に電気的に接続された第３の金属層と、
    第１の上部電極と第１の下部電極と第１のゲート電極を含み、前記第１の金属層の上に設けられ、前記第１の上部電極が前記第５の領域に電気的に接続され、前記第１の下部電極が前記第１の金属層に電気的に接続された第１の半導体チップと、
    第２の上部電極と第２の下部電極と第２のゲート電極を含み、前記第１の金属層の上に設けられ、前記第２の上部電極が前記第６の領域に電気的に接続され、前記第２の下部電極が前記第１の金属層に電気的に接続され、前記第１の領域からの距離が前記第１の半導体チップよりも遠い第２の半導体チップと、
    第３の上部電極と第３の下部電極と第３のゲート電極を含み、前記第３の金属層の上に設けられ、前記第３の上部電極が前記第３の領域に電気的に接続され、前記第３の下部電極が前記第３の金属層に電気的に接続された第３の半導体チップと、
    第４の上部電極と第４の下部電極と第４のゲート電極を含み、前記第３の金属層の上に設けられ、前記第４の上部電極が前記第４の領域に電気的に接続され、前記第４の下部電極が前記第３の金属層に電気的に接続され、前記第５の領域からの距離が前記第３の半導体チップよりも遠い第４の半導体チップと、
    少なくとも前記第２の主端子の側の第１の部分及び前記出力端子の側の第２の部分が、前記第２の金属層に電気的に接続された導電性部材と、
    を備え、
    前記第２の金属層は、前記第３の金属層に対向する側の第１の端部と、前記第１の端部と反対側の第２の端部とを有し、前記第３の領域と前記第２の端部との間に位置するスリットを含み、
    前記導電性部材は、前記スリットと前記第１の端部との間、及び、前記スリットと前記第２の端部との間の少なくともいずれか一方の位置に設けられた、半導体装置。
  2. 前記導電性部材は、ボンディングワイヤである請求項１記載の半導体装置。
  3. 前記導電性部材は板状部材である請求項１記載の半導体装置。
  4. 前記導電性部材と前記第２の金属層は同一材料である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の端部と前記スリットとの間の第１の距離は、前記スリットと前記第２の端部との間の第２の距離よりも小さい請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 一端と前記一端と反対側の他端とを有する絶縁基板と、
    前記一端の側に設けられた第１の主端子と、
    前記一端の側に設けられた第２の主端子と、
    前記他端の側に設けられた出力端子と、
    前記絶縁基板の上に設けられ、第１の領域を有し、前記第１の領域で前記第１の主端子に電気的に接続された第１の金属層と、
    前記絶縁基板の上に設けられ、第２の領域、第３の領域、及び第４の領域を有し、前記第２の領域で前記第２の主端子と電気的に接続された第２の金属層と、
    前記絶縁基板の上に設けられ、前記第１の金属層と前記第２の金属層の間に位置し、第５の領域、第６の領域、及び第７の領域を有し、前記第７の領域で前記出力端子に電気的に接続された第３の金属層と、
    第１の上部電極と第１の下部電極と第１のゲート電極を含み、前記第１の金属層の上に設けられ、前記第１の上部電極が前記第５の領域に電気的に接続され、前記第１の下部電極が前記第１の金属層に電気的に接続された第１の半導体チップと、
    第２の上部電極と第２の下部電極と第２のゲート電極を含み、前記第１の金属層の上に設けられ、前記第２の上部電極が前記第６の領域に電気的に接続され、前記第２の下部電極が前記第１の金属層に電気的に接続され、前記第１の領域からの距離が前記第１の半導体チップよりも遠い第２の半導体チップと、
    第３の上部電極と第３の下部電極と第３のゲート電極を含み、前記第３の金属層の上に設けられ、前記第３の上部電極が前記第３の領域に電気的に接続され、前記第３の下部電極が前記第３の金属層に電気的に接続された第３の半導体チップと、
    第４の上部電極と第４の下部電極と第４のゲート電極を含み、前記第３の金属層の上に設けられ、前記第４の上部電極が前記第４の領域に電気的に接続され、前記第４の下部電極が前記第３の金属層に電気的に接続され、前記第５の領域からの距離が前記第３の半導体チップよりも遠い第４の半導体チップと、
    少なくとも前記第２の主端子の側の第１の部分及び前記出力端子の側の第２の部分が前記第３の金属層に電気的に接続された導電性部材と、
    を備え、
    前記第３の金属層は、前記第１の金属層に対向する側の第１の端部と、前記第１の端部と反対側の第２の端部とを有し、前記第５の領域と前記第２の端部との間に位置するスリットを含み、
    前記導電性部材は、前記スリットと前記第１の端部との間、及び、前記スリットと前記第２の端部との間の少なくともいずれか一方の位置に設けられた、半導体装置。
  7. 前記導電性部材は、ボンディングワイヤである請求項６記載の半導体装置。
  8. 前記導電性部材は板状部材である請求項６記載の半導体装置。
  9. 前記導電性部材と前記第３の金属層は同一材料である請求項６ないし請求項８いずれか一項記載の半導体装置。
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