JP7545044B2 - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

Description

本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。

窒化物半導体を用いた半導体装置が知られている。例えば、ＧａＮ（ガリウムナイトライド）をチャネル層（「電子走行層」とも称される）に用い、ＡｌＧａＮ（アルミニウムガリウムナイトライド）をバリア層（「電子供給層」とも称される）に用いた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。このようなＨＥＭＴに関し、ＧａＮのチャネル層上に、一面内にＧａ面（（０００１）面）とＮ面（（０００－１）面）とを有するＡｌＧａＮのバリア層を設け、そのＧａ面にゲート電極、ソース電極及びドレイン電極を設け、Ｎ面にホール引き抜き電極を設ける技術が知られている。このほか、Ｎ面成長させたＡｌＧａＮのバリア層上に、Ｎ面成長させたＧａＮのチャネル層を設け、その上にゲート電極、ソース電極及びドレイン電極を設ける技術、チャネル層上にＡｌＧａＮのバリア層を介してゲート電極を設ける技術が知られている。また、ＡｌＮ（アルミニウムナイトライド）のバリア層上にＧａＮのチャネル層を設け、その上にＡｌＮのバリア層を設けた構造を備えるＨＥＭＴも知られている。

特開２０１１－００３６５２号公報 特開２００６－２６９５３４号公報 米国特許第７５４４９６３号明細書

ＧａＮのチャネル層をＡｌＮ等のバリア層で挟む構造を備えた半導体装置では、チャネル層とバリア層との間のバンドオフセットにより、チャネル層を輸送される電子の閉じ込めを強め、量子閉じ込め構造による電子移動度の向上の実現が期待される。しかし、このような量子閉じ込め構造では、電子濃度の高いチャネル層、電子濃度分布の広いチャネル層を得ることができず、十分に抵抗の低いチャネル層を備えた高性能の半導体装置を得ることができない場合がある。

１つの側面では、本発明は、低抵抗のチャネル層を備えた高性能の半導体装置を実現することを目的とする。

１つの態様では、（０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層と、前記第１バリア層の前記第１面に設けられ、ＧａＮを含むチャネル層と、前記チャネル層の前記第１バリア層側とは反対側の第２面に設けられ、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層と、前記スペーサ層の前記チャネル層側とは反対側の第３面に設けられ、第２窒化物半導体を含む第２バリア層と、前記チャネル層の、前記スペーサ層及び前記第２バリア層が設けられる側に設けられた第１電極及び第２電極とを有し、前記第１電極はショットキー電極又は絶縁膜を介して設けられた電極であり、前記第２電極はオーミック電極である半導体装置が提供される。

また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。

１つの側面では、低抵抗のチャネル層を備えた高性能の半導体装置を実現することが可能になる。

半導体装置の例について説明する図である。 量子閉じ込め構造を有する半導体装置の第１の例について説明する図である。 量子閉じ込め構造を有する半導体装置の第２の例について説明する図（その１）である。 量子閉じ込め構造を有する半導体装置の第２の例について説明する図（その２）である。 第１の実施の形態に係る半導体装置の一例について説明する図である。 第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。 第１の実施の形態に係る半導体装置の変形例について説明する図である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第２実施の形態に係る半導体装置の一例について説明する図である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。 第３の実施の形態に係る半導体装置の一例について説明する図である。 第４の実施の形態に係る半導体パッケージの一例について説明する図である。 第５の実施の形態に係る力率改善回路の一例について説明する図である。 第６の実施の形態に係る電源装置の一例について説明する図である。 第７の実施の形態に係る増幅器の一例について説明する図である。

窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、ＨＥＭＴについての報告が数多くなされている。ＨＥＭＴの１つとして、ＡｌＧａＮをバリア層、ＧａＮをチャネル層として用いたＨＥＭＴが知られている。このようなＨＥＭＴでは、ＡｌＧａＮの自発分極、及びＧａＮとの格子定数差に起因したひずみによってＡｌＧａＮに発生するピエゾ分極により、ＧａＮに高濃度の二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成され、高出力デバイスが実現される。また、窒化物半導体を用いた半導体装置の更なる高性能化のため、ＡｌＮとＧａＮの大きなバンドオフセットによってキャリアとなる電子の閉じ込めを強め、電子移動度の向上を目指した、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置も提案されている。

図１は半導体装置の例について説明する図である。図１（Ａ）には半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には半導体装置の第２の例の要部断面図を模式的に示している。

図１（Ａ）に示す半導体装置１０００は、ＨＥＭＴの一例である。半導体装置１０００は、チャネル層１０１０、バリア層１０２０、ゲート電極１０３０、ソース電極１０４０及びドレイン電極１０５０を有する。チャネル層１０１０には、例えば、ＧａＮが用いられる。バリア層１０２０は、チャネル層１０１０上に設けられる。バリア層１０２０には、例えば、ＡｌＧａＮが用いられる。ゲート電極１０３０、ソース電極１０４０及びドレイン電極１０５０には、それぞれ所定の金属が用いられる。ゲート電極１０３０は、ショットキー電極として機能するようにバリア層１０２０上に設けられる。ソース電極１０４０及びドレイン電極１０５０は、オーミック電極として機能するようにコンタクト層１０６０を通じてチャネル層１０１０のＧａＮに接続される。

一例として半導体装置１０００は、チャネル層１０１０のＧａＮとバリア層１０２０のＡｌＧａＮとがヘテロ接合された、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する。半導体装置１０００では、バリア層１０２０のＡｌＧａＮの自発分極、及びチャネル層１０１０のＧａＮとの格子定数差に起因したひずみによってバリア層１０２０のＡｌＧａＮに発生するピエゾ分極により、チャネル層１０１０に２ＤＥＧが生成される。半導体装置１０００の動作時には、ソース電極１０４０とドレイン電極１０５０との間に所定の電圧が供給され、ゲート電極１０３０に所定のゲート電圧が供給される。ソース電極１０４０とドレイン電極１０５０との間のチャネル層１０１０のＧａＮにキャリアの電子２０００が輸送されるチャネルが形成され、半導体装置１０００のトランジスタ機能が実現される。

しかし、半導体装置１０００では、図１（Ａ）のＱ部に示すように、デバイス奥部を経由したリーク電流が発生する場合がある。このようなリーク電流の発生は、半導体装置１０００の電子輸送効率の低下、半導体装置１０００及びそれを用いた電子装置や電子機器の性能の低下、信頼性の低下を招く恐れがある。

一方、図１（Ｂ）に示す半導体装置１１００は、量子閉じ込め構造を用いたＨＥＭＴの一例である。半導体装置１１００は、バリア層１１１０、チャネル層１１２０、バリア層１１３０、ゲート電極１１４０、ソース電極１１５０及びドレイン電極１１６０を有する。バリア層１１１０及びバリア層１１３０には、例えば、ＡｌＮが用いられる。チャネル層１１２０は、バリア層１１１０とバリア層１１３０との間に設けられる。チャネル層１１２０には、例えば、ＧａＮが用いられる。ゲート電極１１４０、ソース電極１１５０及びドレイン電極１１６０には、それぞれ所定の金属が用いられる。ゲート電極１１４０は、ショットキー電極として機能するようにバリア層１１３０上に設けられる。ソース電極１１５０及びドレイン電極１１６０は、オーミック電極として機能するようにコンタクト層１１７０を通じてチャネル層１１２０のＧａＮと接続される。

一例として半導体装置１１００は、チャネル層１１２０のＧａＮがバリア層１１１０及びバリア層１１３０のＡｌＮで挟まれた、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１１００の動作時には、ソース電極１１５０とドレイン電極１１６０との間に所定の電圧が供給され、ゲート電極１１４０に所定のゲート電圧が供給される。ソース電極１１５０とドレイン電極１１６０との間のチャネル層１１２０のＧａＮにキャリアの電子２０００が輸送されるチャネルが形成され、半導体装置１１００のトランジスタ機能が実現される。

半導体装置１１００では、チャネル層１１２０のＧａＮとバリア層１１１０及びバリア層１１３０のＡｌＮとの間の大きなバンドオフセットにより、キャリアの電子２０００の閉じ込めが強められ、デバイス奥部への電子２０００の拡散が規制される。これにより、半導体装置１１００では、デバイス奥部を経由したリーク電流の発生、それによる電子輸送効率の低下、半導体装置１１００及びそれを用いた電子装置や電子機器の性能の低下、信頼性の低下が抑えられる効果が期待される。

しかしながら、量子閉じ込め構造を採用する半導体装置では、電子濃度の高いチャネル層、電子濃度分布の広いチャネル層を得ることができず、十分に抵抗の低いチャネル層を備えた半導体装置を実現することができない場合がある。この点について、図２～図４を参照して説明する。

図２は量子閉じ込め構造を有する半導体装置の第１の例について説明する図である。図２（Ａ）には量子閉じ込め構造を有する半導体装置の第１の例の要部断面図を模式的に示している。図２（Ｂ）には量子閉じ込め構造を有する半導体装置の第１の例のエネルギーバンド構造を模式的に示している。尚、図２（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。

図２（Ａ）に示す半導体装置１２００は、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有するＨＥＭＴの一例である。半導体装置１２００は、バリア層１２１０、チャネル層１２２０、バリア層１２３０、ゲート電極１２４０、ソース電極１２５０及びドレイン電極１２６０を有する。バリア層１２１０及びバリア層１２３０には、ＡｌＮが用いられる。チャネル層１２２０は、バリア層１２１０とバリア層１２３０との間に設けられる。チャネル層１２２０には、ＧａＮが用いられる。ゲート電極１２４０、ソース電極１２５０及びドレイン電極１２６０は、例えば、バリア層１２３０上に設けられる。ゲート電極１２４０、ソース電極１２５０及びドレイン電極１２６０には、それぞれ所定の金属が用いられ、ゲート電極１２４０はショットキー電極として機能し、ソース電極１２５０及びドレイン電極１２６０はオーミック電極として機能する。

半導体装置１２００において、バリア層１２１０は、その厚さ方向が［０００１］方向のＡｌＮの層であり、チャネル層１２２０のＧａＮが積層される側の面１２１０ａが（０００１）面、即ちIII族（Ａｌ）極性面となる層である。チャネル層１２２０は、その厚さ方向が［０００１］方向となるようにＡｌＮのバリア層１２１０の面１２１０ａ（（０００１）面）上に成長されたＧａＮの層であり、バリア層１２３０のＡｌＮが積層される側の面１２２０ａが（０００１）面、即ちIII族（Ｇａ）極性面となる層である。バリア層１２３０は、その厚さ方向が［０００１］方向となるようにＧａＮのチャネル層１２２０の面１２２０ａ（（０００１）面）上に成長されたＡｌＮの層であり、ＧａＮのチャネル層１２２０側とは反対側の面１２３０ａが（０００１）面、即ちIII族（Ａｌ）極性面となる層である。

半導体装置１２００は、III族（Ａｌ又はＧａ）極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１２００では、チャネル層１２２０のＧａＮ上に、それよりも格子定数の小さいバリア層１２３０のＡｌＮが設けられることで、バリア層１２３０にピエゾ分極が発生する。バリア層１２３０のＡｌＮの自発分極、及びチャネル層１２２０のＧａＮとの格子定数差に起因してバリア層１２３０のＡｌＮに発生するピエゾ分極により、バリア層１２３０との接合界面近傍のチャネル層１２２０に２ＤＥＧ２１００が生成される。フェルミ準位Ｅｆがチャネル層１２２０のＧａＮとバリア層１２３０のＡｌＮとの接合界面の伝導帯Ｅｃよりも上（高エネルギー側）となれば、バリア層１２３０との接合界面近傍のチャネル層１２２０に２ＤＥＧ２１００が生成される。半導体装置１２００では、チャネル層１２２０のＧａＮが、バリア層１２１０及びバリア層１２３０のＡｌＮで挟まれることで、キャリアの電子の閉じ込めが強められ、デバイス奥部への電子の拡散が規制される。

ところが、III族極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１２００では、チャネル層１２２０の下地のバリア層１２１０に強い自発分極が発生し得る。この下地のバリア層１２１０に発生する強い自発分極により、図２（Ａ）及び図２（Ｂ）に示すように、チャネル層１２２０のＧａＮの、下地のバリア層１２１０のＡｌＮとの接合界面近傍には、二次元正孔ガス（Two Dimensional Hole Gas；２ＤＨＧ）２１１０が生成される。半導体装置１２００では、この２ＤＨＧ２１１０により、チャネル層１２２０のＧａＮの、その面１２２０ａ側のバリア層１２３０のＡｌＮとの接合界面近傍に生成される２ＤＥＧ２１００が消失してしまうことが起こり得る。このような２ＤＨＧ２１１０による２ＤＥＧ２１００の消失は、チャネル層１２２０のＧａＮが薄くなるほど生じ易くなる。２ＤＨＧ２１１０による２ＤＥＧ２１００の消失は、チャネル層１２２０のＧａＮの電子濃度の低下、それによる高抵抗化を招く恐れがある。

図３及び図４は量子閉じ込め構造を有する半導体装置の第２の例について説明する図である。図３（Ａ）には量子閉じ込め構造を有する半導体装置の第２の例の要部断面図を模式的に示している。図３（Ｂ）及び図４には量子閉じ込め構造を有する半導体装置の第２の例のエネルギーバンド構造を模式的に示している。尚、図３（Ｂ）及び図４において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。

図３（Ａ）に示す半導体装置１３００は、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有するＨＥＭＴの一例である。半導体装置１３００は、バリア層１３１０、チャネル層１３２０、バリア層１３３０、ゲート電極１３４０、ソース電極１３５０及びドレイン電極１３６０を有する。バリア層１３１０及びバリア層１３３０には、ＡｌＮが用いられる。チャネル層１３２０は、バリア層１３１０とバリア層１３３０との間に設けられる。チャネル層１３２０には、ＧａＮが用いられる。ゲート電極１３４０、ソース電極１３５０及びドレイン電極１３６０は、例えば、バリア層１３３０上に設けられる。ゲート電極１３４０、ソース電極１３５０及びドレイン電極１３６０には、それぞれ所定の金属が用いられ、ゲート電極１３４０はショットキー電極として機能し、ソース電極１３５０及びドレイン電極１３６０はオーミック電極として機能する。

半導体装置１３００において、バリア層１３１０は、その厚さ方向が［０００－１］方向のＡｌＮの層であり、チャネル層１３２０のＧａＮが積層される側の面１３１０ａが（０００－１）面、即ちＮ極性面となる層である。チャネル層１３２０は、その厚さ方向が［０００－１］方向となるようにＡｌＮのバリア層１３１０の面１３１０ａ（（０００－１）面）上に成長されたＧａＮの層であり、バリア層１３３０のＡｌＮが積層される側の面１３２０ａが（０００－１）面、即ちＮ極性面となる層である。バリア層１３３０は、その厚さ方向が［０００－１］方向となるようにＧａＮのチャネル層１３２０の面１３２０ａ（（０００－１）面）上に成長されたＡｌＮの層であり、ＧａＮのチャネル層１３２０側とは反対側の面１３３０ａが（０００－１）面、即ちＮ極性面となる層である。

半導体装置１３００は、Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１３００では、チャネル層１３２０のＧａＮの、下地のバリア層１３１０のＡｌＮとの接合界面近傍に、２ＤＥＧ２２００が生成される。図３（Ｂ）に示すように、フェルミ準位Ｅｆがチャネル層１３２０のＧａＮとその下地のバリア層１３１０のＡｌＮとの接合界面の伝導帯Ｅｃよりも上（高エネルギー側）となることで、下地のバリア層１３１０との接合界面近傍のチャネル層１３２０に２ＤＥＧ２２００が生成される。Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１３００では、チャネル層１３２０のＧａＮの、下地のバリア層１３１０のＡｌＮ側に２ＤＥＧが生成されるため、チャネル層１３２０の薄膜化が可能となる。

ところが、Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１３００では、チャネル層１３２０のＧａＮが、バリア層１３１０及びバリア層１３３０のＡｌＮによって挟まれる。そのため、図４に示すように、バリア層１３１０及びバリア層１３３０のＡｌＮに挟まれるチャネル層１３２０のＧａＮに、強い内部電界が生じる。その結果、２ＤＥＧ２２００が、チャネル層１３２０のＧａＮの、下地のバリア層１３１０のＡｌＮ側の接合界面近傍にしか生成されず、図４に示すように、チャネル層１３２０のＧａＮの電子濃度分布が、バリア層１３１０のＡｌＮ側に局在化した狭い分布となることが起こり得る。チャネル層１３２０のＧａＮの、バリア層１３１０のＡｌＮ側に局在化した電子濃度分布は、電子濃度の低下を招き、チャネル層１３２０の高抵抗化を招く恐れがある。

以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、低抵抗のチャネル層を備えた高性能の半導体装置を実現する。
［第１の実施の形態］
図５は第１の実施の形態に係る半導体装置の一例について説明する図である。図５には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図５に示す半導体装置１Ａは、量子閉じ込め構造を用いたＨＥＭＴの一例である。半導体装置１Ａは、バリア層１０、チャネル層２０、スペーサ層３０、バリア層４０、ゲート電極５０、ソース電極６０及びドレイン電極７０を有する。

バリア層１０には、ＡｌＮが用いられる。バリア層１０は、チャネル層２０が設けられる側の面１０ａに、（０００－１）面、即ちＮ極性面を有する。バリア層１０には、例えば、ＡｌＮ自立基板を用いることができる。このほか、バリア層１０には、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、ＧａＮ等の下地基板上に、Ｎ極性面である面１０ａを有するＡｌＮの層が形成されたものを用いることもできる。バリア層１０は、チャネル層２０が設けられる側の面１０ａがＮ極性面であるＡｌＮを含むものであれば、単層構造を有するものであってもよいし、積層構造を有するものであってもよい。所定の下地基板上にＮ極性面を有するＡｌＮの層を形成してバリア層１０を得る場合、そのＡｌＮの層は、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、下地基板上に形成される。バリア層１０のＡｌＮの厚さ（［０００－１］方向の厚さ）は、後述のようにチャネル層２０に２ＤＥＧ１００を生成させるための自発分極及びピエゾ分極を発生させる観点から、２００ｎｍ以上とされることが好ましい。尚、バリア層１０は、「下地」又は「下地層」とも称される。

チャネル層２０には、ＧａＮが用いられる。チャネル層２０は、バリア層１０のＡｌＮのＮ極性面である面１０ａ上に設けられる。チャネル層２０は、バリア層１０側とは反対側の面２０ａ、即ちスペーサ層３０が設けられる側の面２０ａに、（０００－１）面、即ちＮ極性面を有する。面２０ａにＮ極性面を有するチャネル層２０は、ＭＯＶＰＥ法又はＭＢＥ法を用いて、面１０ａにＮ極性面を有するバリア層１０上に形成される。チャネル層２０のＧａＮの厚さ（［０００－１］方向の厚さ）は、チャネル層２０の薄膜化、後述のようなスペーサ層３０によるチャネル層２０の内部電界の緩和の観点から、２０ｎｍ以下とされることが好ましい。

スペーサ層３０には、ＩｎＧａＮが用いられる。スペーサ層３０は、チャネル層２０のＧａＮのＮ極性面である面２０ａ上に設けられる。スペーサ層３０は、チャネル層２０側とは反対側の面３０ａ、即ちバリア層４０が設けられる側の面３０ａに、（０００－１）面、即ちＮ極性面を有する。面３０ａにＮ極性面を有するスペーサ層３０は、ＭＯＶＰＥ法又はＭＢＥ法を用いて、面２０ａにＮ極性面を有するチャネル層２０上に形成される。スペーサ層３０の厚さ（［０００－１］方向の厚さ）は、例えば、１ｎｍ程度に設定される。

バリア層４０には、ＡｌＧａＮが用いられる。バリア層４０は、スペーサ層３０のＩｎＧａＮのＮ極性面である面３０ａ上に設けられる。バリア層４０は、スペーサ層３０側とは反対側の面４０ａに、（０００－１）面、即ちＮ極性面を有する。面４０ａにＮ極性面を有するバリア層４０は、ＭＯＶＰＥ法又はＭＢＥ法を用いて、面３０ａにＮ極性面を有するスペーサ層３０上に形成される。バリア層４０の厚さ（［０００－１］方向の厚さ）は、例えば、８ｎｍ程度に設定される。

一例として半導体装置１Ａは、Ｎ極性面を利用したＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１Ａでは、チャネル層２０のＧａＮの、下地のバリア層１０のＡｌＮとの接合界面近傍に、２ＤＥＧ１００が生成される。

ゲート電極５０は、バリア層４０のチャネル層２０側とは反対側に設けられる。ゲート電極５０は、例えば、バリア層４０の面４０ａ上に設けられる。ゲート電極５０には、金属を用いることができる。例えば、ゲート電極５０として、Ｎｉ（ニッケル）とその上に設けられたＡｕ（金）とを有する金属電極が設けられる。ゲート電極５０は、蒸着法等を用いて形成される。ゲート電極５０は、例えば、ショットキー電極として機能する。ゲート電極５０とバリア層４０との間には、窒化物半導体が用いられたキャップ層（図示せず）が介在されてもよい。このほか、ゲート電極５０とバリア層４０との間には、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜（図示せず）が介在されてもよい。

ソース電極６０及びドレイン電極７０は、ゲート電極５０の両側に設けられる。ソース電極６０及びドレイン電極７０には、金属を用いることができる。例えば、ソース電極６０及びドレイン電極７０として、Ｔａ（タンタル）とその上に設けられたＡｌとを有する金属電極が設けられる。ソース電極６０及びドレイン電極７０は、蒸着法等を用いて形成される。ソース電極６０及びドレイン電極７０は、オーミック電極として機能する。ソース電極６０及びドレイン電極７０は、バリア層４０及びスペーサ層３０を貫通してチャネル層２０と接続されてもよい。ソース電極６０及びドレイン電極７０は、バリア層４０及びスペーサ層３０或いは更にチャネル層２０を貫通するように設けられるコンタクト層（図示せず）上に設けられてそのコンタクト層を通じてチャネル層２０と接続されてもよい。

図６は第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。尚、図６において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。

上記のように、半導体装置１Ａは、バリア層１０のＡｌＮの、Ｎ極性面の面１０ａ上に、チャネル層２０のＧａＮが設けられる。そのチャネル層２０のＧａＮの、Ｎ極性面の面２０ａ上に、スペーサ層３０のＩｎＧａＮが設けられる。そのスペーサ層３０のＩｎＧａＮの、Ｎ極性面の面３０ａ上に、バリア層４０のＡｌＧａＮが設けられる。このような量子閉じ込め構造を有する半導体装置１Ａのエネルギーバンド構造は、図６に示すようなものとなる。

ここで、半導体装置１Ａにおいて、バリア層１０、チャネル層２０、スペーサ層３０及びバリア層４０の各層の自発分極は、Ｎ極性面側（面１０ａ，２０ａ，３０ａ，４０ａ側）が正となるような向きに働く。バリア層１０及びバリア層４０には、自発分極と同じ向きのピエゾ分極が発生する。チャネル層２０のＧａＮのＮ極性面（面２０ａ）に設けられるスペーサ層３０のＩｎＧａＮには、それがチャネル層２０のＧａＮと格子整合する場合、自発分極とは逆向きのピエゾ分極、即ちＮ極性面（面３０ａ）側とは反対（チャネル層２０）側が正となるような向きに働くピエゾ分極が発生する。これにより、図６に示すように、スペーサ層３０のＩｎＧａＮとチャネル層２０のＧａＮとの界面のバンドが押し下げられ、チャネル層２０のＧａＮの内部電界が緩和される。チャネル層２０のＧａＮの内部電界が緩和されることで、上記図４（及び図３（Ｂ））に示したような強い内部電界が生じる場合に比べて、電子濃度分布がチャネル層２０内に広がる分布となり、チャネル層２０内の電子濃度が高くなる。半導体装置１Ａでは、このようにスペーサ層３０が設けられることでチャネル層２０の内部電界が緩和され、それによって電子濃度分布がチャネル層２０内に広げられ、チャネル層２０内の電子濃度が高められることで、チャネル層２０の低抵抗化が実現される。

一例として、シミュレーションによれば、上記図４（及び図３（Ｂ））に示したようなエネルギーバンド構造を有する、上記図３（Ａ）に示したような半導体装置１３００では、そのチャネル層１３２０のＧａＮのシート抵抗が、１９４Ω／□となる。これに対し、図６に示したようなエネルギーバンド構造を有する、図５に示したような半導体装置１Ａでは、そのチャネル層２０のＧａＮのシート抵抗が、５３Ω／□となり、上記半導体装置１３００の１／４程度に低減される。

半導体装置１Ａによれば、Ｎ極性面を利用したＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造により、ＧａＮのチャネル層２０のリーク電流の発生が効果的に抑えられる。更に、ＩｎＧａＮのスペーサ層３０を設けることによるＧａＮのチャネル層２０の内部電界の緩和により、チャネル層２０の電子濃度分布が広げられ、電子濃度が高められ、チャネル層２０が低抵抗化される。これにより、チャネル層２０の電子輸送効率が高められる。電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備えた、高性能、高信頼性の半導体装置１Ａが実現される。

半導体装置１Ａにおいて、下地のバリア層１０のＡｌＮの厚さを薄くすると、十分な分極が得られず、チャネル層２０のＧａＮに十分な２ＤＥＧ１００が生成されないことが起こり得る。チャネル層２０のＧａＮに十分な２ＤＥＧ１００を生成させるためには、バリア層１０のＡｌＮの厚さを２００ｎｍ以上にすることが好ましい。

半導体装置１Ａにおいて、スペーサ層３０のＩｎＧａＮを設けてチャネル層２０のＧａＮの内部電界を緩和させる効果は、チャネル層２０のＧａＮの厚さが薄くなるほど強くなる。また、チャネル層２０のＧａＮの内部電界は、その厚さが厚くなるほど弱まるため、チャネル層２０のＧａＮが十分に厚い場合には、スペーサ層３０のＩｎＧａＮを設けることによるチャネル層２０のＧａＮの内部電界の緩和効果は小さくなる。スペーサ層３０のＩｎＧａＮを設けることによる十分な内部電界の緩和効果を得るためには、チャネル層２０のＧａＮの厚さを２０ｎｍ以下にすることが好ましく、１０ｎｍ以下にすることがより好ましい。

スペーサ層３０のＩｎＧａＮには、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）で表されるものを用いることができる。スペーサ層３０のＩｎＧａＮのＩｎ（インジウム）組成ｘは、チャネル層２０のＧａＮやバリア層４０のＡｌＧａＮとの格子定数差、発生するピエゾ分極の大きさ等の観点から、好ましくは０＜ｘ≦０．２の範囲に設定される。Ｉｎ組成ｘが０．２０を上回ると、スペーサ層３０への電子のリークが発生して耐圧が低下したり、チャネル層２０のＧａＮやバリア層４０のＡｌＧａＮとの格子不整合が大きくなって適切なピエゾ分極が得られなくなったりする可能性があるためである。

図５及び図６には、バリア層１０にＡｌＮを用いる半導体装置１Ａを例示したが、バリア層１０には、チャネル層２０のＧａＮに２ＤＥＧ１００を生成させることができるものであれば、ＡｌＮのほか、ＡｌＧａＮ等の窒化物半導体を用いることもできる。

また、図５及び図６には、バリア層４０にＡｌＧａＮを用いる半導体装置１Ａを例示したが、このバリア層４０のＡｌＧａＮには、Ａｌ_ｐＧａ_１－ｐＮ（０＜ｐ＜１）で表されるものを用いることができる。バリア層４０には、ＡｌＧａＮのほか、ＡｌＮ、ＩｎＡｌＧａＮ（インジウムアルミニウムガリウムナイトライド）、ＩｎＡｌＮ（インジウムアルミニウムナイトライド）等の窒化物半導体を用いることもできる。即ち、バリア層４０には、Ｉｎ_ｙＡｌ_ｚＧａ_{１－（ｙ＋ｚ）}Ｎ（０≦ｙ＜１，０＜ｚ≦１，０＜ｙ＋ｚ≦１）で表されるものを用いることができる。

バリア層１０及びバリア層４０には、互いの構成元素群又はそれらの組成比が異なる窒化物半導体が用いられてもよいし、互いの構成元素群及びそれらの組成比が同じ窒化物半導体が用いられてもよい。

バリア層４０に、ＡｌＧａＮに代えて、別の窒化物半導体を用いた場合の例を図７に示す。
図７は第１の実施の形態に係る半導体装置の変形例について説明する図である。図７（Ａ）及び図７（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置の別例の要部断面図を模式的に示している。

図７（Ａ）に示す半導体装置１Ａａは、バリア層４０にＡｌＮが用いられた構成を有する点で、上記半導体装置１Ａと相違する。半導体装置１Ａａが有するような、ＡｌＮ／ＩｎＧａＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造によっても、上記半導体装置１Ａと同様の効果を得ることができる。また、図７（Ｂ）に示す半導体装置１Ａｂは、バリア層４０にＩｎＡｌＧａＮが用いられた構成を有する点で、上記半導体装置１Ａと相違する。半導体装置１Ａｂが有するような、ＩｎＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造によっても、上記半導体装置１Ａと同様の効果を得ることができる。

尚、ここでは図示を省略するが、バリア層４０にＩｎＡｌＮを用い、ＩｎＡｌＮ／ＩｎＧａＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造とした場合も、上記半導体装置１Ａと同様の効果を得ることができる。

バリア層４０の分極特性、耐圧特性等は、Ｉｎ_ｙＡｌ_ｚＧａ_{１－（ｙ＋ｚ）}Ｎ（０≦ｙ＜１，０＜ｚ≦１，０＜ｙ＋ｚ≦１）で表される材料の、主にＡｌ組成ｚによって変化し易い。Ａｌ以外のＩｎ及びＧａは、その組成の変化が分極特性に与える影響は比較的小さいものの、Ａｌの存在によって生じるひずみを補償する性質を有する。バリア層４０には、バリア層４０に要求される分極特性、耐圧特性等に基づき、ＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＧａＮ又はＩｎＡｌＮを用いることができる。

続いて、上記のような構成を含む半導体装置の形成方法について、図８～図１０を参照して説明する。
図８～図１０は第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。

まず、図８（Ａ）に示すように、Ｎ極性面（（０００－１）面）の面１０ａを有する下地のバリア層１０上（［０００－１］方向）に、ＭＯＶＰＥ法を用いて、チャネル層２０、スペーサ層３０及びバリア層４０が順次成長される。ここでは、バリア層１０として、Ｎ極性面の面１０ａを有するＡｌＮ自立基板が用いられ、その面１０ａ上に、ＧａＮのチャネル層２０、ＩｎＧａＮのスペーサ層３０及びＡｌＧａＮのバリア層４０が成長される場合を例にする。例えば、ＡｌＮ自立基板のバリア層１０のＮ極性面の面１０ａ上に、厚さ２０ｎｍのＧａＮのチャネル層２０が成長され、その上に、厚さ１ｎｍのＩｎＧａＮのスペーサ層３０が成長され、その上に、厚さ８ｎｍのＡｌＧａＮのバリア層４０が成長される。バリア層１０のＡｌＮ自立基板のＮ極性面の面１０ａ上に成長されるチャネル層２０のＧａＮは、Ｎ極性面の面２０ａを有するように成長される。チャネル層２０のＧａＮのＮ極性面の面２０ａ上に成長されるスペーサ層３０のＩｎＧａＮは、Ｎ極性面の面３０ａを有するように成長される。スペーサ層３０のＩｎＧａＮのＮ極性面の面３０ａ上に成長されるバリア層４０のＡｌＧａＮは、Ｎ極性面の面４０ａを有するように成長される。チャネル層２０のＧａＮの、バリア層１０のＡｌＮ自立基板との接合界面近傍に、２ＤＥＧ１００が生成される。

尚、バリア層１０には、ＡｌＮのほか、ＡｌＧａＮ等を用いることもできる。また、バリア層４０には、ＡｌＧａＮのほか、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等を用いることもできる。

ＭＯＶＰＥ法を用いた各層の成長において、ＧａＮの成長には、Ｇａ源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ_３（アンモニア）との混合ガスが用いられる。ＩｎＧａＮの成長には、Ｉｎ源であるトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）とＴＭＧａとＮＨ_３との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とＴＭＧａとＮＨ_３との混合ガスが用いられる。尚、ＡｌＮを成長する場合には、ＴＭＡｌとＮＨ_３との混合ガスが用いられ、ＩｎＡｌＧａＮを成長する場合には、ＴＭＩｎとＴＭＡｌとＴＭＧａとＮＨ_３との混合ガスが用いられ、ＩｎＡｌＮを成長する場合には、ＴＭＩｎとＴＭＡｌとＮＨ_３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＡｌ、ＴＭＧａ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長圧力は、１ｋＰａ～１００ｋＰａ程度、成長温度は６００℃～１５００℃程度とされる。

図８（Ａ）に示すようなバリア層１０、チャネル層２０、スペーサ層３０及びバリア層４０の積層構造２の形成後、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、塩素系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入によって、積層構造２の所定の領域に、素子間分離領域（図示せず）が形成される。素子間分離領域の形成後、マスクは除去される。

次いで、積層構造２上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、保護膜（図示せず）が形成される。保護膜の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。保護膜には、例えば、Ｓｉ、Ａｌ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ及びＷ（タングステン）の少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、保護膜として、ＳｉＯ_２（酸化シリコン）が形成される。形成された保護膜上に、フォトリソグラフィ技術を用いて、ソース電極６０及びドレイン電極７０を形成する領域に開口部を有するマスク（図示せず）が形成され、塩素系ガスを用いたドライエッチングが行われる。このエッチングにより、マスクの開口部から露出する保護膜が除去され、更にその下のバリア層４０、スペーサ層３０及びチャネル層２０の一部が除去される。その後、残存するマスク及び保護膜は積層構造２上から除去される。これにより、図８（Ｂ）に示すような、積層構造２の、ソース電極６０及びドレイン電極７０を形成する領域に、チャネル層２０に達する凹部２ａ及び凹部２ｂが形成された状態が得られる。

次いで、図９（Ａ）に示すように、積層構造２に形成された凹部２ａ及び凹部２ｂにそれぞれ、ソース電極６０及びドレイン電極７０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極６０及びドレイン電極７０を形成する領域、即ち積層構造２の凹部２ａ及び凹部２ｂにそれぞれ、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属のオーミック接続が確立される。これにより、図９（Ａ）に示すような、積層構造２の凹部２ａ及び凹部２ｂにそれぞれソース電極６０及びドレイン電極７０が形成された状態が得られる。

次いで、図９（Ｂ）に示すように、ソース電極６０及びドレイン電極７０が形成された積層構造２上に、パッシベーション膜８０が形成される。例えば、プラズマＣＶＤ法を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜８０が形成される。パッシベーション膜８０の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。パッシベーション膜８０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜８０として、ＳｉＮ（窒化シリコン）が形成される。これにより、図９（Ｂ）に示すような、ソース電極６０及びドレイン電極７０が形成された積層構造２上に、パッシベーション膜８０が形成された状態が得られる。

次いで、図１０（Ａ）に示すように、ゲート電極５０を形成する領域のパッシベーション膜８０が除去され、バリア層４０の一部が露出される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極５０を形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜８０が除去される。パッシベーション膜８０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜８０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜８０のエッチング後、マスクは除去される。これにより、図１０（Ａ）に示すような、ゲート電極５０を形成する領域のパッシベーション膜８０が除去されてバリア層４０の一部が露出された状態が得られる。

その後、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜８０から露出するバリア層４０上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成され、ゲート電極５０が形成される。ゲート電極５０は、ショットキー電極として機能する。これにより、Ｎ極性面を利用した量子閉じ込め構造を有する半導体装置１Ａｃが形成される。

尚、半導体装置１Ａｃのゲート電極５０、ソース電極６０及びドレイン電極７０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極５０、ソース電極６０及びドレイン電極７０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極６０及びドレイン電極７０の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極５０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。

ここでは、半導体装置１Ａｃにショットキー電極として機能するゲート電極５０を設ける例を示したが、ゲート電極５０とバリア層４０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造としてもよい。また、ゲート電極５０とバリア層４０との間には、ＧａＮ等の窒化物半導体が用いられたキャップ層を設けてもよい。

［第２の実施の形態］
図１１は第２実施の形態に係る半導体装置の一例について説明する図である。図１１には第２の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図１１に示す半導体装置１Ｂは、量子閉じ込め構造を用いたＨＥＭＴの一例である。半導体装置１Ｂは、バリア層１０、チャネル層２０、スペーサ層３０、バリア層４０、バリア層９０、ゲート電極５０、ソース電極６０及びドレイン電極７０を有する。半導体装置１Ｂでは、チャネル層２０の面２０ａ上のうち、ソース電極６０とゲート電極５０との間には、スペーサ層３０及びバリア層４０が設けられ、ゲート電極５０とドレイン電極７０との間には、バリア層９０が設けられる。半導体装置１Ｂは、このような構成を有する点で、上記第１の実施の形態で述べた半導体装置１Ａ等と相違する。

半導体装置１Ｂにおいて、そのバリア層１０及びチャネル層２０にはそれぞれ、上記第１の実施の形態で半導体装置１Ａ等について述べたバリア層１０及びチャネル層２０と同様のものを用いることができる。即ち、バリア層１０には、例えば、チャネル層２０が設けられる側の面１０ａにＮ極性面を有するＡｌＮが用いられる。チャネル層２０には、ＧａＮが用いられる。チャネル層２０は、バリア層１０のＡｌＮのＮ極性面の面１０ａ上に設けられ、スペーサ層３０が設けられる側の面２０ａにＮ極性面を有する。半導体装置１Ｂでは、上記半導体装置１Ａ等と同様に、チャネル層２０のＧａＮの、バリア層１０のＡｌＮとの接合界面近傍に、２ＤＥＧ１００が生成される。

半導体装置１Ｂにおいて、そのスペーサ層３０及びバリア層４０にはそれぞれ、上記第１の実施の形態で半導体装置１Ａ等について述べたスペーサ層３０及びバリア層４０と同様のものを用いることができる。即ち、スペーサ層３０には、ＩｎＧａＮが用いられる。スペーサ層３０は、チャネル層２０のＧａＮのＮ極性面の面２０ａ上に設けられ、バリア層４０が設けられる側の面３０ａにＮ極性面を有する。バリア層４０には、例えば、ＡｌＧａＮが用いられる。バリア層４０は、スペーサ層３０のＩｎＧａＮのＮ極性面の面３０ａ上に設けられ、スペーサ層３０側とは反対側の面４０ａにＮ極性面を有する。

半導体装置１Ｂにおいて、バリア層９０には、例えば、ＡｌＮが用いられる。バリア層９０は、チャネル層２０のＧａＮのＮ極性面の面２０ａ上に設けられ、チャネル層２０側とは反対側の面９０ａにＮ極性面を有する。バリア層９０は、ＭＯＶＰＥ法又はＭＢＥ法を用いて、面２０ａにＮ極性面を有するチャネル層２０上に形成される。

半導体装置１Ｂにおいて、ゲート電極５０、ソース電極６０及びドレイン電極７０にはそれぞれ、上記第１の実施の形態で半導体装置１Ａ等について述べたゲート電極５０、ソース電極６０及びドレイン電極７０と同様のものを用いることができる。即ち、ゲート電極５０、ソース電極６０及びドレイン電極７０には、それぞれ所定の金属が用いられ、ゲート電極５０はショットキー電極として機能し、ソース電極６０及びドレイン電極７０はオーミック電極として機能する。

尚、ゲート電極５０とバリア層９０との間には、ＧａＮ等の窒化物半導体が用いられたキャップ層（図示せず）が介在されてもよく、また、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜（図示せず）が介在されてもよい。ソース電極６０は、バリア層４０及びスペーサ層３０を貫通してチャネル層２０と接続されてもよく、また、バリア層４０及びスペーサ層３０或いは更にチャネル層２０を貫通するように設けられるコンタクト層（図示せず）を通じてチャネル層２０と接続されてもよい。ドレイン電極７０は、バリア層９０を貫通してチャネル層２０と接続されてもよく、また、バリア層９０或いは更にチャネル層２０を貫通するように設けられるコンタクト層（図示せず）を通じてチャネル層２０と接続されてもよい。

ここで、一般にＨＥＭＴでは、ゲート電極とドレイン電極との間のチャネル層に生成される２ＤＥＧの濃度が高いと、耐圧が低下するという問題がある。ソース電極からドレイン電極までの領域の２ＤＥＧ濃度を低下させると、耐圧は高められるものの、オン抵抗が上昇してしまう。オン抵抗の上昇を抑えつつ耐圧を高めるための手法の１つとして、ソース電極とゲート電極との間のチャネル層に生成される２ＤＥＧの電子濃度は増大させ、ゲート電極とドレイン電極との間のチャネル層に生成される２ＤＥＧの電子濃度は減少させることが考えられる。

そこで、半導体装置１Ｂでは、チャネル層２０の面２０ａ上のうち、ソース電極６０とゲート電極５０との間には、スペーサ層３０を介してバリア層４０を設け、ゲート電極５０とドレイン電極７０との間には、直接バリア層９０を設ける構成が採用される。

即ち、ソース電極６０とゲート電極５０との間には、ＧａＮのチャネル層２０のＮ極性面の面２０ａ上に、ＩｎＧａＮのスペーサ層３０を介して、ＡｌＧａＮのバリア層４０が設けられる。これにより、ソース電極６０とゲート電極５０との間では、スペーサ層３０のＩｎＧａＮによってチャネル層２０のＧａＮの内部電界が緩和され、チャネル層２０に生成される２ＤＥＧ１００の電子濃度分布が広げられ、電子濃度が増大される。一方、ゲート電極５０とドレイン電極７０との間には、ＧａＮのチャネル層２０のＮ極性面の面２０ａ上に、スペーサ層３０のＩｎＧａＮを介さずに、ＡｌＮのバリア層９０が設けられる。これにより、ゲート電極５０とドレイン電極７０との間では、ＩｎＧａＮによるチャネル層２０のＧａＮの内部電界の緩和が抑えられ、チャネル層２０に生成される２ＤＥＧ１００の電子濃度分布の広がり、電子濃度の増大が抑えられる。上記のような構成を有する半導体装置１Ｂによれば、耐圧の向上とオン抵抗の低減との両立が実現される。

半導体装置１Ｂでは、Ｎ極性面を利用した量子閉じ込め構造により、ＧａＮのチャネル層２０のリーク電流の発生が効果的に抑えられる。更に、ソース電極６０とゲート電極５０との間では、ＩｎＧａＮのスペーサ層３０を設けることによるＧａＮのチャネル層２０の内部電界の緩和により、チャネル層２０の電子濃度分布が広げられ、電子濃度が高められ、チャネル層２０が低抵抗化される。ゲート電極５０とドレイン電極７０との間では、ＩｎＧａＮによるチャネル層２０のＧａＮの内部電界の緩和が抑えられ、チャネル層２０の電子濃度分布の広がり、電子濃度の増大が抑えられ、高耐圧化される。電子閉じ込め性能に優れ、ソース側は低抵抗化され、ドレイン側は高耐圧化された、高性能、高信頼性の半導体装置１Ｂが実現される。

半導体装置１Ｂにおいて、スペーサ層３０及びバリア層４０は、ソース電極６０からゲート電極５０までの領域に設けられ、バリア層９０は、ゲート電極５０からドレイン電極７０までの領域に設けられる。ここで、スペーサ層３０及びバリア層４０は、例えば、図１１に示すように、ソース電極６０の直下から、ゲート電極５０のソース電極６０側のエッジ（「ソース側エッジ」と言う）５２までの領域に設けられる。バリア層９０は、例えば、図１１に示すように、ゲート電極５０の直下から、ドレイン電極７０の直下までの領域に設けられる。これにより、上記のようなソース側の低抵抗化とドレイン側の高耐圧化が実現される。

尚、チャネル層２０の面２０ａ上に設けられるバリア層９０は、ドレイン電極７０側からソース電極６０側に向かって延びる方向の末端９１が、ゲート電極５０のドレイン電極７０側のエッジ（「ドレイン側エッジ」と言う）５１とソース側エッジ５２との間に位置するように設けられることが好ましい。バリア層９０の末端９１が、ゲート電極５０のソース側エッジ５２とソース電極６０との間に位置する場合には、ソース側のスペーサ層３０によるチャネル層２０の内部電界の緩和、それによるソース側の低抵抗化の効果が低減され得るためである。

図１１には、バリア層１０にＡｌＮを用いる半導体装置１Ｂを例示したが、バリア層１０には、チャネル層２０のＧａＮに２ＤＥＧ１００を生成させることができるものであれば、ＡｌＮのほか、ＡｌＧａＮ等の窒化物半導体を用いることもできる。

また、図１１には、バリア層４０にＡｌＧａＮを用いる半導体装置１Ｂを例示したが、バリア層４０には、ＡｌＧａＮのほか、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等の窒化物半導体、即ち、Ｉｎ_ｙＡｌ_ｚＧａ_{１－（ｙ＋ｚ）}Ｎ（０≦ｙ＜１，０＜ｚ≦１，０＜ｙ＋ｚ≦１）で表されるものを用いることができる。

また、図１１には、バリア層９０にＡｌＮを用いる半導体装置１Ｂを例示したが、バリア層４０には、ＡｌＮのほか、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等の窒化物半導体、即ち、Ｉｎ_ｍＡｌ_ｎＧａ_{１－（ｍ＋ｎ）}Ｎ（０≦ｍ＜１，０＜ｎ≦１，０＜ｍ＋ｎ≦１）で表されるものを用いることができる。

バリア層１０、バリア層４０及びバリア層９０には、互いの構成元素群又はそれらの組成比が異なる窒化物半導体が用いられてもよいし、互いの構成元素群及びそれらの組成比が同じ窒化物半導体が用いられてもよい。

続いて、上記のような構成を含む半導体装置の形成方法について、図１２～図１５を参照して説明する。
図１２～図１５は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、図１４（Ｂ）、図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。

まず、図１２（Ａ）に示すように、Ｎ極性面（（０００－１）面）の面１０ａを有する下地のバリア層１０上（［０００－１］方向）に、ＭＯＶＰＥ法を用いて、チャネル層２０、スペーサ層３０及びバリア層４０が順次成長される。ここでは、バリア層１０として、Ｎ極性面の面１０ａを有するＡｌＮ自立基板が用いられ、その面１０ａ上に、ＧａＮのチャネル層２０、ＩｎＧａＮのスペーサ層３０及びＡｌＧａＮのバリア層４０が成長される場合を例にする。例えば、ＡｌＮ自立基板のバリア層１０のＮ極性面の面１０ａ上に、厚さ２０ｎｍのＧａＮのチャネル層２０が成長され、その上に、厚さ１ｎｍのＩｎＧａＮのスペーサ層３０が成長され、その上に、厚さ４ｎｍのＡｌＧａＮのバリア層４０が成長される。バリア層１０のＡｌＮ自立基板のＮ極性面の面１０ａ上に成長されるチャネル層２０のＧａＮは、Ｎ極性面の面２０ａを有するように成長される。チャネル層２０のＧａＮのＮ極性面の面２０ａ上に成長されるスペーサ層３０のＩｎＧａＮは、Ｎ極性面の面３０ａを有するように成長される。スペーサ層３０のＩｎＧａＮのＮ極性面の面３０ａ上に成長されるバリア層４０のＡｌＧａＮは、Ｎ極性面の面４０ａを有するように成長される。チャネル層２０のＧａＮの、バリア層１０のＡｌＮ自立基板との接合界面近傍に、２ＤＥＧ１００が生成される。

尚、バリア層１０には、ＡｌＮのほか、ＡｌＧａＮ等を用いることもできる。また、バリア層４０には、ＡｌＧａＮのほか、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等を用いることもできる。

ＭＯＶＰＥ法を用いた各層の成長において、ＧａＮの成長には、ＴＭＧａとＮＨ_３との混合ガスが用いられる。ＩｎＧａＮの成長には、ＴＭＩｎとＴＭＧａとＮＨ_３との混合ガスが用いられる。ＡｌＧａＮの成長には、ＴＭＡｌとＴＭＧａとＮＨ_３との混合ガスが用いられる。尚、ＡｌＮを成長する場合には、ＴＭＡｌとＮＨ_３との混合ガスが用いられ、ＩｎＡｌＧａＮを成長する場合には、ＴＭＩｎとＴＭＡｌとＴＭＧａとＮＨ_３との混合ガスが用いられ、ＩｎＡｌＮを成長する場合には、ＴＭＩｎとＴＭＡｌとＮＨ_３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＡｌ、ＴＭＧａ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長圧力は、１ｋＰａ～１００ｋＰａ程度、成長温度は６００℃～１５００℃程度とされる。

図１２（Ａ）に示すようなバリア層１０、チャネル層２０、スペーサ層３０及びバリア層４０の積層構造３の形成後、その積層構造３上に、例えば、プラズマＣＶＤ法を用いて、保護膜（図示せず）が形成される。保護膜の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。保護膜には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、保護膜として、ＳｉＯ_２が形成される。形成された保護膜上に、フォトリソグラフィ技術を用いて、ソース電極６０を形成する領域、及びゲート電極５０を形成する領域からドレイン電極７０を形成する領域までに開口部を有するマスク（図示せず）が形成され、塩素系ガスを用いたドライエッチングが行われる。このエッチングにより、マスクの開口部から露出する保護膜が除去され、更にその下のバリア層４０及びスペーサ層３０の一部が除去され、チャネル層２０が露出される。その後、残存するマスク及び保護膜は積層構造３上から除去される。これにより、図１２（Ｂ）に示すような、積層構造３の、ソース電極６０を形成する領域とゲート電極５０を形成する領域との間に、スペーサ層３０及びバリア層４０が形成された状態が得られる。

次いで、図１３（Ａ）に示すように、積層構造３上に、ＭＯＶＰＥ法を用いて、バリア層９０が成長される。バリア層９０は、積層構造３の上面に露出するチャネル層２０上、及びチャネル層２０上にスペーサ層３０を介して形成されたバリア層４０上に、成長される。ここでは、ＡｌＧａＮのバリア層９０が成長される場合を例にする。例えば、厚さ４ｎｍのＡｌＧａＮのバリア層９０が成長される。チャネル層２０のＧａＮのＮ極性面の面２０ａ上に成長されるバリア層９０のＡｌＧａＮは、Ｎ極性面の面９０ａを有するように成長される。スペーサ層３０上のバリア層４０は、バリア層９０を成長させる際、比較的熱に弱く高温の熱に曝されると脱離し易いＩｎを含むＩｎＧａＮのスペーサ層３０を保護する保護膜としての機能を有する。

尚、バリア層９０には、ＡｌＧａＮのほか、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等を用いることもできる。
図１３（Ａ）に示すようなバリア層９０の形成後、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、塩素系ガスを用いたドライエッチング、又はＡｒ等のイオン注入によって、積層構造３の所定の領域に、素子間分離領域（図示せず）が形成される。素子間分離領域の形成後、マスクは除去される。

次いで、積層構造３上に、例えば、プラズマＣＶＤ法を用いて、保護膜（図示せず）が形成される。保護膜の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。保護膜には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、保護膜として、ＳｉＯ_２が形成される。形成された保護膜上に、フォトリソグラフィ技術を用いて、ソース電極６０及びドレイン電極７０を形成する領域に開口部を有するマスク（図示せず）が形成され、塩素系ガスを用いたドライエッチングが行われる。このエッチングにより、マスクの開口部から露出する保護膜が除去され、更にその下のバリア層４０、スペーサ層３０、バリア層９０及びチャネル層２０の一部が除去される。その後、残存するマスク及び保護膜は積層構造３上から除去される。これにより、図１３（Ｂ）に示すような、積層構造３の、ソース電極６０及びドレイン電極７０を形成する領域に、チャネル層２０に達する凹部３ａ及び凹部３ｂが形成された状態が得られる。

次いで、図１４（Ａ）に示すように、積層構造３に形成された凹部３ａ及び凹部３ｂにそれぞれ、ソース電極６０及びドレイン電極７０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極６０及びドレイン電極７０を形成する領域、即ち積層構造３の凹部３ａ及び凹部３ｂにそれぞれ、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属のオーミック接続が確立される。これにより、図１４（Ａ）に示すような、積層構造３の凹部３ａ及び凹部３ｂにそれぞれソース電極６０及びドレイン電極７０が形成された状態が得られる。

次いで、図１４（Ｂ）に示すように、ソース電極６０及びドレイン電極７０が形成された積層構造３上に、パッシベーション膜８０が形成される。例えば、プラズマＣＶＤ法を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜８０が形成される。パッシベーション膜８０の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。パッシベーション膜８０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜８０として、ＳｉＮが形成される。これにより、図１４（Ｂ）に示すような、ソース電極６０及びドレイン電極７０が形成された積層構造３上に、パッシベーション膜８０が形成された状態が得られる。

次いで、図１５（Ａ）に示すように、ゲート電極５０を形成する領域のパッシベーション膜８０が除去され、バリア層９０の一部が露出される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極５０を形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜８０が除去される。パッシベーション膜８０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜８０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜８０のエッチング後、マスクは除去される。これにより、図１５（Ａ）に示すような、ゲート電極５０を形成する領域のパッシベーション膜８０が除去されてバリア層９０の一部が露出された状態が得られる。

その後、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜８０から露出するバリア層９０上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成され、ゲート電極５０が形成される。ゲート電極５０は、ショットキー電極として機能する。これにより、Ｎ極性面を利用した量子閉じ込め構造を有する半導体装置１Ｂａが形成される。

尚、半導体装置１Ｂａのゲート電極５０、ソース電極６０及びドレイン電極７０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極５０、ソース電極６０及びドレイン電極７０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極６０及びドレイン電極７０の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極５０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。

ここでは、半導体装置１Ｂａにショットキー電極として機能するゲート電極５０を設ける例を示したが、ゲート電極５０とバリア層９０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。また、ゲート電極５０とバリア層９０との間には、ＧａＮ等の窒化物半導体が用いられたキャップ層を設けてもよい。

以上、第１及び第２の実施の形態について説明した。
尚、上記第１及び第２の実施の形態で述べた半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａでは、ゲート電極５０とドレイン電極７０との間隔を、ゲート電極５０とソース電極６０との間隔よりも広くした、いわゆる非対称構造を採用してもよい。非対称構造が採用されることで、ゲート電極５０とドレイン電極７０との間の電界の緩和、耐圧の向上が図られる。

また、上記第１の実施の形態で述べた半導体装置１Ａ等と、上記第２の実施の形態で述べた半導体装置１Ｂ等とは、共通の基板上、例えば、ＡｌＮ自立基板等の共通のバリア層１０上に混載されてもよい。

［第３の実施の形態］
図１６は第３の実施の形態に係る半導体装置の一例について説明する図である。図１６（Ａ）及び図１６（Ｂ）にはそれぞれ、第３の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図１６（Ａ）に示す半導体装置１Ｃは、ショットキーバリアダイオード（Schottky Barrier Diode；ＳＢＤ）の一例である。半導体装置１Ｃは、バリア層１０、チャネル層２０、スペーサ層３０、バリア層４０、カソード電極１１０（オーミック電極）及びアノード電極１２０（ショットキー電極）を有する。

半導体装置１Ｃのバリア層１０、チャネル層２０、スペーサ層３０及びバリア層４０には、上記第１の実施の形態で半導体装置１Ａ等について述べたバリア層１０及びチャネル層２０と同様のものを用いることができる。即ち、バリア層１０には、チャネル層２０が設けられる側の面１０ａにＮ極性面を有するＡｌＮ、ＡｌＧａＮ等が用いられる。チャネル層２０には、ＧａＮが用いられる。チャネル層２０は、バリア層１０のＮ極性面の面１０ａ上に設けられ、スペーサ層３０が設けられる側の面２０ａにＮ極性面を有する。チャネル層２０のＧａＮの、バリア層１０との接合界面近傍に、２ＤＥＧ１００が生成される。スペーサ層３０には、ＩｎＧａＮが用いられる。スペーサ層３０は、チャネル層２０のＧａＮのＮ極性面の面２０ａ上に設けられ、バリア層４０が設けられる側の面３０ａにＮ極性面を有する。バリア層４０には、ＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等が用いられる。バリア層４０は、スペーサ層３０のＩｎＧａＮのＮ極性面の面３０ａ上に設けられ、スペーサ層３０側とは反対側の面４０ａにＮ極性面を有する。

半導体装置１Ｃのカソード電極１１０及びアノード電極１２０には、それぞれ所定の金属が用いられる。カソード電極１１０は、オーミック電極として機能するようにバリア層４０上に設けられ、アノード電極１２０は、ショットキー電極として機能するようにバリア層４０上に設けられる。

半導体装置１Ｃによれば、Ｎ極性面を利用した量子閉じ込め構造により、ＧａＮのチャネル層２０のリーク電流の発生が効果的に抑えられる。更に、ＩｎＧａＮのスペーサ層３０を設けることによるＧａＮのチャネル層２０の内部電界の緩和により、チャネル層２０の電子濃度分布が広げられ、電子濃度が高められ、チャネル層２０が低抵抗化される。これにより、順方向バイアス印加時のチャネル層２０の電子輸送効率が高められる。電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備え、ＳＢＤとして機能する、高性能、高信頼性の半導体装置１Ｃが実現される。

また、図１６（Ｂ）に示す半導体装置１Ｄは、ＳＢＤの別の例である。半導体装置１Ｄは、チャネル層２０上に、スペーサ層３０及びバリア層４０に加えて、バリア層９０が設けられた構成を有する点で、上記半導体装置１Ｃ（図１６（Ａ））と相違する。半導体装置１Ｄにおいて、スペーサ層３０及びバリア層４０は、チャネル層２０上の、カソード電極１１０寄りの領域に設けられ、バリア層９０は、チャネル層２０上の、アノード電極１２０寄りの領域に設けられる。

半導体装置１Ｄのバリア層９０には、上記第２の実施の形態で半導体装置１Ｂ等について述べたバリア層９０と同様のものを用いることができる。即ち、バリア層９０には、ＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等が用いられる。バリア層９０は、チャネル層２０のＧａＮのＮ極性面の面２０ａ上に設けられ、チャネル層２０側とは反対側の面９０ａにＮ極性面を有する。

一般にＳＢＤでは、逆方向バイアス印加時に、ショットキー接続されるアノード電極側に電界が集中し易い。
そこで、半導体装置１Ｄでは、チャネル層２０の面２０ａ上のうち、カソード電極１１０寄りの領域には、スペーサ層３０を介してバリア層４０を設け、アノード電極１２０寄りの領域には、直接バリア層９０を設ける構成が採用される。これにより、カソード電極１１０寄りの領域では、スペーサ層３０のＩｎＧａＮによってチャネル層２０のＧａＮの内部電界が緩和され、２ＤＥＧ１００の電子濃度分布が広げられ、電子濃度が増大される。カソード電極１１０寄りの領域においてチャネル層２０のＧａＮの内部電界が緩和され、２ＤＥＧ１００の電子濃度分布が広げられ、電子濃度が増大されることで、チャネル層２０の高抵抗化が抑えられる。一方、アノード電極１２０寄りの領域では、ＩｎＧａＮによるチャネル層２０のＧａＮの内部電界の緩和が抑えられ、２ＤＥＧ１００の電子濃度分布の広がり、電子濃度の増大が抑えられる。アノード電極１２０寄りの領域においてチャネル層２０のＧａＮの内部電界の緩和が抑えられ、２ＤＥＧ１００の電子濃度分布の広がり、電子濃度の増大が抑えられることで、逆方向バイアス印加時のアノード電極１２０側の電界が緩和される。これにより、逆方向耐圧の高いＳＢＤが実現される。

電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備え、逆方向耐圧の高いＳＢＤとして機能する、高性能、高信頼性の半導体装置１Ｄが実現される。
尚、第３の実施の形態で述べた半導体装置１Ｃ，１Ｄはそれぞれ、上記第１の実施の形態で述べた半導体装置１Ａ等や上記第２の実施の形態で述べた半導体装置１Ｂ等と共通の基板上、例えば、ＡｌＮ自立基板等の共通のバリア層１０上に混載されてもよい。

以上、第１～第３の実施の形態で述べたような構成を有する半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ，１Ｃ，１Ｄ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。

［第４の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４の実施の形態として説明する。

図１７は第４の実施の形態に係る半導体パッケージの一例について説明する図である。図１７には第４の実施の形態に係る半導体パッケージの一例の要部平面図を模式的に示している。

図１７に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１Ａ、半導体装置１Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。

半導体装置１Ａは、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａには、上記ゲート電極５０と接続されたパッド５０ａ、ソース電極６０と接続されたパッド６０ａ及びドレイン電極７０と接続されたパッド７０ａが設けられる。パッド５０ａ、パッド６０ａ及びパッド７０ａはそれぞれ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。

例えば、上記第１の実施の形態で述べた半導体装置１Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。ここでは、半導体装置１Ａを例にしたが、ＨＥＭＴとして機能する他の半導体装置１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等、或いはＳＢＤとして機能する半導体装置１Ｃ，１Ｄ等が混載された半導体装置１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等を用いて、同様に高性能の半導体パッケージを得ることが可能である。

上記のように、半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ等では、Ｎ極性面を利用した量子閉じ込め構造により、ＧａＮのチャネル層２０のリーク電流の発生が効果的に抑えられる。更に、ＩｎＧａＮのスペーサ層３０によるＧａＮのチャネル層２０の内部電界の緩和により、広い電子濃度分布、高い電子濃度が実現され、チャネル層２０が低抵抗化される。電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備えた、高性能、高信頼性のＨＥＭＴが実現される。また、半導体装置１Ｂ，１Ｂａ等では、ソース電極６０とゲート電極５０との間については半導体装置１Ａ等と同様の構成が採用される一方、ゲート電極５０とドレイン電極７０との間についてはスペーサ層３０を介さずにバリア層９０を設ける構成が採用される。これにより、ゲート電極５０とドレイン電極７０との間では、スペーサ層３０によるチャネル層２０の内部電界の緩和が抑えられ、チャネル層２０の電子濃度分布の広がり、電子濃度の増大が抑えられ、高耐圧化される。電子閉じ込め性能に優れ、ソース側は低抵抗化され、ドレイン側は高耐圧化された、高性能、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられ、高性能、高信頼性の半導体パッケージ２００が実現される。

また、ＳＢＤとして機能する半導体装置１Ｃ，１Ｄ等を用いてディスクリートパッケージを得ることもできる。上記のように、半導体装置１Ｃ，１Ｄ等では、順方向バイアス印加時又は逆方向バイアス印加時のＳＢＤの特性の向上が図られる。このような優れた特性を有する半導体装置１Ｃ，１Ｄ等が用いられ、高性能、高信頼性の半導体パッケージが実現される。

［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５の実施の形態として説明する。

図１８は第５の実施の形態に係る力率改善回路の一例について説明する図である。図１８には第５の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図１８に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。

ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。

例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、ＨＥＭＴとして機能する上記半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられる。

上記のように、半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ等では、Ｎ極性面を利用した量子閉じ込め構造、ＩｎＧａＮのスペーサ層３０により、電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備えた、高性能、高信頼性のＨＥＭＴが実現される。また、半導体装置１Ｂ，１Ｂａ等では、ＩｎＧａＮのスペーサ層３０を、ソース電極６０とゲート電極５０との間には設け、ゲート電極５０とドレイン電極７０との間には設けないことで、ドレイン側が高耐圧化された、高性能、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられ、高性能、高信頼性のＰＦＣ回路３００が実現される。

また、ＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、ＳＢＤとして機能する上記半導体装置１Ｃ，１Ｄ等が用いられてもよい。上記のように、半導体装置１Ｃ，１Ｄ等では、順方向バイアス印加時又は逆方向バイアス印加時のＳＢＤの特性の向上が図られる。このような優れた特性を有する半導体装置１Ｃ，１Ｄ等が用いられ、高性能、高信頼性のＰＦＣ回路３００が実現される。

［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６の実施の形態として説明する。

図１９は第６の実施の形態に係る電源装置の一例について説明する図である。図１９には第６の実施の形態に係る電源装置の一例の等価回路図を示している。
図１９に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。

一次側回路４１０には、上記第５の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数（ここでは一例として４つ）のスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。

二次側回路４２０には、複数（ここでは一例として３つ）のスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、ＨＥＭＴとして機能する上記半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。

上記のように、半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ等では、Ｎ極性面を利用した量子閉じ込め構造、ＩｎＧａＮのスペーサ層３０により、電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備えた、高性能、高信頼性のＨＥＭＴが実現される。また、半導体装置１Ｂ，１Ｂａ等では、ＩｎＧａＮのスペーサ層３０を、ソース電極６０とゲート電極５０との間には設け、ゲート電極５０とドレイン電極７０との間には設けないことで、ドレイン側が高耐圧化された、高性能、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられ、高性能、高信頼性の電源装置４００が実現される。

また、一次側回路４１０に含まれるＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、上記第５の実施の形態で述べたように、ＳＢＤとして機能する上記半導体装置１Ｃ，１Ｄ等が用いられてもよい。上記のように、半導体装置１Ｃ，１Ｄ等では、順方向バイアス印加時又は逆方向バイアス印加時のＳＢＤの特性の向上が図られる。このような優れた特性を有する半導体装置１Ｃ，１Ｄ等が用いられ、高性能、高信頼性のＰＦＣ回路３００が実現される。そのようなＰＦＣ回路３００が用いられ、高性能、高信頼性の電源装置４００が実現される。

［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７の実施の形態として説明する。

図２０は第７の実施の形態に係る増幅器の一例について説明する図である。図２０には第７の実施の形態に係る増幅器の一例の等価回路図を示している。
図２０に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。

デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。

このような構成を有する増幅器５００のパワーアンプ５４０に、ＨＥＭＴとして機能する上記半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられる。
上記のように、半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ等では、Ｎ極性面を利用した量子閉じ込め構造、ＩｎＧａＮのスペーサ層３０により、電子閉じ込め性能に優れ、低抵抗のチャネル層２０を備えた、高性能、高信頼性のＨＥＭＴが実現される。また、半導体装置１Ｂ，１Ｂａ等では、ＩｎＧａＮのスペーサ層３０を、ソース電極６０とゲート電極５０との間には設け、ゲート電極５０とドレイン電極７０との間には設けないことで、ドレイン側が高耐圧化された、高性能、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ等が用いられ、高性能、高信頼性の増幅器５００が実現される。

また、増幅器５００にダイオードが用いられる場合、そのダイオードには、半導体装置１Ｃ，１Ｄ等のＳＢＤが用いられてもよい。上記のように、半導体装置１Ｃ，１Ｄ等では、順方向バイアス印加時又は逆方向バイアス印加時のＳＢＤの特性の向上が図られる。このような優れた特性を有する半導体装置１Ｃ，１Ｄ等が用いられ、高性能、高信頼性の増幅器５００が実現される。

上記半導体装置１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ，１Ｃ，１Ｄ等を適用した各種電子装置（上記第４～第７の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器又は電子装置に搭載することが可能である。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層と、
前記第１バリア層の前記第１面に設けられ、ＧａＮを含むチャネル層と、
前記チャネル層の前記第１バリア層側とは反対側の第２面に設けられ、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層と、
前記スペーサ層の前記チャネル層側とは反対側の第３面に設けられ、第２窒化物半導体を含む第２バリア層と
を有することを特徴とする半導体装置。

（付記２） 前記第１窒化物半導体は、ＡｌＮであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第２窒化物半導体は、Ｉｎ_ｙＡｌ_ｚＧａ_{１－（ｙ＋ｚ）}Ｎ（０≦ｙ＜１，０＜ｚ≦１，０＜ｙ＋ｚ≦１）であることを特徴とする付記１又は２に記載の半導体装置。

（付記４） 前記チャネル層の［０００－１］方向の厚さは、２０ｎｍ以下であることを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記第１バリア層の［０００－１］方向の厚さは、２００ｎｍ以上であることを特徴とする付記１乃至４のいずれかに記載の半導体装置。

（付記６） 前記第２バリア層の前記チャネル層側とは反対側に設けられたゲート電極と、
前記ゲート電極の両側に設けられ、前記チャネル層と接続されるソース電極及びドレイン電極と
を有し、
前記スペーサ層及び前記第２バリア層は、前記ソース電極から前記ドレイン電極までの領域に設けられることを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記７） 前記チャネル層の前記第２面に設けられ、第３窒化物半導体を含む第３バリア層と、
前記第３バリア層の前記チャネル層側とは反対側に設けられたゲート電極と、
前記ゲート電極の両側に設けられ、前記チャネル層と接続されるソース電極及びドレイン電極と
を有し、
前記スペーサ層及び前記第２バリア層は、前記ソース電極から前記ゲート電極までの領域に設けられ、
前記第３バリア層は、前記ゲート電極から前記ドレイン電極までの領域に設けられることを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記８） 前記第３窒化物半導体は、Ｉｎ_ｍＡｌ_ｎＧａ_{１－（ｍ＋ｎ）}Ｎ（０≦ｍ＜１，０＜ｎ≦１，０＜ｍ＋ｎ≦１）であることを特徴とする付記７に記載の半導体装置。
（付記９） 前記第３バリア層の、前記ドレイン電極から前記ソース電極に向かう方向の末端は、前記ゲート電極の、前記ドレイン電極側のエッジから前記ソース電極側のエッジまでの領域に位置することを特徴とする付記７又は８に記載の半導体装置。

（付記１０） （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層の、前記第１面に、ＧａＮを含むチャネル層を形成する工程と、
前記チャネル層の前記第１バリア層側とは反対側の第２面に、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層を形成する工程と、
前記スペーサ層の前記チャネル層側とは反対側の第３面に、第２窒化物半導体を含む第２バリア層を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記１１） （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層と、
前記第１バリア層の前記第１面に設けられ、ＧａＮを含むチャネル層と、
前記チャネル層の前記第１バリア層側とは反対側の第２面に設けられ、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層と、
前記スペーサ層の前記チャネル層側とは反対側の第３面に設けられ、第２窒化物半導体を含む第２バリア層と
を有する半導体装置を備えることを特徴とする電子装置。

１Ａ，１Ａａ，１Ａｂ，１Ａｃ，１Ｂ，１Ｂａ，１Ｃ，１Ｄ，１０００，１１００，１２００，１３００ 半導体装置
２，３ 積層構造
２ａ，２ｂ，３ａ，３ｂ 凹部
１０，４０，９０，１０２０，１１１０，１１３０，１２１０，１２３０，１３１０，１３３０ バリア層
１０ａ，２０ａ，３０ａ，４０ａ，９０ａ，１２１０ａ，１２２０ａ，１２３０ａ，１３１０ａ，１３２０ａ，１３３０ａ 面
２０，１０１０，１１２０，１２２０，１３２０ チャネル層
３０ スペーサ層
５０，１０３０，１１４０，１２４０，１３４０ ゲート電極
５１ ドレイン側エッジ
５２ ソース側エッジ
６０，１０４０，１１５０，１２５０，１３５０ ソース電極
７０，１０５０，１１６０，１２６０，１３６０ ドレイン電極
８０ パッシベーション膜
９１ 末端
１００，２１００，２２００ ２ＤＥＧ
１１０ カソード電極
１２０ アノード電極
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
５０ａ，６０ａ，７０ａ パッド
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
１０６０，１１７０ コンタクト層
２０００ 電子
２１１０ ２ＤＨＧ

Claims (7)

1. （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層と、
   前記第１バリア層の前記第１面に設けられ、ＧａＮを含むチャネル層と、
   前記チャネル層の前記第１バリア層側とは反対側の第２面に設けられ、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層と、
   前記スペーサ層の前記チャネル層側とは反対側の第３面に設けられ、第２窒化物半導体を含む第２バリア層と、
   前記チャネル層の、前記スペーサ層及び前記第２バリア層が設けられる側に設けられた第１電極及び第２電極と
   を有し、
   前記第１電極はショットキー電極又は絶縁膜を介して設けられた電極であり、前記第２電極はオーミック電極であることを特徴とする半導体装置。
2. 前記チャネル層の［０００－１］方向の厚さは、２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１バリア層の［０００－１］方向の厚さは、２００ｎｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２バリア層の前記チャネル層側とは反対側に設けられたゲート電極と、
   前記ゲート電極の両側に設けられ、前記チャネル層と接続されるソース電極及びドレイン電極と
   を有し、
   前記ゲート電極は前記第１電極であり、前記ソース電極又は前記ドレイン電極は前記第２電極であり、
   前記スペーサ層及び前記第２バリア層は、前記ソース電極から前記ドレイン電極までの領域に設けられることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記チャネル層の前記第２面に設けられ、第３窒化物半導体を含む第３バリア層と、
   前記第３バリア層の前記チャネル層側とは反対側に設けられたゲート電極と、
   前記ゲート電極の両側に設けられ、前記チャネル層と接続されるソース電極及びドレイン電極と
   を有し、
   前記ゲート電極は前記第１電極であり、前記ソース電極又は前記ドレイン電極は前記第２電極であり、
   前記スペーサ層及び前記第２バリア層は、前記ソース電極から前記ゲート電極までの領域に設けられ、
   前記第３バリア層は、前記ゲート電極から前記ドレイン電極までの領域に設けられることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
6. （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層の、前記第１面に、ＧａＮを含むチャネル層を形成する工程と、
   前記チャネル層の前記第１バリア層側とは反対側の第２面に、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層を形成する工程と、
   前記スペーサ層の前記チャネル層側とは反対側の第３面に、第２窒化物半導体を含む第２バリア層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
7. （０００－１）面の第１面を有し、第１窒化物半導体を含む第１バリア層と、
   前記第１バリア層の前記第１面に設けられ、ＧａＮを含むチャネル層と、
   前記チャネル層の前記第１バリア層側とは反対側の第２面に設けられ、Ｉｎ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含むスペーサ層と、
   前記スペーサ層の前記チャネル層側とは反対側の第３面に設けられ、第２窒化物半導体を含む第２バリア層と、
   前記チャネル層の、前記スペーサ層及び前記第２バリア層が設けられる側に設けられた第１電極及び第２電極と
   を有し、
   前記第１電極はショットキー電極又は絶縁膜を介して設けられた電極であり、前記第２電極はオーミック電極である半導体装置を備えることを特徴とする電子装置。

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