JP7435917B1 - 半導体装置の製造方法 - Google Patents
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Abstract
半導体基板（１２）の上にメサ（１６）を形成する工程と、現像液に可溶な下層レジスト（２０）をメサ（１６）を覆うように形成する工程と、上層レジスト（２２）を下層レジスト（２０）を覆うように形成する工程と、上層レジスト（２２）のうちメサ（１６）を覆う領域を感光させて感光部（２６）を形成する工程と、現像液を用いて感光部（２６）および下層レジスト（２０）の一部を除去し、メサ（１６）の上にメタル層（１８）を形成する工程と、上層レジスト（２２）および下層レジスト（２０）を除去する工程と、を備える。
Description
本開示は半導体装置の製造方法に関する。
半導体装置にはメサが形成されたものがある。例えば半導体レーザーでは、活性層を含むメサが形成されている。メサを備えた半導体装置では、メサの内部または近傍に配置した能動素子等を通電するために、メサの上に電極用のメタル層を形成する。特許文献１にはメサの上に電極を形成した半導体装置の製造方法が示されている。
光通信ネットワークやデータセンターで用いられる半導体レーザーは、高速動作のためにメサの幅を短くする必要がある。メサの幅を短くしない場合、寄生容量が増大する。寄生容量が増大すると充放電の時定数が大きくなるため、高速動作を実現できなくなる。そのためメサの幅は短くする必要がある。
しかしメサの幅を短くすると、メサの上に形成するメタル層の寸法ばらつきが大きくなるという問題がある。メサの幅を露光機の解像度程度の寸法以下まで短くした場合、製造工程におけるマスク合わせを所望の精度で実施するのが困難になる。その結果、メタル層がメサの上に寸法どおりに形成されなくなる。特許文献１に記載の製造方法では、メタル層の寸法ばらつきが大きくなってしまう。
本開示は上記の問題を解消するためになされたもので、メサの上のメタル層の寸法ばらつきを抑制できる半導体装置の製造方法を得ることを目的としている。
本開示にかかる第１の半導体装置の製造方法は、半導体基板の表面の上にメサを形成する工程と、現像液に可溶な下層レジストを、表面およびメサを覆うように形成する工程と、感光した領域が現像液に可溶になる上層レジストを、下層レジストを覆うように形成する工程と、上層レジストのうち、表面に垂直な方向から見て、メサの幅方向において少なくともメサを覆う領域を感光させて、感光部を形成する工程と、現像液を用いて感光部および下層レジストの一部を除去し、メサの上面を露出させる工程と、メサの上、上層レジストの上、および、メサの上面を露出させる工程で露出した下層レジストの面のうち、少なくともメサに接する領域の上に、メタル層を形成する工程と、リフトオフにより、メタル層のうち上層レジストおよび下層レジストの上の部分と、上層レジストおよび下層レジストを同時に除去する工程と、を備える。
本開示にかかる第２の半導体装置の製造方法は、半導体基板の表面の上にメサを形成する工程と、現像液に可溶な下層レジストを、表面およびメサを覆い、メサの上が隆起するように形成する工程と、上層レジストを、下層レジストを覆うように形成する工程と、上層レジストをエッチバックし、下層レジストのうちメサの上を覆う部分を露出させる工程と、現像液を用いて、下層レジストを露出させる工程で露出した箇所から、下層レジストの一部を除去し、メサの上面を露出させる工程と、メサの上、上層レジストの上、および、メサの上面を露出させる工程で露出した下層レジストの上に、メタル層を形成する工程と、リフトオフにより、メタル層のうち上層レジストおよび下層レジストの上の部分と、上層レジストおよび下層レジストを同時に除去する工程と、を備える。
本開示によれば、メサの上のメタル層の寸法ばらつきを抑制できる半導体装置の製造方法を得られる。
実施の形態１．
実施の形態１にかかる半導体装置の製造方法を図１～７を用いて説明する。これらの図はストライプ状のメサ１６が延びる方向に垂直な断面図である。ここでは半導体装置は半導体レーザーであり、メサ１６にはレーザー光を発生する活性層が形成されている。レーザー光の共振方向はメサ１６が延びる方向である。
実施の形態１にかかる半導体装置の製造方法を図１～７を用いて説明する。これらの図はストライプ状のメサ１６が延びる方向に垂直な断面図である。ここでは半導体装置は半導体レーザーであり、メサ１６にはレーザー光を発生する活性層が形成されている。レーザー光の共振方向はメサ１６が延びる方向である。
まず図１のように、半導体基板１２の表面１４の上にメサ１６を形成する。半導体基板１２はｎ型のＩｎＰから成る。メサ１６は、図示しないが、下から下側クラッド層、活性層、上側クラッド層が積層されている。下側クラッド層はｎ型のＩｎＰから成り、活性層はＩｎＰから成り、上側クラッド層はｐ型のＩｎＰから成る。メサ１６を形成するには、半導体基板１２の表面１４の上に、下から下側クラッド層、活性層、上側クラッド層を積層する。積層にはＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる。その後、上側クラッド層の上にストライプ状の絶縁膜マスクを形成し、絶縁膜マスクをマスクとしてこれら３層をエッチングしてメサ１６を形成する。エッチングはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）装置を用いて行う。メサ１６の幅方向はメサ１６が延びる方向に垂直で半導体基板１２の表面１４に平行な方向であり、図１の紙面左右方向である。メサ１６の幅は０．１～１０μｍであり、高さは１～１０μｍである。
次に図２のように、下層レジスト２０を形成する。下層レジスト２０は感光性がなく、現像液に可溶なレジストである。下層レジスト２０は、半導体基板１２の表面１４およびメサ１６を覆うように形成する。
次に図３のように、上層レジスト２２を形成する。上層レジスト２２は感光性を持ち、感光した領域が現像液に可溶になるレジストである。上層レジスト２２は下層レジスト２０を覆うように形成する。図３では上層レジスト２２の表面を平坦としたが、メサ１６の上方が隆起した形状でもよい。
次に図４のように、メサ１６の幅よりも大きな開口を有するマスク２４を用いて、メサ１６の上方の上層レジスト２２を感光させる。上層レジスト２２のうち、半導体基板１２の表面１４に垂直な方向から見て、メサ１６の幅方向において少なくともメサ１６を覆う領域を感光させる。感光した領域を感光部２６とする。
次に図５のように、現像液を用いて感光部２６および下層レジスト２０の一部を除去する。まず感光部２６が除去され、下層レジスト２０が露出する。続いて、露出した面から下層レジスト２０の一部が除去され、メサ１６の上面が露出する。このとき、メサ１６の脇の下層レジスト２０の上端がメサ１６の上端からメサ１６の下端の間に位置するように現像時間を調整する。
次に図６のように、蒸着法によりメタル層１８を形成する。メタル層１８は金またはプラチナなどから成る。メタル層１８は、メサ１６の上、上層レジスト２２の上、および、メサ１６の上面を露出させる工程で露出した下層レジスト２０の面のうち、少なくともメサ１６に接する領域の上に形成される。メタル層１８形成後、メサ１６に臨む上層レジスト２２の側面は露出している。また図４のように、半導体基板１２の表面１４に垂直な方向から見て、メサ１６の幅方向において、感光部２６が、メサ１６の上を覆う下層レジスト２０よりも小さければ、図６のように、下層レジスト２０にはメタル層１８に覆われずに露出する面が存在する。
次に図７のように、上層レジスト２２および下層レジスト２０をリフトオフにより除去する。同時に、メタル層４８のうち上層レジスト５２および下層レジスト５０の上の部分も除去される。リフトオフに用いる薬液は上記の露出した面からレジストに染み込むため、リフトオフ時間が短縮でき、リフトオフ不良を抑制できる。
このようにしてメサ１６の上にメタル層１８が形成される。
以上のように、露光機で形成したレジストパターンを用いずにメサ１６の上にメタル層１８を形成するため、メタル層１８の寸法ばらつきを抑制できる。また、露光機の解像度限界以下の寸法のメタル層１８を形成できる。また、リフトオフによって上層レジスト２２および下層レジスト２０を除去する際、レジストには露出している面が存在し、薬液が染み込みやすいため、リフトオフ時間が短縮でき、リフトオフ不良を抑制できる。また、メサ１６の形成に用いるマスクと、感光部２６の形成に用いるマスクを共用することが可能である。
実施の形態２．
実施の形態２は実施の形態１と同様だが、下層レジストの上面を平坦に形成する点が異なる。実施の形態２にかかる半導体装置の製造方法を図８～１４を用いて説明する。
実施の形態２は実施の形態１と同様だが、下層レジストの上面を平坦に形成する点が異なる。実施の形態２にかかる半導体装置の製造方法を図８～１４を用いて説明する。
まず図８のように、半導体基板１２の表面１４の上にメサ１６を形成する。
次に図９のように、上面が平坦な下層レジスト５０を形成する。下層レジスト５０を厚く積むことにより、上面を平坦にすることができる。
次に図１０のように、上層レジスト５２を形成する。次に図１１のように、感光部５６を形成する。次に図１２のように、現像液で感光部５６および下層レジスト５０の一部を除去する。次に図１３のように、メタル層４８を形成する。次に図１４のように、リフトオフにより上層レジスト５２および下層レジスト５０を除去する。このようにしてメサ１６の上にメタル層４８が形成される。
実施の形態２では、下層レジスト５０の上面が平坦であるため、図１３のようにメタル層４８を形成したあと、下層レジスト５０の露出面の面積が広くなっている。したがって、リフトオフにより下層レジスト５０を除去する際、薬液の染み込みが早いため、リフトオフ時間が短縮でき、リフトオフ不良を抑制できる。
実施の形態３．
実施の形態３は実施の形態１と同様だが、上層レジストの形成後、エッチバックを実施し、マスクを用いた感光部形成を実施しない点が異なる。実施の形態３にかかる半導体装置の製造方法を図１５～２１を用いて説明する。
実施の形態３は実施の形態１と同様だが、上層レジストの形成後、エッチバックを実施し、マスクを用いた感光部形成を実施しない点が異なる。実施の形態３にかかる半導体装置の製造方法を図１５～２１を用いて説明する。
まず図１５のように、半導体基板１２の表面１４の上にメサ１６を形成する。
次に図１６のように、下層レジスト８０を形成する。このとき、下層レジスト８０をメサ１６の上が隆起するように形成する。
次に図１７のように、上層レジスト８２を形成する。
次に図１８のように、上層レジスト８２のエッチバックを実施する。エッチバックは下層レジスト８０のうちメサ１６の上を覆う部分が露出するまで実施する。下層レジスト８０の一部もエッチバックしてかまわない。エッチバックは、例えばＯ２アッシングで実施する。
次に図１９のように、現像液で下層レジスト８０の一部を除去する。次に図２０のように、メタル層７８を形成する。次に図２１のように、リフトオフにより上層レジスト８２および下層レジスト８０を除去する。このようにしてメサ１６の上にメタル層７８が形成される。
実施の形態３では、マスクを用いた感光部形成を実施しない。そのため、工程数を低減できる。
１２ 半導体基板、１４ 表面、１６ メサ、１８，４８，７８ メタル層、２０，５０，８０ 下層レジスト、２２，５２，８２ 上層レジスト、２６，５６ 感光部。
Claims (4)
- 半導体基板の表面の上にメサを形成する工程と、
現像液に可溶な下層レジストを、前記表面および前記メサを覆うように形成する工程と、
感光した領域が前記現像液に可溶になる上層レジストを、前記下層レジストを覆うように形成する工程と、
前記上層レジストのうち、前記表面に垂直な方向から見て、前記メサの幅方向において少なくとも前記メサを覆う領域を感光させて、感光部を形成する工程と、
前記現像液を用いて前記感光部および前記下層レジストの一部を除去し、前記メサの上面を露出させる工程と、
前記メサの上、前記上層レジストの上、および、前記メサの上面を露出させる工程で露出した前記下層レジストの面のうち、少なくとも前記メサに接する領域の上に、メタル層を形成する工程と、
リフトオフにより、前記メタル層のうち前記上層レジストおよび前記下層レジストの上の部分と、前記上層レジストおよび前記下層レジストを同時に除去する工程と、
を備えた半導体装置の製造方法。 - 前記下層レジストを形成する工程において、前記下層レジストの上面を平坦に形成する
請求項１に記載の半導体装置の製造方法。 - 前記表面に垂直な方向から見て、前記メサの幅方向において、前記感光部は、前記メサの上を覆う前記下層レジストよりも小さい
請求項１または２に記載の半導体装置の製造方法。 - 半導体基板の表面の上にメサを形成する工程と、
現像液に可溶な下層レジストを、前記表面および前記メサを覆い、前記メサの上が隆起するように形成する工程と、
上層レジストを、前記下層レジストを覆うように形成する工程と、
前記上層レジストをエッチバックし、前記下層レジストのうち前記メサの上を覆う部分を露出させる工程と、
前記現像液を用いて、前記下層レジストを露出させる工程で露出した箇所から、前記下層レジストの一部を除去し、前記メサの上面を露出させる工程と、
前記メサの上、前記上層レジストの上、および、前記メサの上面を露出させる工程で露出した前記下層レジストの上に、メタル層を形成する工程と、
リフトオフにより、前記メタル層のうち前記上層レジストおよび前記下層レジストの上の部分と、前記上層レジストおよび前記下層レジストを同時に除去する工程と、
を備えた半導体装置の製造方法。
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