JPH0621432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621432A JPH0621432A JP17211492A JP17211492A JPH0621432A JP H0621432 A JPH0621432 A JP H0621432A JP 17211492 A JP17211492 A JP 17211492A JP 17211492 A JP17211492 A JP 17211492A JP H0621432 A JPH0621432 A JP H0621432A
- Authority
- JP
- Japan
- Prior art keywords
- mask material
- electrode
- mask
- etching
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】
【目的】 微小な電極を有する半導体装置の製造方法に
関し、セルフアライン法を用いてメサ構造の半導体表面
に再現性よく高精度の電極を形成することのできる半導
体装置の製造方法を提供することを目的とする。 【構成】 半導体ウエハ上に第１のマスク材を堆積後、
該第１のマスク材を所定の電極形状にパターニングする
工程と、パターニングされた前記第１のマスク材をマス
クとして前記半導体ウエハをメサエッチングする工程
と、前記第１のマスク材と剥離方法の異なる第２のマス
ク材で全面を覆う工程と、前記第１のマスク材が露出す
るまで前記第２のマスク材を選択的に除去して第１のマ
スク材の表面を露出させる工程と、表面が露出した前記
第１のマスク材を選択的にエッチオフする工程と、全面
に電極金属を堆積する工程と、前記第２のマスク材をエ
ッチオフすることにより前記半導体ウエハのメサ領域以
外の前記電極金属をリフトオフする工程を含む。
関し、セルフアライン法を用いてメサ構造の半導体表面
に再現性よく高精度の電極を形成することのできる半導
体装置の製造方法を提供することを目的とする。 【構成】 半導体ウエハ上に第１のマスク材を堆積後、
該第１のマスク材を所定の電極形状にパターニングする
工程と、パターニングされた前記第１のマスク材をマス
クとして前記半導体ウエハをメサエッチングする工程
と、前記第１のマスク材と剥離方法の異なる第２のマス
ク材で全面を覆う工程と、前記第１のマスク材が露出す
るまで前記第２のマスク材を選択的に除去して第１のマ
スク材の表面を露出させる工程と、表面が露出した前記
第１のマスク材を選択的にエッチオフする工程と、全面
に電極金属を堆積する工程と、前記第２のマスク材をエ
ッチオフすることにより前記半導体ウエハのメサ領域以
外の前記電極金属をリフトオフする工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微小な電極を有する半導体装置の製造方法に
関する。
関し、特に微小な電極を有する半導体装置の製造方法に
関する。
【０００２】近年、半導体装置の多機能化、大規模集積
化、微細化に伴って複雑なパターンや立体的構造を有す
る電極配線が求められている。
化、微細化に伴って複雑なパターンや立体的構造を有す
る電極配線が求められている。
【０００３】
【従来の技術】段差のあるテラス領域に金属電極を形成
する場合、ホトリソグラフィの技術を利用した加算的方
法による形成、いわゆるリフトオフ技術が用いられる。
する場合、ホトリソグラフィの技術を利用した加算的方
法による形成、いわゆるリフトオフ技術が用いられる。
【０００４】図３は、集積回路素子で形成される２つの
典型的なメサ構造パターン例と、その上に形成された電
極を示す。図２（Ａ）は、直線ストライプ型であり、光
電子集積回路の場合、レーザやＦＥＴ等でよく用いられ
る。また、図２（Ｂ）は円形メサ型であり、受光素子等
でよく用いられる。
典型的なメサ構造パターン例と、その上に形成された電
極を示す。図２（Ａ）は、直線ストライプ型であり、光
電子集積回路の場合、レーザやＦＥＴ等でよく用いられ
る。また、図２（Ｂ）は円形メサ型であり、受光素子等
でよく用いられる。
【０００５】たとえば、図３で示したようなメサ構造の
段差を有する半導体層テラス領域への電極形成は、メサ
幅Ｗが比較的広い場合（＞２μｍ）は、通常メサ作成時
に用いたレチクルと同一のレチクルを用い、ポジとネガ
を反転したマスクを形成することによって行なう。すな
わち、メサ構造のテラス以外の領域をレジストで覆い、
その上に金属膜の堆積を行なった後、リフトオフしてテ
ラス以外の領域の金属を除去する。
段差を有する半導体層テラス領域への電極形成は、メサ
幅Ｗが比較的広い場合（＞２μｍ）は、通常メサ作成時
に用いたレチクルと同一のレチクルを用い、ポジとネガ
を反転したマスクを形成することによって行なう。すな
わち、メサ構造のテラス以外の領域をレジストで覆い、
その上に金属膜の堆積を行なった後、リフトオフしてテ
ラス以外の領域の金属を除去する。
【０００６】しかし、集積度が高まること等により、メ
サ幅がＷ＜２μｍとなった場合には、前記方法による位
置合わせは困難となる。この場合は、自己整合化（セル
フアライン）技術を活用したパターニングが行なわれて
きた。この工程を図４、５に示す。
サ幅がＷ＜２μｍとなった場合には、前記方法による位
置合わせは困難となる。この場合は、自己整合化（セル
フアライン）技術を活用したパターニングが行なわれて
きた。この工程を図４、５に示す。
【０００７】まず、図４（Ａ）に示すように、半導体ウ
エハ１１上にホトレジスト膜１２をスピン塗布する。続
いて、図４（Ｂ）に示すように、所定のメサパターンを
形成するために、通常のホトリソグラフィによってホト
レジスト膜１２をパターニングし、レジストマスク１２
ａを残す。
エハ１１上にホトレジスト膜１２をスピン塗布する。続
いて、図４（Ｂ）に示すように、所定のメサパターンを
形成するために、通常のホトリソグラフィによってホト
レジスト膜１２をパターニングし、レジストマスク１２
ａを残す。
【０００８】次に、図４（Ｃ）に示すように、ウェット
エッチング（等方性エッチング）を行なえば、レジスト
マスク１２ａ下に所定のメサ構造が形成される。表面の
レジストマスク１２ａを除去すれば、図４（Ｄ）に示す
ようにメサ構造が残る。
エッチング（等方性エッチング）を行なえば、レジスト
マスク１２ａ下に所定のメサ構造が形成される。表面の
レジストマスク１２ａを除去すれば、図４（Ｄ）に示す
ようにメサ構造が残る。
【０００９】次に、図５（Ａ）に示すように、再びホト
レジスト膜１３を半導体ウエハ１１全面にスピン塗布す
る。ホトレジスト膜１３は、なだらかな表面を有し、メ
サ上部での厚さが薄くなる。
レジスト膜１３を半導体ウエハ１１全面にスピン塗布す
る。ホトレジスト膜１３は、なだらかな表面を有し、メ
サ上部での厚さが薄くなる。
【００１０】図５（Ｂ）に示すように、このホトレジス
ト膜１３に対して酸素プラズマを用いた灰化（アッシン
グ）を行い、ホトレジスト膜１３を削る。ホトレジスト
膜１３はほぼ均一に削られ、厚さの薄いメサ部分でまず
消滅する。このように、メサ構造のテラスが露出した時
点でアッシングを停止する。この時、メサの外側部分
は、未だホトレジスト膜１３ａに覆われている。
ト膜１３に対して酸素プラズマを用いた灰化（アッシン
グ）を行い、ホトレジスト膜１３を削る。ホトレジスト
膜１３はほぼ均一に削られ、厚さの薄いメサ部分でまず
消滅する。このように、メサ構造のテラスが露出した時
点でアッシングを停止する。この時、メサの外側部分
は、未だホトレジスト膜１３ａに覆われている。
【００１１】次に、図５（Ｃ）に示すように、半導体ウ
エハ１１全面に金属膜１４を堆積する。メサ上では、金
属膜１４は直接半導体ウエハ１１上に形成されるが、メ
サより外側の部分では金属膜１４は残ったホトレジスト
膜１３ａ上に堆積する。
エハ１１全面に金属膜１４を堆積する。メサ上では、金
属膜１４は直接半導体ウエハ１１上に形成されるが、メ
サより外側の部分では金属膜１４は残ったホトレジスト
膜１３ａ上に堆積する。
【００１２】その後、図５（Ｄ）に示すように、ホトレ
ジスト膜１３ａを溶解してレジスト膜１３ａ上に堆積し
た金属膜１４をリフトオフすると、メサ構造電極１４ａ
が形成される。
ジスト膜１３ａを溶解してレジスト膜１３ａ上に堆積し
た金属膜１４をリフトオフすると、メサ構造電極１４ａ
が形成される。
【００１３】
【発明が解決しようとする課題】図４、５に示した従来
のセルフアラインパターニングによる電極形成には２つ
の問題点がある。
のセルフアラインパターニングによる電極形成には２つ
の問題点がある。
【００１４】その第１は、図５（Ｂ）におけるアッシン
グプロセスでストッパ層が半導体ウエハ１１になる点で
ある。ホトレジストは有機物であるため、アッシングで
ホトレジスト膜１３を除去し、半導体表面を露出する場
合、残存有機物の汚染が心配される。
グプロセスでストッパ層が半導体ウエハ１１になる点で
ある。ホトレジストは有機物であるため、アッシングで
ホトレジスト膜１３を除去し、半導体表面を露出する場
合、残存有機物の汚染が心配される。
【００１５】このため、有機物が残らないようにアッシ
ングを完全に行なうと、オーバーアッシングになりやす
く、メサ構造以外の領域のホトレジスト膜１３ａも除去
される危険が大きい。このため、アッシングを極めて慎
重に行なう必要があり、工程管理が難しかった。
ングを完全に行なうと、オーバーアッシングになりやす
く、メサ構造以外の領域のホトレジスト膜１３ａも除去
される危険が大きい。このため、アッシングを極めて慎
重に行なう必要があり、工程管理が難しかった。
【００１６】第２の問題点は、図５（Ｃ）の工程で金属
膜１４が全面に亘って連続しているため、図５（Ｄ）の
工程でリフトオフしても、その側面（図５（Ｄ）のＳで
示す面）が綺麗に仕上がらないことである。
膜１４が全面に亘って連続しているため、図５（Ｄ）の
工程でリフトオフしても、その側面（図５（Ｄ）のＳで
示す面）が綺麗に仕上がらないことである。
【００１７】また、図５（Ａ）の工程によるホトレジス
ト膜１３のスピン塗布は、ステップカバレージ特性が優
れているため、その上の金属膜１４はホトレジスト膜１
３ａを完全に覆い、一層リフトオフがうまく行かない原
因となる。この傾向は、図３（Ａ）で示したストライプ
構造よりも図３（Ｂ）の円形構造においてより顕著に現
れる。
ト膜１３のスピン塗布は、ステップカバレージ特性が優
れているため、その上の金属膜１４はホトレジスト膜１
３ａを完全に覆い、一層リフトオフがうまく行かない原
因となる。この傾向は、図３（Ａ）で示したストライプ
構造よりも図３（Ｂ）の円形構造においてより顕著に現
れる。
【００１８】本発明の目的は、セルフアライン法を用い
てメサ構造の半導体表面に再現性よく高精度の電極を形
成することのできる半導体装置の製造方法を提供するこ
とである。
てメサ構造の半導体表面に再現性よく高精度の電極を形
成することのできる半導体装置の製造方法を提供するこ
とである。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ウエハ上に第１のマスク材を堆積後、
該第１のマスク材を所定の電極形状にパターニングする
工程と、パターニングされた前記第１のマスク材をマス
クとして前記半導体ウエハをメサエッチングする工程
と、前記第１のマスク材と剥離方法の異なる第２のマス
ク材で全面を覆う工程と、前記第１のマスク材が露出す
るまで前記第２のマスク材を選択的に除去して第１のマ
スク材の表面を露出させる工程と、表面が露出した前記
第１のマスク材を選択的にエッチオフする工程と、全面
に電極金属を堆積する工程と、前記第２のマスク材をエ
ッチオフすることにより前記半導体ウエハのメサ領域以
外の前記電極金属をリフトオフする工程を含む。
造方法は、半導体ウエハ上に第１のマスク材を堆積後、
該第１のマスク材を所定の電極形状にパターニングする
工程と、パターニングされた前記第１のマスク材をマス
クとして前記半導体ウエハをメサエッチングする工程
と、前記第１のマスク材と剥離方法の異なる第２のマス
ク材で全面を覆う工程と、前記第１のマスク材が露出す
るまで前記第２のマスク材を選択的に除去して第１のマ
スク材の表面を露出させる工程と、表面が露出した前記
第１のマスク材を選択的にエッチオフする工程と、全面
に電極金属を堆積する工程と、前記第２のマスク材をエ
ッチオフすることにより前記半導体ウエハのメサ領域以
外の前記電極金属をリフトオフする工程を含む。
【００２０】
【作用】第２のマスク材の選択的除去の工程は、第１の
マスク材の表面を露出するのみであり、半導体表面は露
出しない。このため、半導体ウエハに直接影響を及ぼさ
ない。このため、アッシング条件設定は緩和される。
マスク材の表面を露出するのみであり、半導体表面は露
出しない。このため、半導体ウエハに直接影響を及ぼさ
ない。このため、アッシング条件設定は緩和される。
【００２１】露出した第１のマスク材を選択的除去によ
ってエッチオフすると、その部分には段差が形成され
る。このため、次の電極金属堆積工程で、半導体ウエハ
のメサ上に形成される電極金属は、第２のマスク材上に
形成される電極金属と容易に離間する。このため、リフ
トオフが容易である。
ってエッチオフすると、その部分には段差が形成され
る。このため、次の電極金属堆積工程で、半導体ウエハ
のメサ上に形成される電極金属は、第２のマスク材上に
形成される電極金属と容易に離間する。このため、リフ
トオフが容易である。
【００２２】以下、本発明を実施例に基づいてより詳し
く述べる。
く述べる。
【００２３】
【実施例】図１、２は、本発明の実施例による半導体装
置の製造方法の工程を示す断面図である。
置の製造方法の工程を示す断面図である。
【００２４】図１（Ａ）においては、半導体ウエハ１と
して（１００）面のｐ型ＩｎＰ単結晶ウエハを選び、そ
の上に第１のマスク材２として厚さ０．５μｍのＳｉＯ
2 膜を形成する。
して（１００）面のｐ型ＩｎＰ単結晶ウエハを選び、そ
の上に第１のマスク材２として厚さ０．５μｍのＳｉＯ
2 膜を形成する。
【００２５】次に、ＳｉＯ2 膜２上にホトレジスト膜を
塗布し、露光現像して＜１１０＞方向に幅２μｍのホト
レジスト膜のストライプマスクを形成する。続いて、弗
酸水溶液中でＳｉＯ2 膜を選択エッチングしてストライ
プ状のＳｉＯ2 マスク２ａを形成する。ホトレジスト膜
のストライプマスクを除去すると、図１（Ｂ）に示すよ
うな構造が得られる。
塗布し、露光現像して＜１１０＞方向に幅２μｍのホト
レジスト膜のストライプマスクを形成する。続いて、弗
酸水溶液中でＳｉＯ2 膜を選択エッチングしてストライ
プ状のＳｉＯ2 マスク２ａを形成する。ホトレジスト膜
のストライプマスクを除去すると、図１（Ｂ）に示すよ
うな構造が得られる。
【００２６】次に、図１（Ｃ）に示すように、ＳｉＯ2
マスク２ａをエッチングマスクとして半導体ウエハ１の
ウェットエッチングを行なう。すなわち、ＨＣｌ系エッ
チング液中にｐ型ＩｎＰの半導体ウエハを浸漬して、深
さ０．３μｍのエッチングを行なう。
マスク２ａをエッチングマスクとして半導体ウエハ１の
ウェットエッチングを行なう。すなわち、ＨＣｌ系エッ
チング液中にｐ型ＩｎＰの半導体ウエハを浸漬して、深
さ０．３μｍのエッチングを行なう。
【００２７】このエッチングは等方性エッチングのた
め、ＳｉＯ2 マスク２ａ下のｐ型ＩｎＰ領域も一部エッ
チングされ、図に示すように、ＳｉＯ2 マスク２ａの
「ひさし」が形成される。
め、ＳｉＯ2 マスク２ａ下のｐ型ＩｎＰ領域も一部エッ
チングされ、図に示すように、ＳｉＯ2 マスク２ａの
「ひさし」が形成される。
【００２８】次に、図１（Ｄ）に示すように、半導体ウ
エハ１全面に第２のマスク材３としてポジレジストをス
ピン塗布する。ポジレジストとしては、たとえばヘキス
トジャパン社のＡＺ（商標）を用いることができる。ポ
ジレジスト層の厚みは、たとえば平坦部で０．７μｍと
する。第２のマスク材３はなだらかな表面を有し、第１
のマスク材１上で薄く、メサ外側の領域上で厚くなる。
エハ１全面に第２のマスク材３としてポジレジストをス
ピン塗布する。ポジレジストとしては、たとえばヘキス
トジャパン社のＡＺ（商標）を用いることができる。ポ
ジレジスト層の厚みは、たとえば平坦部で０．７μｍと
する。第２のマスク材３はなだらかな表面を有し、第１
のマスク材１上で薄く、メサ外側の領域上で厚くなる。
【００２９】次に、図２（Ａ）に示すように、酸素プラ
ズマアッシングを行なう。アッシングは一種の異方性ド
ライエッチングであり、全面でほぼ均一なエッチング速
度で行なうことができる。第１のマスク材２ａであるＳ
ｉＯ2 膜表面が完全に露出するまでマッシングを行な
う。
ズマアッシングを行なう。アッシングは一種の異方性ド
ライエッチングであり、全面でほぼ均一なエッチング速
度で行なうことができる。第１のマスク材２ａであるＳ
ｉＯ2 膜表面が完全に露出するまでマッシングを行な
う。
【００３０】ここで、ポジレジストとＳｉＯ2 とのエッ
チング選択比は３〜５倍である。このため、ＳｉＯ2 膜
をエッチングストッパとしてポジレジスト膜のエッチン
グ（アッシング）を行なうことができる。したがって、
第１のマスク材２ａの外側部分にのみポジレジスト膜３
ａが残る。
チング選択比は３〜５倍である。このため、ＳｉＯ2 膜
をエッチングストッパとしてポジレジスト膜のエッチン
グ（アッシング）を行なうことができる。したがって、
第１のマスク材２ａの外側部分にのみポジレジスト膜３
ａが残る。
【００３１】次に、図２（Ｂ）に示すように、表面の露
出した第１のマスク材２ａであるＳｉＯ2 膜のエッチオ
フを行なう。半導体ウエハを弗酸水溶液に浸漬すると、
容易にＳｉＯ2 膜のエッチオフを行なうことができる。
このようにして、コンタクトホール５が形成される。第
１のマスク材２ａの選択的エッチオフによってコンタク
トホール５の周囲には第２のマスク材３ａの「ひさし」
が形成される。
出した第１のマスク材２ａであるＳｉＯ2 膜のエッチオ
フを行なう。半導体ウエハを弗酸水溶液に浸漬すると、
容易にＳｉＯ2 膜のエッチオフを行なうことができる。
このようにして、コンタクトホール５が形成される。第
１のマスク材２ａの選択的エッチオフによってコンタク
トホール５の周囲には第２のマスク材３ａの「ひさし」
が形成される。
【００３２】次に、図２（Ｃ）に示すように、半導体ウ
エハ１全面に電極金属層４を堆積する。電極金属層４
は、たとえばＡｕ／Ｚｎ／Ａｕの３層構造とし、真空蒸
着法によって総厚さ０．２μｍに形成する。
エハ１全面に電極金属層４を堆積する。電極金属層４
は、たとえばＡｕ／Ｚｎ／Ａｕの３層構造とし、真空蒸
着法によって総厚さ０．２μｍに形成する。
【００３３】コンタクトホール５の部分では、十分な高
さを持つポジレジスト膜３ａの段差が形成されているの
で、電極金属層４はコンタクトホール上の部分４ａとポ
ジレジスト膜３ａ上の部分４ｂに分離する。このよう
に、コンタクトホール５の内外で電極金属４ａと４ｂの
間に隙間が形成される。
さを持つポジレジスト膜３ａの段差が形成されているの
で、電極金属層４はコンタクトホール上の部分４ａとポ
ジレジスト膜３ａ上の部分４ｂに分離する。このよう
に、コンタクトホール５の内外で電極金属４ａと４ｂの
間に隙間が形成される。
【００３４】次に、図２（Ｄ）に示すように、第２のマ
スク材３ａをアセトン溶液中で剥離すると、第２のマス
ク材３ａ上の電極金属４ｂはリフトオフされて、メサ構
造上の金属電極４ａのみが残る。
スク材３ａをアセトン溶液中で剥離すると、第２のマス
ク材３ａ上の電極金属４ｂはリフトオフされて、メサ構
造上の金属電極４ａのみが残る。
【００３５】図１（Ｂ）でのストライプマスクの幅を２
μｍとした時、図２（Ｄ）で残るメサ構造上部テラスの
電極幅は１．５μｍであった。この方法では、メサ構造
がどのような形状でも容易に電極形成を行なうことがで
きる。
μｍとした時、図２（Ｄ）で残るメサ構造上部テラスの
電極幅は１．５μｍであった。この方法では、メサ構造
がどのような形状でも容易に電極形成を行なうことがで
きる。
【００３６】以上の実施例では、半導体ウエハ１のメサ
構造部に形成する第１のマスク材２ａをＳｉＯ2 、第２
のマスク材３をポジレジストした。しかし、本発明は、
これに止まるものではない。要するに、第１のマスク材
２と第２のマスク材３のエッチング速度が大きく異なる
ように、異なる性質のマスク材を用いればよい。
構造部に形成する第１のマスク材２ａをＳｉＯ2 、第２
のマスク材３をポジレジストした。しかし、本発明は、
これに止まるものではない。要するに、第１のマスク材
２と第２のマスク材３のエッチング速度が大きく異なる
ように、異なる性質のマスク材を用いればよい。
【００３７】たとえば、第１のマスク材２として、Ｓｉ
Ｏ2 に代えてＳｉ3 Ｎ4 を用いても同様の結果が得られ
る。また、別のマスク材の組み合わせは、ポジレジスト
とネガレジストである。
Ｏ2 に代えてＳｉ3 Ｎ4 を用いても同様の結果が得られ
る。また、別のマスク材の組み合わせは、ポジレジスト
とネガレジストである。
【００３８】第１のマスク材２としてポジレジストを用
いるならば、第２のマスク材３としてはネガレジストを
用いる。ネガレジストには、たとえば東京応化社製のＯ
ＭＲ（商標）を用いることができる。このレジストはフ
ェノールで剥離することができる。
いるならば、第２のマスク材３としてはネガレジストを
用いる。ネガレジストには、たとえば東京応化社製のＯ
ＭＲ（商標）を用いることができる。このレジストはフ
ェノールで剥離することができる。
【００３９】第１および第２のマスク材をこのようにネ
ガレジスト、ポジレジストで構成すると、それぞれホト
リソグラフィを用いたパターニングが一度で済む利点が
ある。また、膜形成がスピン塗布法によって行なえるた
め、無機質膜の場合に比べて製造工程がより簡便であ
る。
ガレジスト、ポジレジストで構成すると、それぞれホト
リソグラフィを用いたパターニングが一度で済む利点が
ある。また、膜形成がスピン塗布法によって行なえるた
め、無機質膜の場合に比べて製造工程がより簡便であ
る。
【００４０】また、本発明は、化合物半導体以外の半導
体装置の製造、たとえばＳｉＬＳＩの形成にも利用しう
ることはいうまでもない。以上実施例に沿って本発明を
説明したが、本発明はこれらに制限されるものではな
い。たとえば、種々の変更、改良、組み合わせ等が可能
なことは当業者に自明であろう。
体装置の製造、たとえばＳｉＬＳＩの形成にも利用しう
ることはいうまでもない。以上実施例に沿って本発明を
説明したが、本発明はこれらに制限されるものではな
い。たとえば、種々の変更、改良、組み合わせ等が可能
なことは当業者に自明であろう。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
メサ構造に加工した半導体ウエハのテラス面に再現性よ
く微小サイズの電極を形成することができる。このた
め、特に半導体集積回路の歩留り向上が可能であり、複
雑な形状を有する微小電極の形成に効果がある。
メサ構造に加工した半導体ウエハのテラス面に再現性よ
く微小サイズの電極を形成することができる。このた
め、特に半導体集積回路の歩留り向上が可能であり、複
雑な形状を有する微小電極の形成に効果がある。
【図１】本発明の実施例によるメサ構造半導体の製造方
法における電極形成を示す断面図である。
法における電極形成を示す断面図である。
【図２】本発明の実施例によるメサ構造半導体の製造方
法における電極形成を示す断面図である。
法における電極形成を示す断面図である。
【図３】本発明の対象である半導体装置のメサ構造パタ
ーン例を示す斜視図である。
ーン例を示す斜視図である。
【図４】従来技術によるメサ構造半導体の製造方法にお
ける電極形成工程を示す断面図である。
ける電極形成工程を示す断面図である。
【図５】従来技術によるメサ構造半導体の製造方法にお
ける電極形成工程を示す断面図である。
ける電極形成工程を示す断面図である。
１ 半導体ウエハ（ｐ型ＩｎＰ） ２ 第１のマスク材（ＳｉＯ2 ） ３ 第２のマスク材（ポジレジスト） ４ 電極金属層（Ａｕ／Ｚｎ／Ａｕ） ５ コンタクトホール １１ 半導体ウエハ １２、１３ ホトレジスト膜 １４ 金属膜
Claims (1)
- 【請求項１】 半導体ウエハ（１）上に第１のマスク材
（２）を堆積後、該第１のマスク材（２）を所定の電極
形状にパターニングする工程と、 パターニングされた前記第１のマスク材（２）をマスク
として前記半導体ウエハ（１）をメサエッチングする工
程と、 前記第１のマスク材と剥離方法の異なる第２のマスク材
（３）で全面を覆う工程と、 前記第１のマスク材（２）が露出するまで前記第２のマ
スク材（３）を選択的に除去して第１のマスク材（２）
の表面を露出させる工程と、 表面が露出した前記第１のマスク材（２）を選択的にエ
ッチオフする工程と、 全面に電極金属（４）を堆積する工程と、 前記第２のマスク材（３）をエッチオフすることにより
前記半導体ウエハ（１）のメサ領域以外の前記電極金属
（４）をリフトオフする工程を含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211492A JPH0621432A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211492A JPH0621432A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621432A true JPH0621432A (ja) | 1994-01-28 |
Family
ID=15935818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211492A Withdrawn JPH0621432A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
| WO2005006427A1 (en) * | 2003-06-14 | 2005-01-20 | Intel Corporation | Method for passivating semiconductor devices |
| US7560739B2 (en) | 2004-06-29 | 2009-07-14 | Intel Corporation | Micro or below scale multi-layered heterostructure |
| WO2024171275A1 (ja) * | 2023-02-14 | 2024-08-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-06-30 JP JP17211492A patent/JPH0621432A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
| WO2005006427A1 (en) * | 2003-06-14 | 2005-01-20 | Intel Corporation | Method for passivating semiconductor devices |
| US6987068B2 (en) | 2003-06-14 | 2006-01-17 | Intel Corporation | Methods to planarize semiconductor device and passivation layer |
| CN100359650C (zh) * | 2003-06-14 | 2008-01-02 | 英特尔公司 | 平坦化半导体器件和钝化层的方法 |
| US7560739B2 (en) | 2004-06-29 | 2009-07-14 | Intel Corporation | Micro or below scale multi-layered heterostructure |
| WO2024171275A1 (ja) * | 2023-02-14 | 2024-08-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10714341B2 (en) | Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch | |
| US4295924A (en) | Method for providing self-aligned conductor in a V-groove device | |
| US6110797A (en) | Process for fabricating trench isolation structure for integrated circuits | |
| JPS62126637A (ja) | 開孔の形成方法 | |
| KR100253394B1 (ko) | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| JPH0621432A (ja) | 半導体装置の製造方法 | |
| KR100253345B1 (ko) | 반도체 소자의 마스크 제조방법 | |
| JPH01228133A (ja) | 半導体装置の製造方法 | |
| JPS61287245A (ja) | 多層配線法 | |
| KR20020051170A (ko) | 듀얼 게이트 산화막의 제조 방법 | |
| KR100192439B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100382548B1 (ko) | 반도체 소자의 제조방법 | |
| JPS61287146A (ja) | 多層配線の形成方法 | |
| KR100338091B1 (ko) | 반도체소자제조방법 | |
| JP4072248B2 (ja) | 半導体装置の製造方法 | |
| KR100247642B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100281147B1 (ko) | 콘택홀 형성방법 | |
| KR100227635B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100200302B1 (ko) | 레이저 다이오드 제조방법 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| KR930006133B1 (ko) | 모스소자의 콘택트홀 형성방법 | |
| KR20050002010A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPS6025277A (ja) | 半導体装置の製造方法 | |
| JPH05226319A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |