JP7356908B2

JP7356908B2 - インパルス電圧発生装置および電力用半導体スイッチの保護方法

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Publication number: JP7356908B2
Application number: JP2019551411A
Authority: JP
Inventors: 進通孫; 哲夫吉満; 宏次筒井; 潔梅津
Original assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 2019-02-19
Filing date: 2019-02-19
Publication date: 2023-10-05
Anticipated expiration: 2039-02-19
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Description

本発明は、インパルス電圧発生装置および電力用半導体スイッチの保護方法に関する。

インパルス電圧発生装置は、たとえば、モーターとインバータとケーブルとを具備するインバータ駆動システムに適用される。そのインバータ駆動システムにおいて、インバータは、スイッチング動作により直流電圧をパルス電圧に変換し、そのパルス電圧を、ケーブルを介してモーターに供給する。モーターは、このパルス電圧により駆動される。

しかし、インバータ駆動システムでは、インバータとケーブルとモーターとのインピーダンス不整合により、反射波が発生する。その反射波がパルス電圧に重畳することにより、ケーブルとモーターとの間の部分、特に、ケーブルとモーターとの接続部で、高電圧ノイズが発生する可能性がある。この高電圧ノイズを雷サージと区別するために、ここではインバータサージと呼ぶ。

そこで、インバータ駆動システムを評価する試験の１つとして、インバータサージを模擬的に発生させて、たとえば負荷として上記接続部に印加する試験がある。特に、模擬的なインバータサージとしてインパルス電圧を繰り返し発生させて、そのインパルス電圧を負荷に印加する期間と、そのインパルス電圧を発生させない期間とを交互に行う試験がある。この試験を実現するために、放電ギャップを用いたインパルス電圧発生装置が用いられている。

特許第５９９８５４８号公報

最新ＩＥＣ規格の確証試験では、数ｋＶの電圧で、数ｋＨｚの繰り返しインパルス電源が必須となる。先行技術では、繰り返しインパルスを発生させるため、放電球ギャップが使用されていた。この球ギャップにおいては、故障はしにくいが、同じ波形を等時間間隔で、正確に発生させることが難しいという問題があった。

このため、繰り返しインパルスを正確に発生させるために、パワー半導体スイッチを組み込む方法が提案されている。たとえば、電源とインバータとの間に、パワー半導体スイッチを組み込むとともに、並列に保護放電回路を設ける例がある（特許文献１）。

通常、電源側には、過電流継電器などの保護回路が設けられている。また、電源装置には、通常、異常な電流が流れた場合に、たとえば、出力電圧を抑制するなどの保護動作がなされる。

しかしながら、前述のインパルス電圧発生装置の回路では、負荷側に印加されるインパルス電圧は、キャパシタからの放電により生ずるものであり、このインパルス電圧には、電源装置側の状態は殆ど影響しない。したがって、電源側の保護動作は、パワー半導体スイッチを流れる過電流に対しては、効果が無い。

そこで、本発明は、インパルス電圧発生装置において、パワー半導体スイッチが故障するに至る状態を回避することを目的とする。

上述の目的を達成するため、本発明に係るインパルス電圧発生装置は、試験対象に所定の印加周期で繰り返しインパルス電圧を印加するために出力端からインパルス電圧を出力するインパルス電圧発生装置において、直流電力を供給する入力用直流電源と、前記入力用直流電源の電圧より高い電圧の直流を発生する高電圧発生器と、前記高電圧発生器と並列に配されて高電圧状態にまで蓄電可能な容量素子と、前記高電圧発生器の出力側に、前記高電圧発生器と直列に設けられて、前記高電圧発生器からの出力の遮断および通電を行う電力用半導体スイッチと、前記試験対象に印加すべき前記インパルス電圧の前記所定の印加周期に対応する繰り返し周波数の矩形波を前記電力用半導体スイッチのゲート部に出力する関数発生器と、前記出力端における出力電流を検出する電流検出器と、前記電流検出器からの電流信号を受けて前記所定の印加周期に比べて十分に短いサンプリング時間間隔でアナログ・ディジタル変換を行い、前記出力電流の値を監視し、異常と判定すれば前記関数発生器から前記電力用半導体スイッチへの出力を遮断する過電流保護回路と、を備え、前記過電流保護回路は、前記電流検出器からの前記電流信号を前記インパルス電圧の前記所定の印加周期に比べて短い周期でアナログ・ディジタル変換する高速Ａ／Ｄ変換部と、前記高速Ａ／Ｄ変換部からのディジタル化された前記電流信号とクロックからの時刻信号とを受けて、各電流の応答波形を蓄積する記憶装置と、前記高速Ａ／Ｄ変換部からのディジタル化された前記電流信号を受け入れて、第１の規定値を超えたか否かを判定し、前記第１の規定値を超えたと判定されない場合は、受け入れた前記電流信号の前記応答波形の多次元ベクトルと、前記記憶装置に蓄積された前記応答波形のうちの初期の電流の前記応答波形の多次元ベクトルとの差ベクトルの絶対値が規定値より大きいか否かを判定し、前記第１の規定値を超えたと判定した場合または前記差ベクトルの絶対値が前記規定値より大きいと判定した場合にその旨を出力するロジック演算・判定部と、前記ロジック演算・判定部からの出力を受けて、前記関数発生器から前記電力用半導体スイッチへの出力を遮断するトリガ信号遮断回路と、を有することを特徴とする。

また、本発明に係る電力用半導体スイッチの保護方法は、試験対象に所定の印加周期で繰り返しインパルス電圧を印加する電力用半導体スイッチの保護方法において、関数発生器が、前記試験対象に印加すべき前記インパルス電圧の前記所定の印加周期に対応する繰り返し周波数の矩形波を前記電力用半導体スイッチのゲート部に出力することにより、前記インパルス電圧が前記試験対象に印加される印加ステップと、ロジック演算・判定部が、高速Ａ／Ｄ変換部により電流検出器からの電流信号がディジタル化された電流値を読み込む電流値読み込みステップと、前記ロジック演算・判定部が、読み込んだ電流値が第１の規定値以上であるか否かを判定する判定ステップと、前記判定ステップで、読み込んだ電流値が前記第１の規定値以上であると判定した場合は、トリガ信号遮断回路が動作する第１の遮断ステップと、前記判定ステップで、読み込んだ電流値が前記第１の規定値以上であると判定しなかった場合は、前記ロジック演算・判定部が、記憶装置に蓄積された各電流の応答波形のうちの初期の電流の前記応答波形を読み出してその多次元ベクトルと前記電流値読み込みステップで読み込んだ電流値の前記応答波形の多次元ベクトルとの差ベクトルの絶対値が規定値より大きいか否かを判定し、前記差ベクトルの絶対値が規定値より大きいと判定されない場合は、前記電流値読み込みステップに戻る応答波形判定ステップと、前記応答波形判定ステップで前記多次元ベクトルの前記差ベクトルの絶対値が前記規定値より大きいと判定された場合、前記トリガ信号遮断回路が動作する第２の遮断ステップと、を有することを特徴とする。

本発明によれば、インパルス電圧発生装置において、パワー半導体スイッチが故障するに至る状態を回避することができる。

第１の実施形態に係るインパルス電圧発生装置の構成を示すブロック図である。第１の実施形態に係るインパルス電圧発生装置における過電流保護回路の構成を示すブロック図である。第１の実施形態に係るインパルス電圧発生装置における過電流保護回路の入力整合部の構成を示す概念的な回路図である。第１の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法の手順を示すフロー図である。第１の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法を説明するタイムチャートである。第１の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法における過電流検出時の各部の時間変化を説明するグラフである。第１の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法における過電流検出時の各部の微小時間での時間変化を説明するために図６を時間軸方向に拡大したグラフである。第２の実施形態に係るインパルス電圧発生装置における過電流保護回路の構成を示すブロック図である。第２の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法の手順を示すフロー図である。第２の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法における検出電流の発生の例を示すグラフである。

以下、図面を参照して、本発明の実施形態に係るインパルス電圧発生装置および電力用半導体スイッチの保護方法について説明する。ここで、互いに同一または類似の部分には、共通の符号を付して、重複説明は省略する。
［第１の実施形態］
図１は、第１の実施形態に係るインパルス電圧発生装置の構成を示すブロック図である。インパルス電圧発生装置２００は、高電圧発生器１０、入力用直流電源２０、制御用直流電源３０、容量素子４０、電力用半導体スイッチ５０、関数発生器７０、および過電流保護回路１００を有する。

入力用直流電源２０は、１０Ｖ程度の直流電源である。高電圧発生器１０は、入力用直流電源２０の電圧をたとえば３０００倍などの１０^３倍のオーダで増幅し、最大数ｋＶ程度の高電圧を発生する。高電圧発生器１０による高電圧は、たとえば、入力用直流電源２０からの電圧を交流に変換した後に、コッククロフト・ウォルトン方式により直流高圧に昇圧する方法等によって得ることができる。

制御用直流電源３０は、入力用直流電源２０に対して、直流電圧の電圧値、立ち上がり時間、および立ち下がり時間を指定する制御信号を出力する。たとえば、２秒間は所定の電圧を出力し、その後の２秒間はゼロとすることを繰り返すなどの、試験における印加の全体パターンを制御する。

容量素子４０は、たとえば数ｎＦ程度の容量である。また、充電抵抗素子６２は、容量素子４０の入口側の抵抗素子である。入力用直流電源２０、高電圧発生器１０および容量素子４０の低電圧側は、アース１に接続されている。

電力用半導体スイッチ５０は、概念的に、入り切り部５１および保護抵抗素子５２を有するものとして表示している。電力用半導体スイッチ５０は、数ｋＨｚ程度の頻度で開閉を繰り返す。電力用半導体スイッチ５０に並列に、電力用半導体スイッチ５０への逆電圧に対する保護のためのスイッチ用逆電圧保護ダイオード６１が設けられている。

電力用半導体スイッチ５０より負荷側に、調整抵抗素子６３および負荷側抵抗素子６４がアース電位まで直列に配されている。インパルス電圧を印加する対象に接続される出力端子６７は、調整抵抗素子６３と負荷側抵抗素子６４との接続部から引き出される。また、出力端子６８はアース電位である。負荷側抵抗素子６４に並列に、逆電圧に対してインパルス電圧発生装置２００を保護するための負荷用逆電圧保護ダイオード６５が設けられている。

電力用半導体スイッチ５０のゲート部（図示せず）に、制御信号を出力するために、関数発生器７０が設けられている。関数発生器７０の出力は、たとえば、所定の電圧とゼロ電圧を繰り返す矩形波である。関数発生器７０から印加される電圧がゲート設定電圧より低い場合は、入り切り部５１は、開状態である。関数発生器７０から印加される電圧がゲート設定電圧より高い場合は、入り切り部５１は、閉状態となる。

インバータサージが繰り返し発生するときの周波数は、たとえば１ｋＨｚないし２０ｋＨｚ程度である。これを模擬するインパルス電圧発生装置２００で発生するインパルス電圧が同程度の周波数となるように、関数発生器７０からは、たとえば１０ｋＨｚの矩形波が印加される。

関数発生器７０と電力用半導体スイッチ５０との間に、電力用半導体スイッチ５０が過電流のために損傷するのを防止するために、過電流保護回路１００が設けられている。出力端子６８の近傍のアース側に、電流検出器８０が設けられている。過電流保護回路１００は、電流検出器８０からの電流検出信号を入力として受け入れる。

図２は、第１の実施形態に係るインパルス電圧発生装置における過電流保護回路の構成を示すブロック図である。過電流保護回路１００は、入力整合部１１０、高速Ａ／Ｄ変換部１２０、クロック１３０、ロジック演算・判定部１４０、設定部１５０、およびトリガ信号遮断回路１６０を有する。

図３は、入力整合部の構成を示す概念的な回路図である。入力整合部１１０は、電圧分圧回路１１１、絶縁増幅器１１２、およびインピーダンス変換回路１１３を有する。入力整合部１１０は、このような構成により、電流検出器８０と荷電流保護回路１００とのインピーダンスマッチングおよび安全措置を行う。

図３は、分かりやすいように、アナログ回路の表示をしているが、この入力整合部１１０を含めて、図２で示す過電流保護回路１００は、高速で働くディジタル処理回路である。クロック１３０では、たとえば１００ＭＨｚの高速で時を刻んでおり、高速Ａ／Ｄ変換部１２０は、１００ＭＨｚの高速でＡ／Ｄ変換を行う。また、クロック１３０は、所定の間隔ごとに、時刻情報を出力する。

ロジック演算・判定部１４０は、高速Ａ／Ｄ変換部１２０による電流信号のディジタル値、設定部１５０からの判定用の規定値、関数発生器７０からの信号を入力として受け入れる。ロジック演算・判定部１４０は、過電流の検出、異常検出、および判定のための論理計算を行う。ロジック演算・判定部１４０は、たとえばＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等を用いる。

トリガ信号遮断回路１６０は、ロジック演算・判定部１４０が、過電流あるいは異常であると判定した場合に、その判定結果を受けて、関数発生器７０から電力用半導体スイッチ５０に発せられるゲート電圧信号を遮断する。この結果、電力用半導体スイッチ５０のゲート電圧がゲート設定電圧未満となり、インパルス電圧の発生が停止する。

図４は、第１の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法の手順を示すフロー図である。

まず、関数発生器７０が、電力用半導体スイッチ５０のゲート電圧信号を出力する（ステップＳ１１）。ゲート電圧の値に応じて、電力用半導体スイッチ５０の入り切り部５１が開閉する。入り切り部５１が開状態になると、高電圧発生器１０で発生した電圧により、容量素子４０が充電される。入り切り部５１が閉状態になると、容量素子４０からの放電により出力端子６７、６８を介して、試験対象である負荷にインパルス電圧が印加される（ステップＳ１２）。

また、ステップＳ１１に続いて、ロジック演算・判定部１４０は、電流値の読み込みを開始する(ステップＳ１３)。読み込みは、クロック１３０で設定されたサンプリングタイムで行われる。

ロジック演算・判定部１４０は、読み込んだ電流値が、設定部１５０で設定された規定値以上であるか否かを判定する（ステップＳ１４）。ロジック演算・判定部１４０が、読み込んだ電流値が、設定部１５０で設定された規定値以上ではないと判定（ステップＳ１４ＮＯ）した場合、ステップＳ１３以下を繰り返す。

図５は、電力用半導体スイッチの保護方法を説明するタイムチャートである。図５は、関数発生器７０からの半導体スイッチトリガ信号に応じて、パルス出力電流が発生しているが、パルス出力電流のレベルが、Ｐ３、Ｐ４と上昇してきた状態を示す。

図１の回路が示すように、出力端子６７、６８から出力される高電圧は、容量素子４０からの放電によるものであり、この状態で、電源側の電流が増加するわけではない。このため、出力端子６７、６８以降の試験対象側のたとえば絶縁状態が低下することにより、出力電流が増加するような場合、電源側の電流の増加による保護には期待できない。また、電源側の過電流継電器が動作するような事象では、すでに電力用半導体スイッチ５０の健全性が損なわれていると考えるべきである。

このため、出力端側に電流検出器８０を設け、ここでの電流値を高速で監視することにより、電力用半導体スイッチ５０の保護を図るものである。具体的には、次の手順となる。

電流値がＰ４となった時点で、ロジック演算・判定部１４０が、設定部１５０で設定された規定値以上であると判定（ステップＳ１４ＹＥＳ）する。

ロジック演算・判定部１４０が、規定値以上であると判定すると、トリガ信号遮断回路１６０が、動作する（ステップＳ１５）。この結果、インパルス電圧の印加が停止する。

図６は、過電流検出時の各部の時間変化を説明するグラフである。また、図７は、過電流検出時の各部の微小時間での時間変化を説明するために図６を時間軸方向に拡大したグラフである。

たとえば、関数発生器７０からのトリガの周波数を１０ｋＨｚ、クロック１３０によるサンプリング間隔を１００ＭＨｚとすると、１つのパルス間隔でのサンプリング回数は、１０^４回である。このため、インパルス電圧の立ち上がりの状況は、実質的には、ほぼ連続的にサンプリングされていると言える。

このため、あるインパルス電圧において、検出電流が規定値を超えていると判定されれば、次のインパルスの発生は、確実に停止される。この結果、パワー半導体スイッチが故障するに至る状態を回避することができる。
［第２の実施形態］
図８は、第２の実施形態に係るインパルス電圧発生装置における過電流保護回路の構成を示すブロック図である。本第２の実施形態は、第１の実施形態の変形であり、過電流保護回路１００は、記憶装置１７０をさらに有している。

図９は、第２の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法の手順を示すフロー図である。第１の実施形態においては、各サンプリングステップでの電流値の判定を実施しているが、本第２の実施形態では、さらなる判定を行う。以下、本実施形態で追加されている部分について、説明する。

サンプリング周期ごとに受け入れた電流検出器８０からの電流信号が、高速Ａ／Ｄ変換部１２０でＡ／Ｄ変換される都度、記憶装置１７０は、クロック１３０からの時刻情報とともに、電流値を順次記憶し、各応答波形データとして集積する。

ロジック演算・判定部１４０は、電流値が規定値以上と判定しなかった場合（ステップＳ１４ＮＯ）、ロジック演算・判定部１４０は、遅れ時間ＤＴが、規定値以上か否かを判定する（ステップＳ２２）。

図１０は、第２の実施形態に係るインパルス電圧発生装置の電力用半導体スイッチの保護方法における検出電流の発生の例を示すグラフである。通常は、高電圧Ｖ１が出力されると、ほぼ同時に検出電流Ｉ１が立ち上がり、同様に、高電圧Ｖ２が出力されると、ほぼ同時に検出電流Ｉ２が立ち上がる。

ところが、図１０に示すように、高電圧Ｖ２が出力されてから、有意な値の遅れ時間ＤＴの後に、検出電流Ｉ３が得られた場合には、この時点で、直接的な出力が無い状態で、負荷側、すなわち試験対象側で異常な電流が流れたと考えられる。ここで、「有意な」とは、遅れ時間ＤＴの値から、高電圧出力に直接的に誘起されたものではないと考えられる場合をいう。

したがって、ステップＳ２２で、ロジック演算・判定部１４０が、遅れ時間ＤＴが規定値以上と判定した場合（ステップＳ２２ＹＥＳ）、図９に示すように、トリガ信号遮断回路１６０が、動作する（ステップＳ１５）。この結果、インパルス電圧の印加が停止する。

ステップＳ２２で、ロジック演算・判定部１４０が、遅れ時間ＤＴが規定値以上と判定しなかった場合（ステップＳ２２ＮＯ）は、ロジック演算・判定部１４０は、電流値が前回のサンプリング結果より減少しているか否かを判定する（ステップＳ２３）。ロジック演算・判定部１４０が、電流値が前回のサンプリング結果より減少していないと判定した場合（ステップＳ２３ＮＯ）は、ステップＳ１３以下を繰り返す。

ロジック演算・判定部１４０が、電流値が前回のサンプリング結果より減少していると判定した場合（ステップＳ２３ＹＥＳ）は、ロジック演算・判定部１４０は、記憶装置１７０から初期の電流の応答波形、および今回の電流の応答波形を読み出して、両者を比較する（ステップＳ２４）。

この際は、電流波形の中の、たとえば、立ち上がり開始点から変曲点までの時間、あるいはピーク点までの時間等、特徴的な指標を用いて、各指標を要素として有する多次元ベクトルどうしの比較などの方法を用いることができる。ロジック演算・判定部１４０は、このような波形処理演算を行う波形処理演算部を有する。

ロジック演算・判定部１４０は、電流波形の比較結果が、有意な差が有るか否かを判定する（ステップＳ２５）。判定は、たとえば、前述の多次元ベクトルの差ベクトルの絶対値が、規定値より大きいか否かにより行ってもよい。ロジック演算・判定部１４０が、有意な差が有るとはいえないと判定した場合（ステップＳ２５ＮＯ）、ステップＳ１３以降を繰り返す。

ロジック演算・判定部１４０が、有意な差が有ると判定した場合（ステップＳ２５ＹＥＳ）、トリガ信号遮断回路１６０が、動作する（ステップＳ１５）。この結果、インパルス電圧の印加が停止する。

以上のように、本実施形態により、電圧印加時の過電流についてのみでなく、遅れて電流が検出されたり、応答波形が変化したりなど、これ以外の状況についても、保護動作がなされ、電力用半導体スイッチの保護をさらに徹底することができる。
［その他の実施形態］
以上、本発明の実施形態を説明したが、実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。

さらに、実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。

実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…アース、１０…高電圧発生器、２０…入力用直流電源、３０…制御用直流電源、４０…容量素子、５０…電力用半導体スイッチ、５１…入り切り部、５２…保護抵抗素子、６１…スイッチ用逆電圧保護ダイオード、６２…充電抵抗素子、６３…調整抵抗素子、６４…負荷側抵抗素子、６５…負荷用逆電圧保護ダイオード、６７、６８…出力端子、７０…関数発生器、８０…電流検出器、１００…過電流保護回路、１１０…入力整合部、１１１…電圧分圧回路、１１２…絶縁増幅器、１１３…インピーダンス変換回路、１２０…高速Ａ／Ｄ変換部、１３０…クロック、１４０…ロジック演算・判定部、１５０…設定部、１６０…トリガ信号遮断回路、１７０…記憶装置、２００…インパルス電圧発生装置

Claims

試験対象に所定の印加周期で繰り返しインパルス電圧を印加するために出力端からインパルス電圧を出力するインパルス電圧発生装置において、
直流電力を供給する入力用直流電源と、
前記入力用直流電源の電圧より高い電圧の直流を発生する高電圧発生器と、
前記高電圧発生器と並列に配されて高電圧状態にまで蓄電可能な容量素子と、
前記高電圧発生器の出力側に、前記高電圧発生器と直列に設けられて、前記高電圧発生器からの出力の遮断および通電を行う電力用半導体スイッチと、
前記試験対象に印加すべき前記インパルス電圧の前記所定の印加周期に対応する繰り返し周波数の矩形波を前記電力用半導体スイッチのゲート部に出力する関数発生器と、
前記出力端における出力電流を検出する電流検出器と、
前記電流検出器からの電流信号を受けて前記所定の印加周期に比べて十分に短いサンプリング時間間隔でアナログ・ディジタル変換を行い、前記出力電流の値を監視し、異常と判定すれば前記関数発生器から前記電力用半導体スイッチへの出力を遮断する過電流保護回路と、
を備え、
前記過電流保護回路は、
前記電流検出器からの前記電流信号を前記インパルス電圧の前記所定の印加周期に比べて短い周期でアナログ・ディジタル変換する高速Ａ／Ｄ変換部と、
前記高速Ａ／Ｄ変換部からのディジタル化された前記電流信号とクロックからの時刻信号とを受けて、各電流の応答波形を蓄積する記憶装置と、
前記高速Ａ／Ｄ変換部からのディジタル化された前記電流信号を受け入れて、第１の規定値を超えたか否かを判定し、前記第１の規定値を超えたと判定されない場合は、受け入れた前記電流信号の前記応答波形の多次元ベクトルと、前記記憶装置に蓄積された前記応答波形のうちの初期の電流の前記応答波形の多次元ベクトルとの差ベクトルの絶対値が規定値より大きいか否かを判定し、前記第１の規定値を超えたと判定した場合または前記差ベクトルの絶対値が前記規定値より大きいと判定した場合にその旨を出力するロジック演算・判定部と、
前記ロジック演算・判定部からの出力を受けて、前記関数発生器から前記電力用半導体スイッチへの出力を遮断するトリガ信号遮断回路と、
を有することを特徴とするインパルス電圧発生装置。
前記ロジック演算・判定部は、前記インパルス電圧の出力時に対する検出電流の遅れが、第２の規定値以上であるか否を判定する部分を有することを特徴とする請求項１に記載のインパルス電圧発生装置。
前記過電流保護回路は、前記電流検出器の側とのインピーダンスマッチングを行う入力整合部をさらに有することを特徴とする請求項１または請求項２に記載のインパルス電圧発生装置。
前記過電流保護回路は、前記高速Ａ／Ｄ変換部のサンプリング実行周期を規定するクロックをさらに有することを特徴とする請求項１ないし請求項３のいずれか一項に記載のインパルス電圧発生装置。
試験対象に所定の印加周期で繰り返しインパルス電圧を印加する電力用半導体スイッチの保護方法において、
関数発生器が、前記試験対象に印加すべき前記インパルス電圧の前記所定の印加周期に対応する繰り返し周波数の矩形波を前記電力用半導体スイッチのゲート部に出力することにより、前記インパルス電圧が前記試験対象に印加される印加ステップと、
ロジック演算・判定部が、高速Ａ／Ｄ変換部により電流検出器からの電流信号がディジタル化された電流値を読み込む電流値読み込みステップと、
前記ロジック演算・判定部が、読み込んだ電流値が第１の規定値以上であるか否かを判定する判定ステップと、
前記判定ステップで、読み込んだ電流値が前記第１の規定値以上であると判定した場合は、トリガ信号遮断回路が動作する第１の遮断ステップと、
前記判定ステップで、読み込んだ電流値が前記第１の規定値以上であると判定しなかった場合は、前記ロジック演算・判定部が、記憶装置に蓄積された各電流の応答波形のうちの初期の電流の前記応答波形を読み出してその多次元ベクトルと前記電流値読み込みステップで読み込んだ電流値の前記応答波形の多次元ベクトルとの差ベクトルの絶対値が規定値より大きいか否かを判定し、前記差ベクトルの絶対値が規定値より大きいと判定されない場合は、前記電流値読み込みステップに戻る応答波形判定ステップと、
前記応答波形判定ステップで前記多次元ベクトルの前記差ベクトルの絶対値が前記規定値より大きいと判定された場合、前記トリガ信号遮断回路が動作する第２の遮断ステップと、
を有することを特徴とする電力用半導体スイッチの保護方法。
前記判定ステップの後で、かつ前記応答波形判定ステップの前に、前記ロジック演算・判定部が、電流発生遅れ時間が第２の規定値以上であるか否かを判定する遅れ時間判定ステップをさらに有し、
前記第２の遮断ステップは、前記遅れ時間判定ステップで電流発生遅れ時間が前記第２の規定値以上であると判定された場合にも、前記トリガ信号遮断回路が動作する、
ことを特徴とする請求項５に記載の電力用半導体スイッチの保護方法。