JP7239380B2

JP7239380B2 - 電力変換装置

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Publication number: JP7239380B2
Application number: JP2019078181A
Authority: JP
Inventors: 仁徳長崎; 高志平尾; 信太朗田中
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Priority date: 2019-04-16
Filing date: 2019-04-16
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Description

本発明は、電力変換装置に関する。

近年、ハイブリッド自動車や電気自動車が普及してきている。ハイブリッド自動車や電気自動車は、駆動源としてモータを搭載している。モータは、インバータをはじめとする電力変換装置を用いて駆動制御される。ハイブリッド自動車や電気自動車に搭載される電力変換装置は、大容量のコンデンサが搭載されるが、乗車スペースの確保や、電気自動車を駆動するモータを収容するモータルーム（エンジンルーム）における空間の制約から、小型かつ薄型化が求められている。

例えば、特許文献１には、扁平なフィルムコンデンサ素子をパワーモジュールの側方に配置した電力変換装置が開示されている。また、例えば、特許文献２には、インバータ回路部の側方に平滑コンデンサを配置した電力変換装置が開示されている。このように、特許文献１および２に開示の電力変換装置は、コンデンサを大容量化しつつ電力変換装置の小型化を図っている。

特開２０１４－１６１１５９号公報特開２０１８－１２１４５７号公報

しかしながら、上述の従来技術では、コンデンサ自体の大きさのため、電力変換装置の厚みが増加するという問題がある。

本発明は以上の点を考慮してなされたもので、電力変換装置の薄型化を図ることを１つの目的とする。

かかる課題を解決するため本発明においては、１つの目的を達成する一手段として、電力変換装置は、半導体素子と、前記半導体素子と電気的に接続する第１回路パターンが絶縁基板上に形成された第１基板と、前記半導体素子を挟んで前記第１基板と対向しかつ前記半導体素子と電気的に接続する第２回路パターンが絶縁基板上に形成された第２基板と、前記半導体素子に入力される電力を平滑化する複数のキャパシタと、前記複数のキャパシタが両面実装され、該複数のキャパシタと電気的に接続する第３回路パターンが絶縁基板上に形成された第３基板と、を有し、前記第３基板は、前記第１回路パターンと重なる平面を第１仮想平面とし、前記第２回路パターンと重なる平面を第２仮想平面とした場合に、前記第１仮想平面と前記第２仮想平面の間の空間に配置され、前記第１基板および前記第２基板と重ならない領域の両面に前記複数のキャパシタが配置されたキャパシタ領域を有する。

本発明によれば、例えば、電力変換装置の薄型化を図ることができる。

実施例１の半導体モジュールの斜視図。実施例１の半導体モジュールの分解斜視図。実施例１の半導体モジュールの第１基板の平面図。実施例１の半導体モジュールの第１基板の裏面図。実施例１の半導体モジュールの第１基板を図３のＡ－Ａ線で切った断面図。実施例１の半導体モジュールの第２基板の平面図。実施例１の半導体モジュールの第２基板の裏面図。実施例１の半導体モジュールの第２基板を図６のＢ－Ｂ線で切った断面図。実施例１の半導体モジュールの平面図。実施例１の半導体モジュールの側面図。実施例１の半導体モジュールを図９のＣ－Ｃ線で切った断面図。実施例１の半導体モジュールを図９のＤ－Ｄ線で切った断面図。実施例１のサブモジュールの斜視図。実施例１のサブモジュールにおけるパワー半導体素子の実装状態を図１３のａ方向から見た平面図およびｂ方向から見た正面図。実施例１のパワー半導体素子を図１３のａ方向から見た平面図。実施例１のサブモジュールを図１３のｃ方向およびｄ方向から見た側面図。実施例１のサブモジュールを図１３のｂ方向から見た正面図。実施例１の半導体モジュールの第３基板の平面図。実施例１の半導体モジュールを図１８のＥ－Ｅ線で切った断面図。実施例１の半導体モジュールのキャパシタを除いた第３基板の平面図。実施例１の半導体モジュールの絶縁基板を除いた第３基板の分解斜視図。実施例１の半導体モジュールの絶縁基板、第３基板第２層パターン、および第３基板第３層パターンを除いた第３基板の斜視図。実施例２の半導体モジュールの第３基板を図９のＣ－Ｃ線で切った断面図。

以下図面に基づき、本発明の実施例を詳述する。以下実施例を説明するための各図面において、同一参照番号で同一または類似の機能を備えた構成を示し、後出の説明を省略する。また、各実施例および各変形例は、本発明の技術思想の範囲内および整合する範囲内でその一部または全部を組合せることができる。

本明細書において、例えば「ｘｘｘ１００－１」「ｘｘｘ１００－２」や「ｘｘｘ１００ａ」「ｘｘｘ１００ｂ」のように、同一番号に枝番号が付加された符号が付与されている複数の要素を総称する場合には、同一番号のみを用いて「ｘｘｘ１００」のように表すこととする。

＜実施例１の半導体モジュールの全体構成＞
先ず、図１および図２を参照して、実施例１の半導体モジュール１の全体構成について説明する。図１は、実施例１の半導体モジュール１の斜視図である。図２は、実施例１の半導体モジュール１の分解斜視図である。

先ず、実施例１の説明で用いるＸＹＺ座標系を、次のように定義しておく。図１に示すように、実施例１の半導体モジュール１を平置きした場合の平面をＸＹ平面とする。このＸＹ平面に平置きした半導体モジュール１の長手方向をＸ軸とし、Ｘ軸と直交する半導体モジュール１の短手方向をＹ軸とする。また、Ｘ軸およびＹ軸と直交して正系のＸＹＺ座標系をなす半導体モジュール１の高さ方向をＺ軸とする。また、図１に示す座標軸の矢印のように、Ｘ軸、Ｙ軸、およびＺ軸の正方向を定める。

以降、本明細書では、このＸＹＺ座標系を用いて説明を行う。ただし、ＸＹＺ座標系は、便宜上のものに過ぎず、半導体モジュール１の形状や、大きさ、各部の位置関係を限定するものではない。同様に、ＸＹＺ座標系を用いて説明する「上」、「下」、「前」、「後」、「左」、「右」も、位置や方向等を便宜的に示すに過ぎない。

電力変換装置である実施例１の半導体モジュール１は、第１基板１０と、第２基板２０と、第３基板３０とを備える。第１サブモジュール４０－１および第２サブモジュール４０－２は、第１基板１０と第２基板２０の間に挟まれるように、半田材を介して、第１基板１０および第２基板２０に固定されている。

半導体モジュール１は、第１サブモジュール４０－１が上アームであり、第２サブモジュール４０－２が下アームである、インバータ等の電力変換装置の１相分の上下アームを構成する。

図２に示すように、第１サブモジュール４０－１および第２サブモジュール４０－２は、同一構成のモジュールであるが、第１基板１０と第２基板２０の間に固定される際には、一方が他方に対して上下が反転した状態で配置される。なお、第１サブモジュール４０－１および第２サブモジュール４０－２を総称して、サブモジュール４０という。

また、図２に示すように、第３基板３０は、半田材を介して、高電位側第３回路パターン３５－１および低電位側第３回路パターン３５－２を接続領域として、第２基板２０と接続されている。第３基板３０には、複数のキャパシタ３９が両面実装されている。高電位側第３回路パターン３５－１および低電位側第３回路パターン３５－２を総称して、接続パターン３５という。なお、第３基板３０は、複数のキャパシタ３９が、両面実装されている場合に限らず、片面実装であってもよい。

＜実施例１の第１基板の構成＞
次に、図３～図５を参照して、実施例１の半導体モジュール１の第１基板１０について説明する。図３は、実施例１の半導体モジュール１の第１基板１０の平面図である。図４は、実施例１の半導体モジュール１の第１基板１０の裏面図である。図５は、実施例１の半導体モジュール１の第１基板１０を図３のＡ－Ａ線で切った断面図である。

第１基板１０は、第１回路パターン１１と、第１絶縁基板１０ｐと、第１基板外部導体１２と、第１制御信号用パターン１３とから構成される。第１回路パターン１１、第１基板外部導体１２、および第１制御信号用パターン１３は、第１絶縁基板１０ｐによって絶縁される。

第１回路パターン１１は、第１絶縁基板１０ｐの一方の面に実装される。第１回路パターン１１は、サブモジュール４０の一方の導体部と接続される。第１基板外部導体１２は、第１絶縁基板１０ｐにおいて、第１回路パターン１１の実装面の反対側に実装される。第１基板外部導体１２は、外部の導体と接続される。

第１制御信号用パターン１３は、第１サブモジュール４０－１へ制御信号を入力するための正極用および負極用の２つのパターンを含む。交流出力端子１１ｔは、第１絶縁基板１０ｐからＸ軸の負方向へ突出する第１回路パターン１１の導体部である。

＜実施例１の第２基板の構成＞
次に、図６～図８を参照して、実施例１の半導体モジュール１の第２基板２０について説明する。図６は、実施例１の半導体モジュール１の第２基板２０の平面図である。図７は実施例１の半導体モジュール１の第２基板２０の裏面図である。図８は、実施例１の半導体モジュール１の第２基板２０を図６のＢ－Ｂ線で切った断面図である。

第２基板２０は、第２回路パターン２１と、第２絶縁基板２０ｐと、第２基板外部導体２２と、第２制御信号用パターン２３とから構成される。第２回路パターン２１、第２基板外部導体２２、および第２制御信号用パターン２３は、第２絶縁基板２０ｐによって絶縁される。

第２回路パターン２１は、第２絶縁基板２０ｐの一方の面に実装され、高電位側第２回路パターン２１－１と低電位側第２回路パターン２１－２とを含む。高電位側第２回路パターン２１－１および低電位側第２回路パターン２１－２を総称して、第２回路パターン２１という。

高電位側第２回路パターン２１－１と低電位側第２回路パターン２１－２は、第２絶縁基板２０ｐによって絶縁される。第２回路パターン２１は、第１回路パターン１１と接続されるサブモジュール４０の導体部の反対側の導体部と接続される。

第２基板外部導体２２は、第２絶縁基板２０ｐにおいて、第２回路パターン２１の実装面の反対側に実装される。図６に示すように、第２基板外部導体２２は、第１外部導体２２－１と第２外部導体２２－２とを含む。第１外部導体２２－１と第２外部導体２２－２を総称して、第２基板外部導体２２という。

第１外部導体２２－１と第２外部導体２２－２は、第２絶縁基板２０ｐによって絶縁される。なお、第２基板外部導体２２は、第１外部導体２２－１と第２外部導体２２－２に分離されず、単一の導体であってもよい。また、第２外部導体２２－２を省略してもよい。

第２制御信号用パターン２３は、第２サブモジュール４０－２へ制御信号を入力するための正極用および負極用の２つのパターンを含む。

＜実施例１の半導体モジュールの側面および断面の構成＞
次に、図９～図１２を参照して、実施例１の半導体モジュール１の側面および断面の構成について説明する。図９は、実施例１の半導体モジュール１の平面図である。図１０は、実施例１の半導体モジュール１の側面図である。図１１は、実施例１の半導体モジュール１を図９のＣ－Ｃ線で切った断面図である。図１２は、実施例１の半導体モジュール１を図９のＤ－Ｄ線で切った断面図である。

図１０は、半導体モジュール１をＹ軸の負方向から見た側面図である。図１０において一点鎖線で示す、第１回路パターン１１とサブモジュール４０（図１０では第２サブモジュール４０－２が示されている）が重なる仮想的な平面を第１仮想平面ＶＳ１と定義する。また、図１０において破線で示す、第２回路パターン２１（図１０では低電位側第２回路パターン２１－２が示されている）とサブモジュール４０が重なる仮想的な平面を第２仮想平面ＶＳ２と定義する。

上記のように第１仮想平面ＶＳ１および第２仮想平面ＶＳ２を定義した場合、図１０に示すように、第３基板３０は、第１仮想平面ＶＳ１と第２仮想平面ＶＳ２の間の空間に配置されることになる。また、第１基板１０と第２基板２０の配列方向から見た場合、第２基板２０と第３基板３０は、これらが重なる領域に第２回路パターン２１と第３回路パターン３５（図１１では低電位側第３回路パターン３５－２が示されている）が接続する接続領域ＣＡ１を有する。このように、第２基板２０と第３基板３０は、接続端子を介さずに、サブモジュール４０とキャパシタ３９を電気的に接続する。

また、第２基板２０は、第２回路パターン２１が配置された側の面とは反対側に第２基板外部導体２２を有するが、第１基板１０と第２基板２０の配列方向から見た場合、第２基板外部導体２２（図１１では第２外部導体２２－２）が、接続領域ＣＡ１と重なるように形成される。

また、第３基板３０は、第１基板１０および第２基板２０に重ならない領域の第３基板３０の両面に複数のキャパシタ３９がそれぞれ配置されるキャパシタ領域ＣＡ２を有する。

図１２に示すように、第１サブモジュール４０－１の第１サブモジュール内高電位側導体部４１－１は、半田材を介して、第２基板２０の高電位側第２回路パターン２１－１と電気的に接続される。また、第１サブモジュール４０－１の第１サブモジュール内低電位側導体部４２－１は、半田材を介して、第１基板１０の第１回路パターン１１と電気的に接続される。

同様に、第２サブモジュール４０－２の第２サブモジュール内低電位側導体部４２－２は、半田材を介して、第２基板２０の低電位側第２回路パターン２１－２と電気的に接続される。また、第２サブモジュール４０－２の第２サブモジュール内高電位側導体部４１－２は、半田材を介して、第１基板１０の第１回路パターン１１と電気的に接続される。

さらに、第２基板２０の高電位側第２回路パターン２１－１は、半田材を介して、第３基板３０の高電位側第３回路パターン３５－１と電気的に接続される。また、低電位側第２回路パターン２１－２は、半田材を介して、第３基板３０の低電位側第３回路パターン３５－２と電気的に接続される。

なお、上述した半田材による接合は、これに限らず、レーザー溶接による接合、ねじをはじめとする部材を用いた機械的締結等、導電可能な接合方法で代替可能である。

＜実施例１のサブモジュールの構成＞
次に、図１３～図１７を参照して、実施例１の半導体モジュール１のサブモジュール４０の構成について説明する。図１３は、実施例１のサブモジュール４０の斜視図である。図１４（Ａ）は、実施例１のサブモジュール４０におけるパワー半導体素子４３の実装状態を図１３のａ方向から見た平面図であり、図１４（Ｂ）は、ｂ方向から見た正面図である。図１５は、実施例１のパワー半導体素子４３を図１３のａ方向から見た平面図である。図１６（Ａ）は、実施例１のサブモジュール４０を図１３のｃ方向から見た側面図であり、図１６（Ｂ）は、ｄ方向から見た側面図である。図１７は、実施例１のサブモジュール４０を図１３のｂ方向から見た正面図である。

なお、図２に示す半導体モジュール１の分解斜視図において、第１サブモジュール４０－１は、図１３に示すサブモジュール４０を、図１３のａ方向をＺ軸の正方向に合わせて、第１基板１０と第２基板２０の間に配置したものである。また、第２サブモジュール４０－２は、図１３に示すサブモジュール４０を、図１３のａ方向をＺ軸の負方向に合わせて、第１基板１０と第２基板２０の間に配置したものである。

図１３に示すように、サブモジュール４０は、サブモジュール内高電位側導体部４１と、サブモジュール内低電位側導体部４２とを備える。サブモジュール内高電位側導体部４１は、サブモジュール４０が、第１サブモジュール４０－１の場合には第１サブモジュール内高電位側導体部４１－１となり、第２サブモジュール４０－２の場合には第２サブモジュール内高電位側導体部４１－２となる。また、サブモジュール内低電位側導体部４２は、サブモジュール４０が、第１サブモジュール４０－１の場合には第１サブモジュール内低電位側導体部４２－１となり、第２サブモジュール４０－２の場合には第２サブモジュール内低電位側導体部４２－２となる。

図１４（Ａ）は、サブモジュール内低電位側導体部４２を取り外したサブモジュール４０のサブモジュール内高電位側導体部４１におけるパワー半導体素子等の実装面の平面図であり、図１４（Ｂ）は実装面の正面図である。サブモジュール内高電位側導体部４１の実装面には、図１５に例示する４つのパワー半導体素子４３（パワー半導体素子４３－１，４３－２，４３－３，４３－４）が実装されている。

図１５に示すように、パワー半導体素子４３は、正極センス電極Ｇと、負極センス電極ＫＳと、高電位側電極Ｄと、低電位側電極Ｓとにより構成される。本実施例では、パワー半導体素子４３は、図１５に示すように、正極センス電極４３１、負極センス電極ＫＳを兼ねた低電位側電極４３２、および高電位側電極４３３を備える。高電位側電極４３３は、図１５において低電位側電極４３２が示される側とは反対側の面に設けられる。なお、低電位側電極Ｓと負極センス電極ＫＳが独立していてもよい。パワー半導体素子４３は、半田材を介して、サブモジュール内高電位側導体部４１の絶縁層４７上に実装されている。

サブモジュール内正極センス配線４６－１は、サブモジュール内高電位側導体部４１の絶縁層４７上に形成されている。サブモジュール内正極センス配線４６－１は、チップ抵抗４４およびワイヤボンディング４５（４５－１，４５－２，４５－３，４５－４）を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの正極センス電極４３１と電気的に接続されている。

サブモジュール内負極センス配線４６－２は、サブモジュール内高電位側導体部４１の絶縁層４７上に形成されている。サブモジュール内負極センス配線４６－２は、半田材４８－１，４８－２，４８－３，４８－４およびサブモジュール内低電位側導体部４２を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの低電位側電極４３２と電気的に接続されている。

なお、パワー半導体素子４３において、低電位側電極Ｓと負極センス電極ＫＳが分離している場合には、サブモジュール内負極センス配線４６－２は、ワイヤボンディングを介して、負極センス電極ＫＳと電気的に接続される。

絶縁層４７は、サブモジュール内高電位側導体部４１上に形成されている。サブモジュール内低電位側導体部４２は、半田材４８－５，４８－６を介して、サブモジュール内負極センス配線４６－２と電気的に接続されている。具体的には、サブモジュール内低電位側導体部４２は、その第５脚部４２ｆ－５（図１６（Ａ）参照）が半田材４８－５を介して、サブモジュール内負極センス配線４６－２と接続されている。また、サブモジュール内低電位側導体部４２は、その第６脚部４２ｆ－６（図１６（Ｂ）参照）が半田材４８－６を介して、サブモジュール内負極センス配線４６－２と接続されている。

また、サブモジュール内低電位側導体部４２は、半田材４８－１，４８－２，４８－３，４８－４を介して、パワー半導体素子４３－１，４３－２，４３－３，４３－４のそれぞれの低電位側電極４３２と電気的に接続されている。

サブモジュール内高電位側導体部４１は、半田材（不図示）を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの高電位側電極４３３と電気的に接続されている。

＜実施例１の第３基板の構成＞
次に、図１８～図２２を参照して、実施例１の半導体モジュール１の第３基板３０の構成について説明する。図１８は、実施例１の半導体モジュールの第３基板の平面図である。図１９は、実施例１の半導体モジュールを図１８のＥ－Ｅ線で切った断面図である。図２０は、実施例１の半導体モジュールのキャパシタを除いた第３基板の平面図である。図２１は、実施例１の半導体モジュールの絶縁基板を除いた第３基板の分解斜視図である。図２２は、実施例１の半導体モジュールの絶縁基板、第３基板第２層パターン、および第３基板第３層パターンを除いた第３基板の斜視図である。

第３基板３０は、第３絶縁基板３０ｐと、複数のキャパシタ３９と、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４と、複数のスルーホール３７ａおよびスルーホール３７ｂとにより構成される。

図１９に示すように、第３絶縁基板３０ｐは、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とをそれぞれ絶縁する。

スルーホール３７ａは、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とのそれぞれに設けられている。スルーホール３７ａは、図１９および図２３に示すように、第３絶縁基板３０ｐを挟んで第３基板３０に両面実装されているキャパシタ３９間のそれぞれを電気的に接続する。

また、スルーホール３７ｂも、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とのそれぞれに設けられている。スルーホール３７ｂは、図２１および図２２に示すように、高電位側第３回路パターン３５－１と第３基板第２層パターン３２を電気的に接続し、また、低電位側第３回路パターン３５－２と第３基板第３層パターン３３を電気的に接続する。

高電位側入力端子３２ｔは、第３基板第２層パターン３２の端子であり、第３絶縁基板３０ｐからＸ軸の正方向へ突出した導体部である。高電位側入力端子３２ｔは、バッテリー（不図示）から直流電力を入力する端子であり、バッテリーの高電位側に接続される。

低電位側入力端子３３ｔは、第３基板第３層パターン３３の端子であり、第３絶縁基板３０ｐからＸ軸の正方向へ突出した導体部である。低電位側入力端子３３ｔは、バッテリー（不図示）から直流電力を入力する端子であり、バッテリーの低電位側に接続される。

第３基板第１層パターン３１および第３基板第４層パターン３４は、Ｚ軸方向で対称に位置するパターン同士が、第３基板第２層パターン３２と第３基板第３層パターン３３のＺ軸方向で対応するパターンを挟んで、スルーホール３７ａによって電気的に接続される。

具体的には、図２０および図２１に示すように、第３基板第４層パターン３４は、第３基板第２層パターン３２とスルーホール３７ａを介して電気的に接続されるパターンｐｔ１と、第３基板第３層パターン３３とスルーホール３７ａを介して電気的に接続されるパターンｐｔ２と、スルーホールを持たないパターンｐｔ３と、高電位側第３回路パターン３５－１と、低電位側第３回路パターン３５－２とを有する。

パターンｐｔ１、パターンｐｔ２、およびパターンｐｔ３は、半田材を介してキャパシタ３９と電気的に接続される。パターンｐｔ１およびパターンｐｔ２は、図２０に示すように、Ｘ軸およびＹ軸のそれぞれの方向に交互に配置される。

例えば、図２１に示すキャパシタ３９ａおよび３９ｂは、パターンｐｔ３によって直列接続される。また、キャパシタ３９ａは、パターンｐｔ２およびスルーホール３７ａによって第３基板第３層パターン３３と電気的に接続される。また、キャパシタ３９ｂは、パターンｐｔ１およびスルーホール３７ａによって第３基板第２層パターン３２と電気的に接続される。

同様に、図２１に示すキャパシタ３９ｃおよび３９ｄは、パターンｐｔ３によって直列接続される。また、キャパシタ３９ｃは、パターンｐｔ１およびスルーホール３７ａによって第３基板第２層パターン３２と電気的に接続される。また、キャパシタ３９ｄは、パターンｐｔ２およびスルーホール３７ａによって第３基板第３層パターン３３と電気的に接続される。

このように、キャパシタ３９は、Ｙ軸方向に並んで直列接続された２つのキャパシタ３９を単位とし、複数の単位で、第３基板第２層パターン３２と第３基板第３層パターン３３の間を並列接続する。

高電位側第３回路パターン３５－１は、第３基板第２層パターン３２およびスルーホール３７ａを介して、高電位側入力端子３２ｔと電気的に接続される。低電位側第３回路パターン３５－２は、第３基板第３層パターン３３およびスルーホール３７ａを介して、低電位側入力端子３３ｔと電気的に接続される。

なお、キャパシタ３９は、セラミックコンデンサ、フィルムコンデンサ等、いずれの種類のコンデンサを用いてもよい。

以上の実施例１によれば、第３基板３０が、第１回路パターン１１と重なる第１仮想平面ＶＳ１と、第２回路パターン２１と重なる第２仮想平面ＶＳ２の間の空間に配置され、第１基板１０および第２基板２０と重ならない領域の両面に複数のキャパシタ３９が配置されたキャパシタ領域ＣＡ２を有することによって、容量の大きいキャパシタを実装するよりも高さを制限でき、キャパシタを大容量化しつつ、半導体モジュール１の薄型化を図ることができる。また、接続端子を介さずに第２基板２０と第３基板を直接接続することによって、インダクタンス増加の原因となる接続端子を省略し、半導体モジュール１の低インダクタンス化を図ることができる。

また、第１基板１０と第２基板２０の配列方向から見た場合、第２基板外部導体２２が、接続領域ＣＡ１（図１０および図１１参照）と重なるように形成されることで、磁気キャンセル効果を得ることができる。

図２３は、実施例２の半導体モジュール１Ｂの第３基板３０Ｂを図９のＣ－Ｃ線で切った断面図である。図２３に示すように、半導体モジュール１Ｂが備える第３基板３０Ｂには、Ｚ軸の正方向側の面には実施例１と同様の高さのキャパシタ３９が表面実装されている一方、Ｚ軸の負方向側の面には実施例１とキャパシタ３９よりもＺ軸方向の高さが高いキャパシタ３９Ｂが表面実装されている。このように、第３基板３０に両面実装される複数のキャパシタ３９，３９Ｂは、第１基板１０に近い側の面に表面実装されるキャパシタ３９Ｂが第２基板２０に近い側の面に表面実装されるキャパシタ３９よりも大容量である。このようにして、第３基板３０ＢのＺ軸の負方向側のスペースを有効利用して、キャパシタの大容量化を図ることができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換・統合・分散をすることが可能である。また実施例で示した各処理は、処理効率又は実装効率に基づいて適宜分散又は統合してもよい。

１，１Ｂ：半導体モジュール、１０：第１基板、１０ｐ：第１絶縁基板、１１：第１回路パターン、１１ｔ：交流出力端子、１２：第１基板外部導体、２０：第２基板、２０ｐ：第２絶縁基板、２１：第２回路パターン、２１－１：高電位側第２回路パターン、２１－２：低電位側第２回路パターン、２２：第２基板外部導体、２２－１：第１外部導体、２２－２：第２外部導体、３０：第３基板、３１：第３基板第１層パターン、３２：第３基板第２層パターン、３３：第３基板第３層パターン、３４：第３基板第４層パターン、３２ｔ：高電位側入力端子、３３ｔ：低電位側入力端子、３５：接続パターン、３５－１：高電位側第３回路パターン、３５－２：低電位側第３回路パターン、３７ａ，３７ｂ：スルーホール、３９，３９ａ，３９ｂ，３９ｃ，３９ｄ，３９Ｂ：キャパシタ、４０：サブモジュール、４０－１：第１サブモジュール、４０－２：第２サブモジュール、４１：サブモジュール内高電位側導体部、４１－１：第１サブモジュール内高電位側導体部、４１－２：第２サブモジュール内高電位側導体部、４２：サブモジュール内低電位側導体部、４２－１：第１サブモジュール内低電位側導体部、４２－２：第２サブモジュール内低電位側導体部、４３，４３－１，４３－２，４３－３，４３－４：パワー半導体素子、４４：チップ抵抗、４５，４５－１，４５－２，４５－３，４５－４：ワイヤボンディング、４６－１：サブモジュール内正極センス配線、４６－２：サブモジュール内負極センス配線、４７：絶縁層、４８－１，４８－２，４８－３，４８－４，４８－５，４８－６：半田材、４３１：正極センス電極、４３２：低電位側電極、４３３：高電位側電極、ＣＡ１：接続領域、ＣＡ２：キャパシタ領域

Claims

半導体素子と、
前記半導体素子と電気的に接続する第１回路パターンが絶縁基板上に形成された第１基板と、
前記半導体素子を挟んで前記第１基板と対向しかつ前記半導体素子と電気的に接続する第２回路パターンが絶縁基板上に形成された第２基板と、
前記半導体素子に入力される電力を平滑化する複数のキャパシタと、
前記複数のキャパシタが両面実装され、該複数のキャパシタと電気的に接続する第３回路パターンが絶縁基板上に形成された第３基板と、を有し、
前記第３基板は、
前記第１回路パターンと重なる平面を第１仮想平面とし、前記第２回路パターンと重なる平面を第２仮想平面とした場合に、前記第１仮想平面と前記第２仮想平面の間の空間に配置され、
前記第１基板および前記第２基板と重ならない領域の両面に前記複数のキャパシタが配置されたキャパシタ領域を有する
ことを特徴とする電力変換装置。
前記第１基板と前記第２基板の配列方向から見た場合に、前記第２基板と重なる領域において前記第２回路パターンと前記第３回路パターンと接続する接続領域
を有することを特徴とする請求項１に記載の電力変換装置。
前記第２基板は、前記第２回路パターンが配置された側の面の反対側に、外部と接続する外部導体を有し、
前記外部導体は、
前記第１基板と前記第２基板の配列方向から見た場合に、前記接続領域と重なる領域に形成されている
ことを特徴とする請求項２に記載の電力変換装置。
前記複数のキャパシタは、前記第３基板の前記第２仮想平面側に設けられたキャパシタよりも、前記第３基板の前記第１仮想平面側に設けられたキャパシタの方が、前記第３基板に対する高さが高い
ことを特徴とする請求項１に記載の電力変換装置。