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JP5763026B2 - 半導体装置 - Google Patents

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JP5763026B2 JP2012210188A JP2012210188A JP5763026B2 JP 5763026 B2 JP5763026 B2 JP 5763026B2 JP 2012210188 A JP2012210188 A JP 2012210188A JP 2012210188 A JP2012210188 A JP 2012210188A JP 5763026 B2 JP5763026 B2 JP 5763026B2
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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の配線は寄生インダクタンスがあり、半導体素子がスイッチングする際に、寄生インダクタンスとスイッチング時の電流変化率(di/dt)との積で表される誘導電圧が発生する。このため、半導体素子には電力変換回路の直流電圧と誘導電圧とが印加されることになる。半導体素子に直流電圧と誘導電圧とを合わせた大きな電圧が半導体素子の絶縁破壊耐圧を超えると、半導体素子の破壊を招く可能性がある。半導体装置においては、寄生インダンクタンスをなるべく低減させることが信頼性を高めるうえで重要である。
特開2001−274322号公報
本発明の実施形態は、信頼性を向上できる半導体装置を提供する。
実施形態の半導体装置は、基板と、第1回路部と、第2回路部と、第1コンデンサと、第2コンデンサと、を含む。前記第1回路部は、第1スイッチング素子と、第1ダイオードと、第2スイッチング素子と、第2ダイオードと、を有する。前記第1スイッチング素子は、第1電極と、第2電極と、を有する。前記第1ダイオードは、前記第1電極と接続された第1カソード電極と、前記第2電極と接続された第1アノード電極と、を有する。前記第2スイッチング素子は、前記第2電極と接続された第3電極と、第4電極と、を有する。前記第2ダイオードは、前記第3電極と接続された第2カソード電極と、前記第4電極と接続された第2アノード電極と、を有する。前記第2回路部は、第3スイッチング素子と、第3ダイオードと、第4スイッチング素子と、第4ダイオードと、を有する。前記第3スイッチング素子は、第5電極と、第6電極と、を有する。前記第3ダイオードは、前記第5電極と接続された第3カソード電極と、前記第6電極と接続された第3アノード電極と、を有する。前記第4スイッチング素子は、前記第6電極と接続された第7電極と、第8電極と、を有する。前記第4ダイオードは、前記第7電極と接続された第4カソード電極と、前記第8電極と接続された第4アノード電極と、を有する。前記第1コンデンサは、一端が前記第1電極と接続され、他端が前記第4電極と接続される。前記第2コンデンサは、一端が前記第5電極と接続され、他端が前記第8電極と接続される。前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設される。前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設される。前記第1スイッチング素子が、前記第1方向に前記第3スイッチング素子と並設されるとともに、前記第2方向に前記第4スイッチング素子と並設され、前記第2スイッチング素子が、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第3スイッチング素子と並設される。前記第1スイッチング素子の中心と前記第2スイッチング素子の中心とを結ぶ線は、前記第3スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差する。前記第1回路部は、前記第2回路部と前記基板の上で交差する。前記第1電極及び前記第5電極には第1極性の電位が印加される。前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加される。
実施形態の別の半導体装置は、基板と、第1回路部と、第2回路部と、を含む。前記第1回路部は、第1スイッチング素子と、第1ダイオードと、第2スイッチング素子と、第2ダイオードと、を有する。前記第1スイッチング素子は、第1電極と、第2電極と、を有する。前記第1ダイオードは、前記第1電極と接続された第1カソード電極と、前記第2電極と接続された第1アノード電極と、を有する。前記第2スイッチング素子は、前記第2電極と接続された第3電極と、第4電極と、を有する。前記第2ダイオードは、前記第3電極と接続された第2カソード電極と、前記第4電極と接続された第2アノード電極と、を有する。前記第2回路部は、第3スイッチング素子と、第3ダイオードと、第4スイッチング素子と、第4ダイオードと、を有する。前記第3スイッチング素子は、第5電極と、第6電極と、を有する。前記第3ダイオードは、前記第5電極と接続された第3カソード電極と、前記第6電極と接続された第3アノード電極と、を有する。前記第4スイッチング素子は、前記第6電極と接続された第7電極と、第8電極と、を有する。前記第4ダイオードは、前記第7電極と接続された第4カソード電極と、前記第8電極と接続された第4アノード電極と、を有する。前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設される。前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設される。前記第1電極及び前記第5電極には第1極性の電位が印加される。前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加される。前記第1スイッチング素子が、前記第1方向に前記第3スイッチング素子と並設されるとともに、前記第2方向に前記第4スイッチング素子と並設され、前記第2スイッチング素子が、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第3スイッチング素子と並設され、前記第1スイッチング素子の中心と前記第2スイッチング素子の中心とを結ぶ線は、前記第3スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差する。前記第1回路部は、前記第2回路部と前記基板の上で交差する。
実施形態の半導体装置は、基板と、第1回路部と、第2回路部と、第1コンデンサと、第2コンデンサと、を含む。前記第1回路部は、第1スイッチング素子と、第1ダイオードと、第2スイッチング素子と、第2ダイオードと、を有する。前記第1スイッチング素子は、第1電極と、第2電極と、を有する。前記第1ダイオードは、前記第1電極と接続された第1カソード電極と、前記第2電極と接続された第1アノード電極と、を有する。前記第2スイッチング素子は、前記第2電極と接続された第3電極と、第4電極と、を有する。前記第2ダイオードは、前記第3電極と接続された第2カソード電極と、前記第4電極と接続された第2アノード電極と、を有する。前記第2回路部は、第3スイッチング素子と、第3ダイオードと、第4スイッチング素子と、第4ダイオードと、を有する。前記第3スイッチング素子は、第5電極と、第6電極と、を有する。前記第3ダイオードは、前記第5電極と接続された第3カソード電極と、前記第6電極と接続された第3アノード電極と、を有する。前記第4スイッチング素子は、前記第6電極と接続された第7電極と、第8電極と、を有する。前記第4ダイオードは、前記第7電極と接続された第4カソード電極と、前記第8電極と接続された第4アノード電極と、を有する。前記第1コンデンサは、一端が前記第1電極と接続され、他端が前記第4電極と接続される。前記第2コンデンサは、一端が前記第5電極と接続され、他端が前記第8電極と接続される。前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設される。前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設される。前記第1電極及び前記第5電極には第1極性の電位が印加される。前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加される。前記第1回路部は、前記第1電極と電気的に接続された第1平板導体と、前記第4電極と電気的に接続された第2平板導体と、をさらに含む。前記第2回路部は、前記第5電極と電気的に接続された第3平板導体と、前記第8電極と電気的に接続された第4平板導体と、をさらに含む。前記第1平板導体は、前記第1コンデンサを介して前記第2平板導体と接続される。前記第3平板導体は、前記第2コンデンサを介して前記第4平板導体と接続される。
第1実施形態に係る半導体装置の平面模式図である。 第1実施形態に係る半導体装置の等価回路図である。 第1実施形態に係る半導体装置の斜視模式図である。 第1実施形態に係る半導体装置の斜視模式図である。 第1実施形態に係る半導体装置の断面模式図であり、図(a)は、図1のA−A線に沿った位置での断面模式図、図(b)は、図1のB−B線に沿った位置での断面模式図である。 第1実施形態の第1変形例に係る模式図であり、図(a)は、平板導体の平面模式図であり、図(b)は、図(a)のC−C線に沿った位置での断面模式図である。 第1実施形態の第2変形例に係る等価回路図である。 第2実施形態に係る半導体装置の平面模式図である。 第2実施形態に係る半導体装置の等価回路図である。 第2実施形態に係る半導体装置の斜視模式図である。 第2実施形態に係る半導体装置の斜視模式図である。 第2実施形態に係る半導体装置の断面模式図であり、図(a)は、図8のA−A線に沿った位置での断面模式図、図(b)は、図8のB−B線に沿った位置での断面模式図である。 第2実施形態に係る模式図であり、図(a)は、平板導体の平面模式図であり、図(b)は、図(a)のC−C線に沿った位置での断面模式図である。 第2実施形態の変形例に係る等価回路図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の平面模式図である。
図2は、第1実施形態に係る半導体装置の等価回路図である。
図3および図4は、第1実施形態に係る半導体装置の斜視模式図である。
図5は、第1実施形態に係る半導体装置の断面模式図である。
図5(a)は、図1に示すA−A線に沿った位置での断面模式図を表している。図5(b)は、図1のB−B線に沿った位置での断面模式図を表している。
図1、図2および図4においては、図3に表された平板導体85〜88、コンデンサ90、91が表されていない。
第1実施形態に係る半導体装置1は、一例としてインバータ回路を含む。半導体装置1は、基板Sと、基板Sの上に設けられた第1回路部100と、基板Sの上に設けられた第2回路部200と、を含む。基板Sは、基体11と、基体11の上に設けられた絶縁基板10と、を有する。
絶縁基板10は、第1絶縁基板101と、第2絶縁基板102とを有する。第1絶縁基板101は、第2絶縁基板102と基体10の上で並設される。本実施形態では、説明の便宜上、絶縁基板10は、第1絶縁基板101と第2絶縁基板102とを合わせた全体の領域のことを言うものとする。第1回路部100は、第1絶縁基板101の上に設けられる。第2回路部200は、第2絶縁基板102の上に設けられる。絶縁基板10の平面形状は、例えば矩形状である。絶縁基板10の4つの辺のうちの1つを辺10a、辺10aとは反対側の辺を辺10bとする。
第1回路部100は、配線パターン20(第1導体)と、配線パターン21(第2導体)と、配線パターン22(第3導体)と、配線パターン20の上に設けられたスイッチング素子25(第1スイッチング素子)と、配線パターン20の上に設けられたダイオード26(第1ダイオード)と、配線パターン21の上に設けられたスイッチング素子27(第2スイッチング素子)と、配線パターン21の上に設けられたダイオード28(第2ダイオード)と、を有する。
配線パターン21は、配線パターン20の隣に配置されている。配線パターン22は、配線パターン21の隣に配置されている。配線パターン20、配線パターン21および配線パターン22は、互いに離間して設けられている。
図2および図5(a)に表したように、スイッチング素子25は、ドレイン電極25d(第1電極)およびソース電極25s(第2電極)を有する。ドレイン電極25dは、配線パターン20に接続される。
配線パターン60、62、64および66は、絶縁基板10の上に設けられる。
スイッチング素子25のソース電極25sは、ソース配線61を介して配線パターン60と電気的に接続される。スイッチング素子25のゲート電極25gは、ゲート配線63を介して配線パターン62と電気的に接続される。
スイッチング素子27のソース電極27sは、ソース配線65を介して配線パターン64と電気的に接続される。スイッチング素子27のゲート電極27gは、ゲート配線67を介して配線パターン66と電気的に接続される。
ダイオード26は、カソード電極26c(第1カソード電極)およびアノード電極26a(第1アノード電極)を有する。カソード電極26cは、配線パターン20に接続される。
スイッチング素子27は、ドレイン電極27d(第3電極)およびソース電極27s(第4電極)を有する。ドレイン電極27dは、配線パターン21に接続される。
ダイオード28は、カソード電極28c(第2カソード電極)およびアノード電極28a(第2アノード電極)を有する。カソード電極28cは、配線パターン21に接続される。
半導体装置1において、スイッチング素子25のソース電極25sは、配線30(第1配線)を介して配線パターン21と電気的に接続される。ダイオード26のアノード電極26aは、配線31(第2配線)を介して配線パターン21と電気的に接続される。スイッチング素子27のソース電極27sは、配線32(第3配線)を介して配線パターン22と電気的に接続されている。ダイオード28のアノード電極28aは、配線33(第4配線)を介して配線パターン22と電気的に接続されている。
第2回路部200は、配線パターン40(第4導体)と、配線パターン41(第5導体)と、配線パターン42(第6導体)と、配線パターン40の上に設けられたスイッチング素子45(第3スイッチング素子)と、配線パターン40の上に設けられたダイオード46(第3ダイオード)と、配線パターン41の上に設けられたスイッチング素子47(第4スイッチング素子)と、配線パターン41の上に設けられたダイオード48(第4ダイオード)と、を有する。
配線パターン41は、配線パターン40の隣に配置されている。配線パターン42は、配線パターン41の隣に配置されている。配線パターン40、配線パターン41および配線パターン42は、互いに離間して設けられている。
図2および図5(b)に表したように、スイッチング素子45は、ドレイン電極45d(第5電極)およびソース電極45s(第6電極)を有する。ドレイン電極45dは、配線パターン40に接続される。
ダイオード46は、カソード電極46c(第3カソード電極)およびアノード電極46a(第3アノード電極)を有する。カソード電極46cは、配線パターン40に接続される。
スイッチング素子47は、ドレイン電極47d(第7電極)およびソース電極47s(第8電極)を有する。ドレイン電極47dは、配線パターン41に接続される。
ダイオード48は、カソード電極48c(第4カソード電極)およびアノード電極48a(第4アノード電極)を有する。カソード電極48cは、配線パターン41に接続される。
配線パターン70、72、74および76は、絶縁基板10の上に設けられる。
スイッチング素子45のソース電極45sは、ソース配線71を介して配線パターン70と電気的に接続される。スイッチング素子45のゲート電極45gは、ゲート配線73を介して配線パターン72と電気的に接続される。
スイッチング素子47のソース電極47sは、ソース配線75を介して配線パターン74と電気的に接続されている。スイッチング素子47のゲート電極47gは、ゲート配線77を介して配線パターン76と電気的に接続されている。
半導体装置1においては、スイッチング素子45のソース電極25sは、配線50(第5配線)を介して配線パターン41と電気的に接続される。ダイオード46のアノード電極46aは、配線51(第6配線)を介して配線パターン41と電気的に接続されている。スイッチング素子47のソース電極47sは、配線52(第7配線)を介して配線パターン42と電気的に接続される。ダイオード48のアノード電極48aは、配線53(第8配線)を介して配線パターン42と電気的に接続されている。
スイッチング素子25、27、45、47は、例えば、上下電極構造のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)である。ダイオード26、28、46、48は、例えば、上下電極構造のFWD(Free Wheeling Diode)である。
スイッチング素子25は、絶縁基板10の辺10aの側に配置され、スイッチング素子27は、絶縁基板10の辺10bの側に配置されている。スイッチング素子45は、絶縁基板10の辺10bの側に配置され、スイッチング素子47は、絶縁基板10の辺10aの側に配置されている。
ダイオード26は、絶縁基板10の辺10aの側に配置され、ダイオード28は、絶縁基板10の辺10aに対向する辺10bの側に配置されている。スイッチング素子45は、絶縁基板10の辺10bの側に配置され、スイッチング素子47は、絶縁基板10の辺10aの側に配置されている。
半導体装置1において、スイッチング素子25は、基板Sに沿った第1方向にスイッチング素子27と並ぶ。スイッチング素子25は、基板Sに沿い第1方向と交差する第2方向にスイッチング素子47と並ぶ。スイッチング素子45は、第1方向にスイッチング素子47と並ぶ。スイッチング素子45は、第2方向にスイッチング素子27と並ぶ。
半導体装置1において、スイッチング素子25とスイッチング素子27との間隔は、スイッチング素子45とスイッチング素子47との間隔とほぼ等しい。また、スイッチング素子25とスイッチング素子47との間隔は、スイッチング素子27とスイッチング素子45との間隔とほぼ等しい。
半導体装置1において、スイッチング素子25の中心からスイッチング素子27の中心に向かう方向と、スイッチング素子45の中心からスイッチング素子47の中心に向かう方向とは、互いに逆である。第1回路部100における第1絶縁基板101上のスイッチング素子、ダイオードおよび配線パターンの配置と、第2回路部200における第2絶縁基板102上のスイッチング素子、ダイオードおよび配線パターンの配置とは、互いに180°回転した配置である。絶縁基板10上のスイッチング素子、ダイオードおよび配線パターンの配置は、基体11の中心を基準に点対称になっている。
換言すれば、スイッチング素子25の中心とスイッチング素子45の中心とを結ぶ線は、スイッチング素子27の中心とスイッチング素子47の中心とを結ぶ線と絶縁基板10の上で交差する。
スイッチング素子25、27、45および47の少なくとも1つは、例えば、炭化シリコン基板の上に設けられたトランジスタである。
また、第1回路部100は、配線パターン20に接続された端子80(第1端子)と、配線パターン22に接続された端子81(第2端子)と、を有する。第1回路部100は、端子80に接続された平板導体85(第1平板導体)と、端子81に接続された平板導体86(第2平板導体)と、を有する。平板導体85は、平板導体86と電気的に絶縁される。端子80は、絶縁基板10の辺10aの側に配置される。端子81は、絶縁基板10の辺10bの側に配置されている。
第2回路部200は、配線パターン40に接続された端子83(第3端子)と、配線パターン42に接続された端子84(第4端子)と、を有する。第2回路部200は、端子83に接続された平板導体87(第3平板導体)と、端子84に接続された平板導体88(第4平板導体)と、を有する。平板導体87は、平板導体88と電気的に絶縁される。端子83は、絶縁基板10の辺10bの側に配置され、端子84は、絶縁基板10の辺10aの側に配置されている。
平板導体85は、平板導体88と基体11の上で並設される。平板導体86は、平板導体87と基体11の上で並設される。平板導体85と、平板導体86との間にはコンデンサ90(第1コンデンサ)が接続される。平板導体87と、平板導体88とは、コンデンサ91(第2コンデンサ)を介して接続されている。
すなわち、第1回路部100においては、平板導体85、コンデンサ90、および平板導体86を含む配線ラインは、平板導体87、コンデンサ91、および平板導体88を含む配線ラインと基体10上で並設される。
半導体装置1において、第1回路部100は、第2回路部200と基体11の上で並設される。また、半導体装置1において、配線パターン20および配線パターン40には、例えば正電位(第1極性の電位)が印加される。配線パターン22および配線パターン42には、例えば負電位(第2極性の電位)が印加される。
半導体装置1においては、基体11と、第1回路部100および第2回路部200と、が樹脂ケースによって取り囲まれてもよい(不図示)。この場合、端子80のうち貫通孔80hが設けられた部分、端子81のうち貫通孔81hが設けられた部分、端子83のうち貫通孔83hが設けられた部分、および端子84のうち貫通孔84hが設けられた部分は、樹脂ケースから露出する。半導体装置1は、これらの貫通孔80h〜84hを用いて、外部配線とネジ止めされてもよい(不図示)。
次に、半導体装置1の動作について説明する。
半導体装置1では、外部配線から、端子80、83に正電位が印加され、端子81、84に負電位が印加されると、配線パターン20および配線パターン40に正電位が印加され、配線パターン22および配線パターン42に負電位が印加される。そして、スイッチング素子25、27、45および47のそれぞれの動作によって、配線パターン21と配線パターン41との間に交流電圧が発生する。換言すれば、端子80、83と端子81、84とは直流電圧の入力端子であるのに対し、配線パターン21、41は交流電圧の出力端子になる。
半導体装置1に、これらの正負の電位を印加したときには、第1回路部100の回路に流れる少なくとも一部の電流I100の向きと、第2回路部200の回路に流れる少なくとも一部の電流I200の向きとが、互いに逆になる(図2)。すなわち、隣り合う第1回路部100と第2回路部200とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。
つまり、端子80→配線パターン20→スイッチング素子25→配線30→配線パターン21→スイッチング素子27→配線32→配線パターン22→端子81という第1経路に流れる電流の方向は、端子83→配線パターン40→スイッチング素子45→配線50→配線パターン41→スイッチング素子47→配線52→配線パターン42→端子84という第2経路に流れる電流の方向と異なる。
例えば、端子80に流れる電流の方向は、端子83に流れる電流の方向とは逆である。配線パターン20に流れる電流の方向は、配線パターン40に流れる電流の方向とは逆である。配線30に流れる電流の方向は、配線50に流れる電流の方向とは逆である。配線パターン21に流れる電流の方向は、配線パターン41に流れる電流の方向とは逆である。配線32に流れる電流の方向は、配線52に流れる電流の方向とは逆である。配線パターン22に流れる電流の方向は、配線パターン42に流れる電流の方向とは逆である。端子81に流れる電流の方向は、端子84に流れる電流の方向とは逆である。
また、平板導体85→コンデンサ90→平板導体86という経路に流れる電流の方向と、平板導体87→コンデンサ91→平板導体88という経路に流れる電流の方向とは、互いに逆である。
従って、第1回路部100において発生する磁束の方向と、第2回路部200において発生する磁束の方向と、は互いに逆になる。これにより、第1回路部100において発生する磁束と、第2回路部200において発生する磁束と、が互いに打ち消し合うように作用する。
また、半導体装置1においては、平板導体85、コンデンサ90、および平板導体86を含む構造体は、平板導体87、コンデンサ91、および平板導体88を含む構造体と基体1の上で並設される。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。
これにより、半導体装置1の内部の寄生インダクタンスは低減する。従って、半導体装置1の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置1では素子破壊が起き難くなる。また、半導体装置1においては、第1回路部100の内部に流れる電流と、第2回路部200の内部に流れる電流とが互いにつり合っている。
また、半導体装置1においては、絶縁基板10の上に、第1回路部100と、第2回路部とが設けられる。このため、絶縁基板10の裏側(回路が設けられていない面側)に電流が流れることはない。
このように、半導体装置1では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。
(第1実施形態の第1変形例)
図6は、第1実施形態の第1変形例に係る模式図である。
図6(a)は、平板導体の平面模式図を表している。図6(b)は、図(a)のC−C線に沿った位置での断面模式図を表している。
第1実施形態の第1変形例においては、絶縁基板10の上面に対して垂直な方向に平板導体を見た場合、平板導体85の一部は、平板導体88の一部と重なっている。また、絶縁基板10の上面に対して垂直な方向に平板導体を見た場合、平板導体86の一部は、平板導体87の一部と重なっている。すなわち、平板導体85、コンデンサ90、および平板導体86を含む構造体の平面の一部と、平板導体87、コンデンサ91、および平板導体88を含む構造体の平面の一部とが、互いに重なっている。
これにより、これらの構造体で発生する磁束がさらに効率よく相殺される。これにより、半導体装置1の内部の寄生インダクタンスがさらに低減する。その結果、より信頼性の高い半導体装置が実現する。
(第1実施形態の第2変形例)
図7は、第1実施形態の第2変形例に係る等価回路図である。
第1回路部100の個数と、第2回路部の個数と、はそれぞれが1個であるとは限らない。第1実施形態の第2変形例において、半導体装置は、複数の回路ユニット1uを含む。1つの回路ユニット1uは、絶縁基板10の上に設けられた1つの第1回路部100および1つの第2回路部200を含む。
複数の回路ユニット1uのそれぞれにおいては、第1回路部100に流れる電流の方向と、第2回路部200に流れる電流の方向と、が互いに逆になる。第1実施形態の第2変形例では、複数の回路ユニット1uは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット1uのそれぞれの配線パターン20および配線パターン40に正電位を印加し、複数の回路ユニット1uのそれぞれの配線パターン22および配線パターン42に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。
(第2実施形態)
図8は、第2実施形態に係る半導体装置の平面模式図である。
図9は、第2実施形態に係る半導体装置の等価回路図である。
図10および図11は、第2実施形態に係る半導体装置の斜視模式図である。
図12は、第2実施形態に係る半導体装置の断面模式図である。
図12(a)は、図8のA−A線に沿った位置での断面模式図を表している。図12(b)は、図8のB−B線に沿った位置での断面模式図を表している。
図8、図9および図11においては、図10に表された平板導体85〜88、コンデンサ90、91が表されていない。
第2実施形態に係る半導体装置2は、一例としてインバータ回路を含む。半導体装置2は、絶縁基板10の上に設けられた第1回路部100と、絶縁基板10の上に設けられた第2回路部200と、を有する。第1回路部100の一部は、第2回路部200の一部と交差している。絶縁基板10は、基体11の上に設けられている。絶縁基板10の平面形状は、矩形状である。
第1回路部100は、配線パターン20と、配線パターン21、配線パターン22と、配線パターン20の上に設けられたスイッチング素子25と、配線パターン20の上に設けられたダイオード26と、配線パターン21の上に設けられたスイッチング素子27と、配線パターン21の上に設けられたダイオード28と、を有する。
配線パターン21は、配線パターン41の隣に配置されている。配線パターン22は、配線パターン21の隣に配置されている。配線パターン20、配線パターン21および配線パターン22は、互いに離間して設けられている。
図9、図12(a)および(b)に表したように、スイッチング素子25のドレイン電極25dは、配線パターン20に接続される。ダイオード26のカソード電極26cは、配線パターン20に接続される。スイッチング素子27のドレイン電極27dは、配線パターン21に接続される。ダイオード28のカソード電極28cは、配線パターン21に接続される。
半導体装置2において、スイッチング素子25のソース電極25sは、配線30を介して配線パターン78と電気的に接続される。配線パターン78は、配線92を介して配線パターン21と電気的に接続される。配線30、配線パターン78、および配線92を1つの配線とみなすと、スイッチング素子25のソース電極25sは、配線を介して配線パターン21と電気的に接続される。
ダイオード26のアノード電極26aは、配線31を介して配線パターン78と電気的に接続されている。配線31、配線パターン78、および配線92を1つの配線とみなすと、ダイオード26のアノード電極26aは、配線を介して配線パターン21と電気的に接続される。
スイッチング素子27のソース電極27sは、配線32を介して配線パターン22と電気的に接続される。ダイオード28のアノード電極28aは、配線33を介して配線パターン22と電気的に接続される。
第2回路部200は、配線パターン40と、配線パターン41と、配線パターン42と、配線パターン40の上に設けられたスイッチング素子45と、配線パターン40の上に設けられたダイオード46と、配線パターン41の上に設けられたスイッチング素子47と、配線パターン41の上に設けられたダイオード48と、を有する。
配線パターン41は、配線パターン40の隣に配置されている。配線パターン42は、配線パターン41の隣に配置されている。配線パターン40、配線パターン41および配線パターン42は、互いに離間して設けられている。
図9、図12(a)および(b)に表したように、スイッチング素子45のドレイン電極45dは、配線パターン40に接続される。ダイオード46のカソード電極46cは、配線パターン40に接続される。スイッチング素子47のドレイン電極47dは、配線パターン41に接続される。ダイオード48のカソード電極48cは、配線パターン41に接続される。
半導体装置2において、スイッチング素子45のソース電極25sは、配線50を介して配線パターン79と電気的に接続される。配線パターン79は、配線93を介して配線パターン41と電気的に接続される。配線50、配線パターン79、および配線93を1つの配線とみなすと、スイッチング素子45のソース電極25sは、配線を介して配線パターン41と電気的に接続される。
ダイオード46のアノード電極46aは、配線51を介して配線パターン79と電気的に接続されている。配線52、配線パターン79、および配線93を1つの配線とみなすと、ダイオード46のアノード電極46aは、配線を介して配線パターン41と電気的に接続される。
スイッチング素子47のソース電極47sは、配線52を介して配線パターン42と電気的に接続されている。ダイオード48のアノード電極48aは、配線53を介して配線パターン42と電気的に接続される。
配線パターン60、62、64、66、70、72、74および76は、絶縁基板10の上に設けられる。
スイッチング素子25のソース電極25sは、ソース配線61を介して配線パターン60と電気的に接続される。スイッチング素子25のゲート電極25gは、ゲート配線63を介して配線パターン62と電気的に接続される。
スイッチング素子27のソース電極27sは、ソース配線65を介して配線パターン64と電気的に接続される。スイッチング素子27のゲート電極27gは、ゲート配線67を介して配線パターン66と電気的に接続される。
スイッチング素子45のソース電極45sは、ソース配線71を介して配線パターン70と電気的に接続される。スイッチング素子45のゲート電極45gは、ゲート配線73を介して配線パターン72と電気的に接続される。
スイッチング素子47のソース電極47sは、ソース配線75を介して配線パターン74と電気的に接続される。スイッチング素子47のゲート電極47gは、ゲート配線77を介して配線パターン76電気的に接続される。
スイッチング素子25は、絶縁基板10の辺10aの側に配置され、スイッチング素子27は、絶縁基板10の辺10bの側に配置されている。スイッチング素子45は、絶縁基板10の辺10bの側に配置され、スイッチング素子47は、絶縁基板10の辺10aの側に配置されている。
ダイオード26は、絶縁基板10の辺10aの側に配置され、ダイオード28は、絶縁基板10の辺10aに対向する辺10bの側に配置されている。スイッチング素子45は、絶縁基板10の辺10bの側に配置され、スイッチング素子47は、絶縁基板10の辺10aの側に配置されている。
半導体装置1において、スイッチング素子25は、基板Sに沿った第1方向にスイッチング素子45と並ぶ。スイッチング素子25は、基板Sに沿い第1方向と交差する第2方向にスイッチング素子47と並ぶ。スイッチング素子27は、第1方向にスイッチング素子47と並ぶ。スイッチング素子27は、第2方向にスイッチング素子45と並ぶ。
半導体装置2において、スイッチング素子25とスイッチング素子45との間隔は、スイッチング素子27とスイッチング素子47との間隔とほぼ等しい。また、スイッチング素子25とスイッチング素子47との間隔は、スイッチング素子27とスイッチング素子45との間隔とほぼ等しい。
半導体装置2において、スイッチング素子25の中心とスイッチング素子27の中心とを結ぶ線は、スイッチング素子45の中心とスイッチング素子47の中心とを結ぶ線と絶縁基板10の上で交差する。
また、第1回路部100は、配線パターン20に接続された端子80と、配線パターン22に接続された端子81と、を有する。第1回路部100は、端子80に接続された平板導体85と、端子81に接続された平板導体86と、を有する。平板導体85は、平板導体86と電気的に絶縁される。端子80は、絶縁基板10の辺10aの側に配置され、端子81は、絶縁基板10の辺10bの側に配置されている。
第2回路部200は、配線パターン40に接続された端子83と、配線パターン42に接続された端子84と、を有する。第2回路部200は、端子83に接続された平板導体87と、端子84に接続された平板導体88と、を有する。平板導体87は、平板導体88と電気的に絶縁される。端子83は、絶縁基板10の辺10bの側に配置され、端子84は、絶縁基板10の辺10aの側に配置されている。
図13は、第2実施形態に係る模式図である。
図13(a)は、平板導体の平面模式図を表している。図13(b)は、図13(a)のC−C線に沿った位置での断面模式図を表している。
第2実施形態において、貫通孔85付近の平板導体85の一部は、貫通孔88h付近の平板導体88の一部と基体11の上で並設される。それ以外において、平板導体85の一部は、平板導体88の一部と重なっている。また、貫通孔86h付近の平板導体86の一部は、貫通孔87h付近の平板導体87の一部と基体11の上で並設される。それ以外において、平板導体86の一部は、平板導体87の一部と重なっている。また、平板導体85は、コンデンサ90を介して平板導体86と接続される。平板導体87は、コンデンサ91を介して平板導体88と接続される。
すなわち、平板導体85、コンデンサ90、および平板導体86を含む構造体の一部は、平板導体87、コンデンサ91、および平板導体88を含む構造体の一部と交差する。
半導体装置2において、第1回路部100は、第2回路部200と交差する。また、半導体装置2において、配線パターン20および配線パターン40には、例えば正電位が印加される。配線パターン22および配線パターン42には、例えば負電位が印加される。
次に、半導体装置2の動作について説明する。
例えば、半導体装置2では、外部配線から、端子80、83に正電位が印加され、端子81、84に負電位が印加されると、配線パターン20および配線パターン40に正電位が印加され、配線パターン22および配線パターン42に負電位が印加される。そして、スイッチング素子25、27、45および47のそれぞれの動作によって、配線パターン21と配線パターン41との間に交流電圧が発生する。
半導体装置2に、これらの正負の電位を印加したときには、第1回路部100の回路に流れる少なくとも一部の電流I100の向きと、第2回路部200の回路に流れる少なくとも一部の電流I200の向きとが、互いに逆になる(図9)。すなわち、互いに交差する第1回路部100と第2回路部200とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。
つまり、端子80→配線パターン20→スイッチング素子25→配線30→配線パターン78→配線92→配線パターン21→スイッチング素子27→配線32→配線パターン22→端子81という経路に流れる電流の方向は、端子83→配線パターン40→スイッチング素子45→配線50→配線パターン79→配線93→配線パターン41→スイッチング素子47→配線52→配線パターン42→端子84という経路に流れる電流の方向と異なる。
例えば、端子80に流れる電流の方向は、端子83に流れる電流の方向とは逆である。配線パターン20に流れる電流の方向は、配線パターン40に流れる電流の方向とは逆である。配線パターン22に流れる電流の方向は、配線パターン42に流れる電流の方向とは逆である。端子81に流れる電流の方向は、端子84に流れる電流の方向とは逆である。
また、平板導体85→コンデンサ90→平板導体86という経路に流れる電流の方向と、平板導体87→コンデンサ91→平板導体88という経路に流れる電流の方向とは、互いに逆である。
従って、第1回路部100において発生する磁束の方向と、第2回路部200において発生する磁束の方向と、は互いに逆になる。これにより、第1回路部100において発生する磁束と、第2回路部200において発生する磁束と、が互いに打ち消し合うように作用する。
また、半導体装置2においては、平板導体85、コンデンサ90、および平板導体86を含む構造体の一部は、平板導体87、コンデンサ91、および平板導体88を含む構造体の一部と重なる。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。
これにより、半導体装置2の内部の寄生インダクタンスは低減する。従って、半導体装置2の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置2では素子破壊が起き難くなる。また、半導体装置2においては、第1回路部100の内部に流れる電流と、第2回路部200の内部に流れる電流とが互いにつり合っている。
また、半導体装置2においては、絶縁基板10の上に、第1回路部100と、第2回路部とが設けられる。このため、絶縁基板10の裏側に電流が流れることはない。
このように、半導体装置2では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。
(第2実施形態の変形例)
図14は、第2実施形態の変形例に係る等価回路図である。
第1回路部100の個数と、第2回路部の個数と、はそれぞれが1個であるとは限らない。第2実施形態の変形例において、半導体装置は、複数の回路ユニット2uを含む。1つの回路ユニット2uは、絶縁基板10の上に設けられた1つの第1回路部100および1つの第2回路部200を含む。
複数の回路ユニット2uのそれぞれにおいては、第1回路部100に流れる電流の方向と、第2回路部200に流れる電流の方向と、が互いに逆になる。この変形例では、複数の回路ユニット2uは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット2uのそれぞれの配線パターン20および配線パターン40に正電位を印加し、複数の回路ユニット2uのそれぞれの配線パターン22および配線パターン42に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。
以上説明したように、実施形態に係る半導体装置によれば、高い信頼性を得ることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,2…半導体装置、1u,2u…回路ユニット、10…絶縁基板、11…基体、20,21,22…配線パターン、25,27,45,47…スイッチング素子、25d,27d,45d,47d…ドレイン電極、25g,27g,45g,47g…ゲート電極、25s,27s,45s,47s,61…ソース配線、26,28,46,48…ダイオード、26a,28a,46a,48a…アノード電極、26c,28c,46c,48c…カソード電極、30,31,32,33,50,51,52,53…配線、40,41,42,60,62,64,66,70,72,74,76,78,79…配線パターン、63,67,73,77…ゲート配線、65,71,75…ソース配線、80,81,83,84…端子、80h,81h,83h,84h…貫通孔、85,86,87,88…平板導体、90,91…コンデンサ、92,93…配線、100,200…回路部、101…第1絶縁基板、102…第2絶縁基板

Claims (9)

  1. 基板と、
    第1電極及び第2電極を有する第1スイッチング素子と、前記第1電極と接続された第1カソード電極及び前記第2電極と接続された第1アノード電極を有する第1ダイオードと、前記第2電極と接続された第3電極及び第4電極を有する第2スイッチング素子と、前記第3電極と接続された第2カソード電極及び前記第4電極と接続された第2アノード電極を有する第2ダイオードと、を有し、前記基板の上に設けられた第1回路部と、
    第5電極及び第6電極を有する第3スイッチング素子と、前記第5電極と接続された第3カソード電極及び前記第6電極と接続された第3アノード電極を有する第3ダイオードと、前記第6電極と接続された第7電極及び第8電極を有する第4スイッチング素子と、前記第7電極と接続された第4カソード電極及び前記第8電極と接続された第4アノード電極を有する第4ダイオードと、を有し、前記基板の上に設けられた第2回路部と、
    一端が前記第1電極と電気的に接続され、他端が前記第4電極と電気的に接続された第1コンデンサと、
    一端が前記第5電極と電気的に接続され、他端が前記第8電極と電気的に接続された第2コンデンサと、
    を備え、
    前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設され、
    前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設され、
    前記第1スイッチング素子が、前記第1方向に前記第3スイッチング素子と並設されるとともに、前記第2方向に前記第4スイッチング素子と並設され、前記第2スイッチング素子が、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第3スイッチング素子と並設され、
    前記第1スイッチング素子の中心と前記第2スイッチング素子の中心とを結ぶ線は、前記第3スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差し、
    前記第1回路部は、前記第2回路部と前記基板の上で交差し、
    前記第1電極及び前記第5電極には第1極性の電位が印加され、
    前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加される半導体装置。
  2. 基板と、
    第1電極及び第2電極を有する第1スイッチング素子と、前記第1電極と接続された第1カソード電極及び前記第2電極と接続された第1アノード電極を有する第1ダイオードと、前記第2電極と接続された第3電極及び第4電極を有する第2スイッチング素子と、前記第3電極と接続された第2カソード電極及び前記第4電極と接続された第2アノード電極を有する第2ダイオードと、を有し、前記基板の上に設けられた第1回路部と、
    第5電極及び第6電極を有する第3スイッチング素子と、前記第5電極と接続された第3カソード電極及び前記第6電極と接続された第3アノード電極を有する第3ダイオードと、前記第6電極と接続された第7電極及び第8電極を有する第4スイッチング素子と、前記第7電極と接続された第4カソード電極及び前記第8電極と接続された第4アノード電極を有する第4ダイオードと、を有し、前記基板の上に設けられた第2回路部と、
    を備え、
    前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設され、
    前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設され、
    前記第1電極及び前記第5電極には第1極性の電位が印加され、
    前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加され、
    前記第1スイッチング素子が、前記第1方向に前記第3スイッチング素子と並設されるとともに、前記第2方向に前記第4スイッチング素子と並設され、前記第2スイッチング素子が、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第3スイッチング素子と並設され、
    前記第1スイッチング素子の中心と前記第2スイッチング素子の中心とを結ぶ線は、前記第3スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差し、
    前記第1回路部は、前記第2回路部と前記基板の上で交差する半導体装置。
  3. 前記第1回路部は、
    前記第1電極および前記第1カソード電極とそれぞれ接続された第1導体と、
    前記第1導体に離間して設けられ、前記第3電極および前記第2カソード電極とそれぞれ接続された第2導体と、
    前記第2導体に離間して設けられた第3導体と、
    前記第2電極と、前記第2導体と、を電気的に接続する第1配線と、
    前記第1アノード電極と、前記第2導体と、を電気的に接続する第2配線と、
    前記第4電極と、前記第3導体と、を電気的に接続する第3配線と、
    前記第2アノード電極と、前記第3導体と、を電気的に接続する第4配線と、
    をさらに含み、
    前記第2回路部は、
    前記第5電極および前記第3カソード電極とそれぞれ接続された第4導体と、
    前記第4導体に離間して設けられ、前記第7電極および前記第4カソード電極とそれぞれ接続された第5導体と、
    前記第5導体に離間して設けられた第6導体と、
    前記第6電極と、前記第5導体と、を電気的に接続する第5配線と、
    前記第3アノード電極と、前記第5導体と、を電気的に接続する第6配線と、
    前記第8電極と、前記第6導体と、を電気的に接続する第7配線と、
    前記第4アノード電極と、前記第6導体と、を電気的に接続する第8配線と、
    をさらに含む請求項1または2に記載の半導体装置。
  4. 前記第1回路部は、
    前記第1導体に接続された第1端子と、
    前記第3導体に接続された第2端子と、
    前記第1端子に接続された第1平板導体と、
    前記第2端子に接続された第2平板導体と、
    をさらに含み、
    前記第2回路部は、
    前記第4導体に接続された第3端子と、
    前記第6導体に接続された第4端子と、
    前記第3端子に接続された第3平板導体と、
    前記第4端子に接続された第4平板導体と、
    をさらに含み、
    前記第1平板導体は、前記第4平板導体と並設され、
    前記第2平板導体は、前記第3平板導体と並設された請求項記載の半導体装置。
  5. 前記第1平板導体の一部は、前記第4平板導体の一部と前記基板の上で重なり、
    前記第2平板導体の一部は、前記第3平板導体の一部と前記基板の上で重なる請求項記載の半導体装置。
  6. 基板と、
    第1電極及び第2電極を有する第1スイッチング素子と、前記第1電極と接続された第1カソード電極及び前記第2電極と接続された第1アノード電極を有する第1ダイオードと、前記第2電極と接続された第3電極及び第4電極を有する第2スイッチング素子と、前記第3電極と接続された第2カソード電極及び前記第4電極と接続された第2アノード電極を有する第2ダイオードと、を有し、前記基板の上に設けられた第1回路部と、
    第5電極及び第6電極を有する第3スイッチング素子と、前記第5電極と接続された第3カソード電極及び前記第6電極と接続された第3アノード電極を有する第3ダイオードと、前記第6電極と接続された第7電極及び第8電極を有する第4スイッチング素子と、前記第7電極と接続された第4カソード電極及び前記第8電極と接続された第4アノード電極を有する第4ダイオードと、を有し、前記基板の上に設けられた第2回路部と、
    一端が前記第1電極と電気的に接続され、他端が前記第4電極と電気的に接続された第1コンデンサと、
    一端が前記第5電極と電気的に接続され、他端が前記第8電極と電気的に接続された第2コンデンサと、
    を備え、
    前記第1スイッチング素子は、前記基板に沿った第1方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第1方向と交差する第2方向に前記第4スイッチング素子と並設され、
    前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか他方は、前記第1方向に前記第4スイッチング素子と並設されるとともに、前記第2方向に前記第2スイッチング素子及び前記第3スイッチング素子のうちいずれか一方と並設され、
    前記第1電極及び前記第5電極には第1極性の電位が印加され、
    前記第4電極及び前記第8電極には前記第1極性とは反対の第2極性の電位が印加され、
    前記第1回路部は、
    前記第1電極と電気的に接続された第1平板導体と、
    前記第4電極と電気的に接続された第2平板導体と、
    をさらに含み、
    前記第2回路部は、
    前記第5電極と電気的に接続された第3平板導体と、
    前記第8電極と電気的に接続された第4平板導体と、
    をさらに含み、
    前記第1平板導体は、前記第1コンデンサを介して前記第2平板導体と接続され、
    前記第3平板導体は、前記第2コンデンサを介して前記第4平板導体と接続された半導体装置。
  7. 前記第1回路部の回路に流れる少なくとも一部の電流の向きは、前記第2回路部の回路に流れる少なくとも一部の電流の向きと逆である請求項1〜のいずれか1つに記載の半導体装置。
  8. 前記第1スイッチング素子と前記第2スイッチング素子との間隔は、前記第3スイッチング素子と前記第4スイッチング素子との間隔と等しく、
    前記第1スイッチング素子と前記第4スイッチング素子との間隔は、前記第2スイッチング素子と前記第3スイッチング素子との間隔と等しい請求項1〜のいずれか1つに記載の半導体装置。
  9. 1つの前記第1回路部および1つの前記第2回路部の組を回路ユニットとして、複数の前記回路ユニットが設けられ、
    前記複数の回路ユニットのそれぞれにおいて、前記第1回路部に流れる電流の方向は、前記第2回路部に流れる電流の方向と、逆である請求項1〜のいずれか1つに記載の半導体装置。
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